JP2003229627A - 光デバイスの実装方法及び光ヘッド装置 - Google Patents
光デバイスの実装方法及び光ヘッド装置Info
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Abstract
(57)【要約】 （修正有）
【課題】 搭載用基板に対向する表面に段差を有する光
デバイスをフェースダウンで良好に搭載する方法を提供
する。 【解決手段】 搭載用の基板１２１に対向する表面に段
差を有する光デバイス１２０を搭載する基板１２１に電
極１２７、１２８を設ける際、各電極１２７、１２８と
はんだパターン１２４、１２５の面積比を配線電極部毎
に異なるように形成する。この実装用基板１２１と光デ
バイス１２０とをはんだの溶融によって実装を行なう
が、はんだ溶融によって、少なくともはんだの高さが制
御され、搭載用の基板１２１に対向する表面に段差を有
する光デバイス１２０のフェースダウンによる搭載が良
好に実現できる。実装用基板１２１で、当初、はんだの
覆う領域の性質が、はんだに対する濡れ性が低いか、高
いかによって、そのはんだ量をあらかじめ調節してお
く。
デバイスをフェースダウンで良好に搭載する方法を提供
する。 【解決手段】 搭載用の基板１２１に対向する表面に段
差を有する光デバイス１２０を搭載する基板１２１に電
極１２７、１２８を設ける際、各電極１２７、１２８と
はんだパターン１２４、１２５の面積比を配線電極部毎
に異なるように形成する。この実装用基板１２１と光デ
バイス１２０とをはんだの溶融によって実装を行なう
が、はんだ溶融によって、少なくともはんだの高さが制
御され、搭載用の基板１２１に対向する表面に段差を有
する光デバイス１２０のフェースダウンによる搭載が良
好に実現できる。実装用基板１２１で、当初、はんだの
覆う領域の性質が、はんだに対する濡れ性が低いか、高
いかによって、そのはんだ量をあらかじめ調節してお
く。
Description
【０００１】
【発明の属する技術分野】本発明は、素子外形に段差を
有する光デバイスを基板上へフェースダウン搭載する実
装方法及び実装構造に関するものである。更には、本発
明は、こうした実装方法や実装構造による光デバイスを
搭載した光集積モジュール装置、それらを用いた集積光
ヘッド装置などの光装置に関するものである。
有する光デバイスを基板上へフェースダウン搭載する実
装方法及び実装構造に関するものである。更には、本発
明は、こうした実装方法や実装構造による光デバイスを
搭載した光集積モジュール装置、それらを用いた集積光
ヘッド装置などの光装置に関するものである。
【０００２】
【従来の技術】波長４１０ｎｍ程度の青色レーザ光を発
振できる窒化物半導体レーザ装置は、次の構成を有して
いる。即ち、窒化ガリウム（ＧａＮ）基板上に、結晶成
長方法にて活性層となるＩｎＧａＮやクラッド層となる
ＡｌＧａＮからなる窒化物半導体材料を結晶成長してい
る。
振できる窒化物半導体レーザ装置は、次の構成を有して
いる。即ち、窒化ガリウム（ＧａＮ）基板上に、結晶成
長方法にて活性層となるＩｎＧａＮやクラッド層となる
ＡｌＧａＮからなる窒化物半導体材料を結晶成長してい
る。
【０００３】こうした青色半導体レーザが実用化される
と、現行の波長６５０ｎｍ程度の赤色レーザ光を光源と
するＤＶＤ装置の記録容量は約４倍となる。この観点か
ら、青色半導体レーザは、早期の実用化が期待されてい
る。しかしながら、大口径のＧａＮ基板が得られないた
め、格子定数の極めて近いサファイア（Ａｌ2Ｏ3）基板
を用いて結晶成長している。素子外形に段差を有する光
デバイスの代表例はこのＧａＮ系半導体レーザ素子であ
る。この為、通例、絶縁体であるサファイア上に形成さ
れたＧａＮ系半導体レーザのＰ電極およびＮ電極は、同
一表面に形成され、他方、活性層側であるＰ電極はＮ電
極より、例えば、約３μｍ高くなっている。光デバイス
の特性および寿命を向上させるためには、フェースダウ
ンで搭載する方が望ましい。しかし、素子搭載用の基板
に対して、前述の素子外形に段差を有する面を対向させ
て搭載することが必要となる。この為、現状のＧａＮ系
半導体レーザ素子ような素子外形に段差を有するＰ電極
とＮ電極の電気的接続を実施するには、従来とは異なる
実装方法が必要である。即ち、従来の多くの素子では、
Ｐ電極もしくはＮ電極は、素子外形の表裏の一面に形成
可能である。この為、絶縁性基板上に形成される窒化物
半導体レーザ装置におけるような問題はなかったのであ
る。
と、現行の波長６５０ｎｍ程度の赤色レーザ光を光源と
するＤＶＤ装置の記録容量は約４倍となる。この観点か
ら、青色半導体レーザは、早期の実用化が期待されてい
る。しかしながら、大口径のＧａＮ基板が得られないた
め、格子定数の極めて近いサファイア（Ａｌ2Ｏ3）基板
を用いて結晶成長している。素子外形に段差を有する光
デバイスの代表例はこのＧａＮ系半導体レーザ素子であ
る。この為、通例、絶縁体であるサファイア上に形成さ
れたＧａＮ系半導体レーザのＰ電極およびＮ電極は、同
一表面に形成され、他方、活性層側であるＰ電極はＮ電
極より、例えば、約３μｍ高くなっている。光デバイス
の特性および寿命を向上させるためには、フェースダウ
ンで搭載する方が望ましい。しかし、素子搭載用の基板
に対して、前述の素子外形に段差を有する面を対向させ
て搭載することが必要となる。この為、現状のＧａＮ系
半導体レーザ素子ような素子外形に段差を有するＰ電極
とＮ電極の電気的接続を実施するには、従来とは異なる
実装方法が必要である。即ち、従来の多くの素子では、
Ｐ電極もしくはＮ電極は、素子外形の表裏の一面に形成
可能である。この為、絶縁性基板上に形成される窒化物
半導体レーザ装置におけるような問題はなかったのであ
る。
【０００４】図７は窒化ガリウム系化合物半導体レーザ
素子の基板への搭載例を示す断面図である。レーザダイ
オードチップ１０８はサファイア基板１０１上に積層さ
れた構造を有している。この窒化ガリウム系化合物半導
体層１０２を有するレーザダイオードチップ１０８は、
結晶積層体の同一面側に、正電極１０４と負電極１０３
が形成されている。そして、図７から明らかなように、
光デバイスの外形は段差を有し、前記正電極１０４と負
電極１０３は、この段差を形成する異なる水準の面に形
成されている。
素子の基板への搭載例を示す断面図である。レーザダイ
オードチップ１０８はサファイア基板１０１上に積層さ
れた構造を有している。この窒化ガリウム系化合物半導
体層１０２を有するレーザダイオードチップ１０８は、
結晶積層体の同一面側に、正電極１０４と負電極１０３
が形成されている。そして、図７から明らかなように、
光デバイスの外形は段差を有し、前記正電極１０４と負
電極１０３は、この段差を形成する異なる水準の面に形
成されている。
【０００５】一方、絶縁性のヒートシンク１０５は、ヒ
ートシンクの同一面側に、正電極１０６と負電極１０７
とがメタライズされて形成されている。それらヒートシ
ンク上の各電極とこれらの各電極に対応してレーザダイ
オードチップ１０８の各電極１０４、１０３の電極同士
が接続されている。こうした接続法は、結晶成長基板側
ではなく、レーサダイオードチップ１０８の活性層を構
成する接合面がヒートシンク１０５を覆うように接続さ
れるので、フェースダウン（或いはジャンクションダウ
ンとも称される）による搭載と称されている。尚、符号
１０９は接続用のハンダである。こうした構成は、例え
ば、特開平７−２３５７２９号公報に開示されている。
ートシンクの同一面側に、正電極１０６と負電極１０７
とがメタライズされて形成されている。それらヒートシ
ンク上の各電極とこれらの各電極に対応してレーザダイ
オードチップ１０８の各電極１０４、１０３の電極同士
が接続されている。こうした接続法は、結晶成長基板側
ではなく、レーサダイオードチップ１０８の活性層を構
成する接合面がヒートシンク１０５を覆うように接続さ
れるので、フェースダウン（或いはジャンクションダウ
ンとも称される）による搭載と称されている。尚、符号
１０９は接続用のハンダである。こうした構成は、例え
ば、特開平７−２３５７２９号公報に開示されている。
【０００６】
【発明が解決しようとする課題】本発明の大きな目的
は、搭載用基板に対向する表面に段差を有する光デバイ
スを、フェースダウンで良好に搭載する方法を提供する
ことである。更に、本発明の別な目的は、当該光デバイ
スを用いた光ヘッド装置の小型化、薄型化を実現するこ
とである。以下に、その技術的課題を詳細に説明する。
は、搭載用基板に対向する表面に段差を有する光デバイ
スを、フェースダウンで良好に搭載する方法を提供する
ことである。更に、本発明の別な目的は、当該光デバイ
スを用いた光ヘッド装置の小型化、薄型化を実現するこ
とである。以下に、その技術的課題を詳細に説明する。
【０００７】前述のフェースダウンによる搭載を行なう
場合、次のような難点が発生する。図８の（ａ）、
（ｂ）は、素子の搭載表面に段差がある光デバイス１１
０を、フェースダウンで搭載する方法の一例をその手順
に従って示した断面図である。
場合、次のような難点が発生する。図８の（ａ）、
（ｂ）は、素子の搭載表面に段差がある光デバイス１１
０を、フェースダウンで搭載する方法の一例をその手順
に従って示した断面図である。
【０００８】図８の（ａ）はフェースダウンで搭載する
前の状態を示す。光デバイスの搭載用の基板に対向する
面に光デバイスのＰ電極１１１およびＮ電極１１２が形
成され、一方、搭載用の基板１１９における、これと対
向する位置にＰ側配線パターン１１３およびＮ側配線パ
ターン１１４が設けられている。更に、接続用のはんだ
１１５、１１６が、Ｐ側およびＮ側とも同じ高さで形成
されている。
前の状態を示す。光デバイスの搭載用の基板に対向する
面に光デバイスのＰ電極１１１およびＮ電極１１２が形
成され、一方、搭載用の基板１１９における、これと対
向する位置にＰ側配線パターン１１３およびＮ側配線パ
ターン１１４が設けられている。更に、接続用のはんだ
１１５、１１６が、Ｐ側およびＮ側とも同じ高さで形成
されている。
【０００９】図８の（ｂ）は、ハンダ溶融で接続した状
態を示す。光デバイス１１０を位置合わせ後、光デバイ
ス１１０の上から約１０ｇの荷重を加え、はんだ融点以
上の温度まで加熱する。はんだ１１５、１１６は溶融
し、光デバイス１１０のＰ電極１１１およびＮ電極１１
２に溶融はんだが接触する。こうして、溶融はんだと各
電極とが反応することにより、搭載用基板とのはんだ接
続が完了する。
態を示す。光デバイス１１０を位置合わせ後、光デバイ
ス１１０の上から約１０ｇの荷重を加え、はんだ融点以
上の温度まで加熱する。はんだ１１５、１１６は溶融
し、光デバイス１１０のＰ電極１１１およびＮ電極１１
２に溶融はんだが接触する。こうして、溶融はんだと各
電極とが反応することにより、搭載用基板とのはんだ接
続が完了する。
【００１０】しかしながら、図８の（ｂ）に見られるよ
うに、活性層側のＰ電極１１１は基板に対向する面とは
反対側の面から高い位置の面（凸状部と略称する）に形
成されている。従って、特に、この凸状部によって、溶
融したはんだは、荷重印加により潰される。そして、余
剰はんだはＰ側配線パターン１１３の外へ流出する。こ
の状態が図８の（ｂ）内に矢印で示される。Ｎ側の配線
パターン１１４へ流出したはんだ１１７により、Ｐ電極
１１３とＮ電極１１４間とでショートが発生する恐れが
あった。図８の（ｃ）は、流出したはんだによるショー
トを防止するため、搭載用基板のＰ側の配線パターン１
１３とＮ側の配線パターン１１４との間に、流出はんだ
受け用の溝１１８を形成した例である。しかしながら、
この方法では溝形成プロセスが増える。更に、溝を形成
した個所での基板割れが発生する難点を有する。本発明
はこうした難点を解決するものである。
うに、活性層側のＰ電極１１１は基板に対向する面とは
反対側の面から高い位置の面（凸状部と略称する）に形
成されている。従って、特に、この凸状部によって、溶
融したはんだは、荷重印加により潰される。そして、余
剰はんだはＰ側配線パターン１１３の外へ流出する。こ
の状態が図８の（ｂ）内に矢印で示される。Ｎ側の配線
パターン１１４へ流出したはんだ１１７により、Ｐ電極
１１３とＮ電極１１４間とでショートが発生する恐れが
あった。図８の（ｃ）は、流出したはんだによるショー
トを防止するため、搭載用基板のＰ側の配線パターン１
１３とＮ側の配線パターン１１４との間に、流出はんだ
受け用の溝１１８を形成した例である。しかしながら、
この方法では溝形成プロセスが増える。更に、溝を形成
した個所での基板割れが発生する難点を有する。本発明
はこうした難点を解決するものである。
【００１１】又、最近では、波長７８０ｎｍのＣＤ、Ｃ
Ｄ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−Ｒｅｗｉｔａｂｌｅ仕様
と、波長６５０ｎｍのＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ
−ＲＡＭ仕様の各種光ディスクをいずれもかけることの
できる光ディスク装置が登場した。これらの装置の光源
では、異なる波長の半導体レーザ毎に光源部と光検知器
が分離して設けられている。更に、将来的には、記録密
度をさらに向上した青色、或いは紫色以下の短波長レー
ザが使われる状況にある。従って、光ヘッドの部品点数
増加は避けられない見通しである。この為、これまでの
技術では、装置全体の薄型化、小型化が抱える難点を完
全に解決されたとは言い難い状況である。本発明はこう
した要請にも応えるものである。
Ｄ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−Ｒｅｗｉｔａｂｌｅ仕様
と、波長６５０ｎｍのＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ
−ＲＡＭ仕様の各種光ディスクをいずれもかけることの
できる光ディスク装置が登場した。これらの装置の光源
では、異なる波長の半導体レーザ毎に光源部と光検知器
が分離して設けられている。更に、将来的には、記録密
度をさらに向上した青色、或いは紫色以下の短波長レー
ザが使われる状況にある。従って、光ヘッドの部品点数
増加は避けられない見通しである。この為、これまでの
技術では、装置全体の薄型化、小型化が抱える難点を完
全に解決されたとは言い難い状況である。本発明はこう
した要請にも応えるものである。
【００１２】
【課題を解決するための手段】本発明の骨子は次の通り
である。即ち、少なくとも第１及び第２の電極が配置さ
れた基板と、前記第１及び第２の電極の各々に対応した
第３及び第４の電極を有する光デバイスとを準備する。
本発明は、前記光デバイスの有する第３の電極と第４の
電極が搭載される面が、当該光デバイスの前記第３及び
第４の電極が配置された面と反対側の面から、各々、相
互に異なる第１の高さ、第２の高さを有するような光デ
バイスを、前記基板に良好に搭載せんとするものであ
る。
である。即ち、少なくとも第１及び第２の電極が配置さ
れた基板と、前記第１及び第２の電極の各々に対応した
第３及び第４の電極を有する光デバイスとを準備する。
本発明は、前記光デバイスの有する第３の電極と第４の
電極が搭載される面が、当該光デバイスの前記第３及び
第４の電極が配置された面と反対側の面から、各々、相
互に異なる第１の高さ、第２の高さを有するような光デ
バイスを、前記基板に良好に搭載せんとするものであ
る。
【００１３】前記第１の電極と第２の電極の各電極は、
少なくともはんだの下地領域を有し、その下部の導体層
に接続される。はんだはこのはんだの下地領域に直接搭
載される。そして、前記光デバイスの各電極の位置の応
じて、溶融前に準備するはんだの体積を調整する。実際
的な方策としては、前記はんだの下地領域の面積とこの
上部に形成されたはんだ層の面積の面積比を、各電極毎
に異なるように設定する。尚、このはんだの設け方の詳
細は後述する。
少なくともはんだの下地領域を有し、その下部の導体層
に接続される。はんだはこのはんだの下地領域に直接搭
載される。そして、前記光デバイスの各電極の位置の応
じて、溶融前に準備するはんだの体積を調整する。実際
的な方策としては、前記はんだの下地領域の面積とこの
上部に形成されたはんだ層の面積の面積比を、各電極毎
に異なるように設定する。尚、このはんだの設け方の詳
細は後述する。
【００１４】前記基板及び光デバイスの対向する相互の
各電極を対向させて、はんだ溶融によって電気的に接続
する。この時、前記はんだ溶融によって、前記第１の電
極と第２の電極の少なくとも一者に対応するはんだの高
さ及び面積とが制御され、前記光デバイスの各電極とこ
れらに対応する前記基板の各電極とが各々電気的に良好
に接続される。
各電極を対向させて、はんだ溶融によって電気的に接続
する。この時、前記はんだ溶融によって、前記第１の電
極と第２の電極の少なくとも一者に対応するはんだの高
さ及び面積とが制御され、前記光デバイスの各電極とこ
れらに対応する前記基板の各電極とが各々電気的に良好
に接続される。
【００１５】この場合、前記基板におけるはんだが接し
て覆う領域の表面の性質によって二つな場合が考えられ
る。即ち、はんだの溶融によって初期のはんだの高さよ
り高くなる性質を有する材料と、はんだの溶融によって
初期のはんだの高さより低くなる性質を有する材料とで
ある。はんだの溶融によって初期のはんだの高さより高
くなる性質を有する材料は、いわゆるはんだの濡れ性が
低い材料であり、一方、はんだの溶融によって初期のは
んだの高さより低くなる性質を有する材料は、いわゆる
はんだの濡れ性が高い材料である。
て覆う領域の表面の性質によって二つな場合が考えられ
る。即ち、はんだの溶融によって初期のはんだの高さよ
り高くなる性質を有する材料と、はんだの溶融によって
初期のはんだの高さより低くなる性質を有する材料とで
ある。はんだの溶融によって初期のはんだの高さより高
くなる性質を有する材料は、いわゆるはんだの濡れ性が
低い材料であり、一方、はんだの溶融によって初期のは
んだの高さより低くなる性質を有する材料は、いわゆる
はんだの濡れ性が高い材料である。
【００１６】前記基板におけるはんだが接して覆う領域
の表面を、はんだの溶融によって初期のはんだの高さよ
り高くなる性質を有する材料とした場合、前記第３及び
第４の各電極が形成された第１の高さ及び第２の高さの
内、当該光デバイスの電極が配置された面と反対側の面
より低い高さに配置された電極に対応する前記はんだの
面積は、当該はんだの下部のはんだの下地領域の面積よ
り大きく形成する。簡潔に述べれば、基板の電極の内、
基板と光デバイスの対向面の間隔が大きい個所に対応す
る電極のはんだ下地領域に、この性質の表面を用いるの
が好適である。そして、他方の電極では、はんだの高さ
は大きくは変化しないようにするのが好適である。この
為には、はんだの下地領域の面積と準備するはんだの面
積とをほぼ同じ面積としておくのが、実際的である。
の表面を、はんだの溶融によって初期のはんだの高さよ
り高くなる性質を有する材料とした場合、前記第３及び
第４の各電極が形成された第１の高さ及び第２の高さの
内、当該光デバイスの電極が配置された面と反対側の面
より低い高さに配置された電極に対応する前記はんだの
面積は、当該はんだの下部のはんだの下地領域の面積よ
り大きく形成する。簡潔に述べれば、基板の電極の内、
基板と光デバイスの対向面の間隔が大きい個所に対応す
る電極のはんだ下地領域に、この性質の表面を用いるの
が好適である。そして、他方の電極では、はんだの高さ
は大きくは変化しないようにするのが好適である。この
為には、はんだの下地領域の面積と準備するはんだの面
積とをほぼ同じ面積としておくのが、実際的である。
【００１７】他方、前記基板におけるはんだが接して覆
う領域の表面が、はんだの溶融によって初期のはんだの
高さより低くなる性質を有する場合、前記第３及び第４
の各電極が形成された第１の高さ及び第２の高さの内、
当該光デバイスの電極が配置された面と反対側の面より
高い高さに配置された電極に対応する前記はんだの面積
は、当該はんだの下部のはんだの下地領域の面積より小
さく形成する。簡潔に述べれば、基板の電極の内、基板
と光デバイスの対向面の間隔が小さい個所に対応する電
極のはんだ下地領域に、この性質の表面を用いるのが好
適である。そして、他方の電極では、はんだの高さは大
きくは変化しないようにするのが好適である。この為に
は、はんだの下地領域の面積と準備するはんだの面積と
をほぼ同じ面積としておくのが、実際的である。
う領域の表面が、はんだの溶融によって初期のはんだの
高さより低くなる性質を有する場合、前記第３及び第４
の各電極が形成された第１の高さ及び第２の高さの内、
当該光デバイスの電極が配置された面と反対側の面より
高い高さに配置された電極に対応する前記はんだの面積
は、当該はんだの下部のはんだの下地領域の面積より小
さく形成する。簡潔に述べれば、基板の電極の内、基板
と光デバイスの対向面の間隔が小さい個所に対応する電
極のはんだ下地領域に、この性質の表面を用いるのが好
適である。そして、他方の電極では、はんだの高さは大
きくは変化しないようにするのが好適である。この為に
は、はんだの下地領域の面積と準備するはんだの面積と
をほぼ同じ面積としておくのが、実際的である。
【００１８】以上、本願発明思想の骨子を説明してきた
が、以下に、はんだ及び各電極の設定方法についての詳
細を具体的に説明する。尚、以下の説明で理解を容易に
する為、図２より図５を参酌し、図面中の具体的な参照
符号を引用するが、これはあくまで一例としての引用で
ある。本発明は、具体的事例以外の諸形態を有すること
はいうまでもない。
が、以下に、はんだ及び各電極の設定方法についての詳
細を具体的に説明する。尚、以下の説明で理解を容易に
する為、図２より図５を参酌し、図面中の具体的な参照
符号を引用するが、これはあくまで一例としての引用で
ある。本発明は、具体的事例以外の諸形態を有すること
はいうまでもない。
【００１９】基板１２１の半導体素子１２０が搭載され
る面に形成された第１の電極及び第２の電極の各はんだ
下地領域（１２７、１２８）の面積を、各々ａＳ１、ａ
Ｓ２とする。これら第１及び第２の電極のはんだ下地領
域上に設けられるはんだ（１２４、１２５）の体積を、
各々ｖ１及びｖ２とする。本発明によれば、ｖ１≠ｖ２
である。
る面に形成された第１の電極及び第２の電極の各はんだ
下地領域（１２７、１２８）の面積を、各々ａＳ１、ａ
Ｓ２とする。これら第１及び第２の電極のはんだ下地領
域上に設けられるはんだ（１２４、１２５）の体積を、
各々ｖ１及びｖ２とする。本発明によれば、ｖ１≠ｖ２
である。
【００２０】次に、この基板にフェースダウン実装され
る半導体素子は次のような断面を有する外形形状であ
る。半導体素子の一の面１４０から高さａｈ１の面に第
３の電極１２２、前記一の面１４０から高さａｈ２の面
に第２の電極１２３が形成される。この時、ａｈ１＞ａ
ｈ２である。前記第３の電極１２２の面積をａＳ３、前
記第４の電極１２３の面積をａＳ４とする。
る半導体素子は次のような断面を有する外形形状であ
る。半導体素子の一の面１４０から高さａｈ１の面に第
３の電極１２２、前記一の面１４０から高さａｈ２の面
に第２の電極１２３が形成される。この時、ａｈ１＞ａ
ｈ２である。前記第３の電極１２２の面積をａＳ３、前
記第４の電極１２３の面積をａＳ４とする。
【００２１】前記第１の電極１２７は前記第３の電極１
２２と接続され、前記第２の電極１２８は前記第４の電
極１２３と接続される。これら接続される一対の電極の
面積は相互に同じ面積とするのが実際的である。即ち、
ａＳ１≒ａＳ３及びａＳ２≒ａＳ４である。勿論、これ
らの面積を相互に異にして用いることも可能である。
２２と接続され、前記第２の電極１２８は前記第４の電
極１２３と接続される。これら接続される一対の電極の
面積は相互に同じ面積とするのが実際的である。即ち、
ａＳ１≒ａＳ３及びａＳ２≒ａＳ４である。勿論、これ
らの面積を相互に異にして用いることも可能である。
【００２２】本発明の実装方法によれば、前記半導体素
子を前記基板に面実装した時の、半導体素子が対向する
各面の高さが、前記基板の各電極面に対してほぼ一定値
Ｈとなるように、前記の各値ａｈ１、ａｈ２、ａＳ１，
ａＳ２、ｖ１及びｖ２を設定する。これらの６つの値の
内、少なくとも２つの値は予め定められ、これに応じ
て、残りの各値が定められる。即ち、前記一定の高さＨ
が、ａｈ１＋ｖ１／ａＳ１あるいはａｈ２＋ｖ２／ａＳ
２のいずれかに比例する高さになるように、前記各値が
設定し、準備される。この各値の設定にあったては、前
述したはんだが接して覆う領域の表面の性質を考慮する
ことは言うまでもない。尚、上述の説明で、はんだ下地
領域の面積をａＳ１、ａＳ２と表記したが、図４及び図
５では、準備するはんだの体積が異なるので、ａＳ
‘１、ａＳ’２と表記されている。但し、一般的説明で
は代表して、これらのはんだ下地領域の面積をａＳ１、
ａＳ２と表記する。
子を前記基板に面実装した時の、半導体素子が対向する
各面の高さが、前記基板の各電極面に対してほぼ一定値
Ｈとなるように、前記の各値ａｈ１、ａｈ２、ａＳ１，
ａＳ２、ｖ１及びｖ２を設定する。これらの６つの値の
内、少なくとも２つの値は予め定められ、これに応じ
て、残りの各値が定められる。即ち、前記一定の高さＨ
が、ａｈ１＋ｖ１／ａＳ１あるいはａｈ２＋ｖ２／ａＳ
２のいずれかに比例する高さになるように、前記各値が
設定し、準備される。この各値の設定にあったては、前
述したはんだが接して覆う領域の表面の性質を考慮する
ことは言うまでもない。尚、上述の説明で、はんだ下地
領域の面積をａＳ１、ａＳ２と表記したが、図４及び図
５では、準備するはんだの体積が異なるので、ａＳ
‘１、ａＳ’２と表記されている。但し、一般的説明で
は代表して、これらのはんだ下地領域の面積をａＳ１、
ａＳ２と表記する。
【００２３】尚、前述の基板のはんだ下地領域は、多く
は３層からなる多層膜から構成する。第１層をチタン
（Ｔｉ）またはクロム（Ｃｒ）、第２層を白金（Ｐ
ｔ）、モリブデン（Ｍｏ）、タングステン（Ｗ）のいず
れか１つで形成し、第３層（最上層）を金（Ａｕ）また
は銀（Ａｇ）で形成するのが好適である。はんだはＡｕ
とＳｎからなるものが代表例である。前記はんだの組成
は、Ｓｎが２０重量％から３３重量％の範囲で、残部が
Ａｕであるものが多用される。
は３層からなる多層膜から構成する。第１層をチタン
（Ｔｉ）またはクロム（Ｃｒ）、第２層を白金（Ｐ
ｔ）、モリブデン（Ｍｏ）、タングステン（Ｗ）のいず
れか１つで形成し、第３層（最上層）を金（Ａｕ）また
は銀（Ａｇ）で形成するのが好適である。はんだはＡｕ
とＳｎからなるものが代表例である。前記はんだの組成
は、Ｓｎが２０重量％から３３重量％の範囲で、残部が
Ａｕであるものが多用される。
【００２４】又、基板にはシリコンが通例用いられる。
基板上の表面がはんだに対する濡れ性の低い材料とし
て、シリコン酸化膜やシリコン窒化膜などの無機物やポ
リイミド系の有機物が代表例である。更に、同濡れ性の
低い材料として、クローム（Ｃｒ）や白金（Ｐｔ）やモ
リブデン（Ｍｏ）などの金属も用いることが出来る。
基板上の表面がはんだに対する濡れ性の低い材料とし
て、シリコン酸化膜やシリコン窒化膜などの無機物やポ
リイミド系の有機物が代表例である。更に、同濡れ性の
低い材料として、クローム（Ｃｒ）や白金（Ｐｔ）やモ
リブデン（Ｍｏ）などの金属も用いることが出来る。
【００２５】本明細書での実施例などでは、一組の電極
の断面図で説明されるが、電極のはんだと接続する領域
が複数領域存在する場合などに、本発明が実施されるこ
とも云うまでもない。例えば、図１の例は、Ｎ電極１２
３のはんだと接続する部分は３つの分離された部分で構
成され、一方、Ｐ電極１２４は一つの領域で電極が構成
されている。前記３つの分離された部分が、更に異なる
数の分離領域であっても良く。又、一つの領域で電極が
複数の分離領域として構成されても良い。これらの形態
は、実施製品での要請に応じて選択される。
の断面図で説明されるが、電極のはんだと接続する領域
が複数領域存在する場合などに、本発明が実施されるこ
とも云うまでもない。例えば、図１の例は、Ｎ電極１２
３のはんだと接続する部分は３つの分離された部分で構
成され、一方、Ｐ電極１２４は一つの領域で電極が構成
されている。前記３つの分離された部分が、更に異なる
数の分離領域であっても良く。又、一つの領域で電極が
複数の分離領域として構成されても良い。これらの形態
は、実施製品での要請に応じて選択される。
【００２６】本発明の光ヘッド装置は、光をディスク基
板に照射して、情報の記録及び読み取りの少なくとも一
者を行なわせる為の光源と、この光源の光出力の駆動回
路とを有し、前記光源にこれまで説明した実装方法にな
る光デバイスを用いるものである。実装基板上の複数の
電極に電気的に接続される複数の電極が、基板面に対向
し且つ異なる水準の位置に形成された半導体レーザ装置
であっても、本発明の実装方法によれば、良好に実装さ
れるので、形態の異なる複数の光デバイス、例えば半導
体レーザ、光受光装置、或いは半導体装置、例えば駆動
回路、増幅器などを集積化して形成することが出来る。
ここで、形態の異なる素子とは、実装用基板に搭載する
べき電極の基板面に対する水準が異なるような電極を有
するものを指す。従って、略同一平面に電極が配置され
た素子とは異なる実装方法を用いる必要があるのであ
る。
板に照射して、情報の記録及び読み取りの少なくとも一
者を行なわせる為の光源と、この光源の光出力の駆動回
路とを有し、前記光源にこれまで説明した実装方法にな
る光デバイスを用いるものである。実装基板上の複数の
電極に電気的に接続される複数の電極が、基板面に対向
し且つ異なる水準の位置に形成された半導体レーザ装置
であっても、本発明の実装方法によれば、良好に実装さ
れるので、形態の異なる複数の光デバイス、例えば半導
体レーザ、光受光装置、或いは半導体装置、例えば駆動
回路、増幅器などを集積化して形成することが出来る。
ここで、形態の異なる素子とは、実装用基板に搭載する
べき電極の基板面に対する水準が異なるような電極を有
するものを指す。従って、略同一平面に電極が配置され
た素子とは異なる実装方法を用いる必要があるのであ
る。
【００２７】ここで、光ヘッド装置の光源部には、一つ
の基板に、複数の半導体レーザ装置、自動焦点検出用光
検知器及びトラッキング用検出用光検知器、前記両検知
器からの信号を増幅する増幅器、或いは必要に応ずる半
導体素子などの必要部材などを搭載することを可能とす
る。又、基板に半導体基板を用いた場合は、所望の素子
をモノリシックに組み込むことが出来ることは言うまで
もない。
の基板に、複数の半導体レーザ装置、自動焦点検出用光
検知器及びトラッキング用検出用光検知器、前記両検知
器からの信号を増幅する増幅器、或いは必要に応ずる半
導体素子などの必要部材などを搭載することを可能とす
る。又、基板に半導体基板を用いた場合は、所望の素子
をモノリシックに組み込むことが出来ることは言うまで
もない。
【００２８】こうして実現される光源部は、光ヘッド装
置において、前記光源より前記ディスク基板に至る光
源、ビームスプリッタ、対物レンズを経る光路が単一と
なすことを可能とする。その他の実際的な構成例は発明
の実施の形態の欄で説明される。
置において、前記光源より前記ディスク基板に至る光
源、ビームスプリッタ、対物レンズを経る光路が単一と
なすことを可能とする。その他の実際的な構成例は発明
の実施の形態の欄で説明される。
【００２９】
【発明の実施の形態】図１は、本発明の実装構造の一つ
の形態を示す斜視図である。光素子搭載用の基板１２１
に光デバイス１２０が対向して配置されている。そし
て、この光デバイス１２０は、前記光素子搭載用の基板
１２１と対向する面に段差を有している。この段差を形
成する第１の水準の表面と第２の水準の表面の各々に、
当該光デバイスのＰ電極１２２とＮ電極１２３が設けら
れている。こうした光デバイスの代表的な例は、例えば
青色半導体レーザ（青色Ｌａｓｅｒ Ｄｉｏｄｅ：以
下、青色ＬＤと略記する）である。一般に、デバイスの
製造方法の制約から、青色ＬＤは光を照射する活性層を
有するＰ電極に比べ、Ｎ電極は約３μｍ低い位置に形成
された構造となっている。
の形態を示す斜視図である。光素子搭載用の基板１２１
に光デバイス１２０が対向して配置されている。そし
て、この光デバイス１２０は、前記光素子搭載用の基板
１２１と対向する面に段差を有している。この段差を形
成する第１の水準の表面と第２の水準の表面の各々に、
当該光デバイスのＰ電極１２２とＮ電極１２３が設けら
れている。こうした光デバイスの代表的な例は、例えば
青色半導体レーザ（青色Ｌａｓｅｒ Ｄｉｏｄｅ：以
下、青色ＬＤと略記する）である。一般に、デバイスの
製造方法の制約から、青色ＬＤは光を照射する活性層を
有するＰ電極に比べ、Ｎ電極は約３μｍ低い位置に形成
された構造となっている。
【００３０】デバイス特性や信頼性の向上を目的とし
て、青色ＬＤ１２０のフェースダウン実装する場合の実
装構造が図１である。Ｎ電極１２３が搭載される面より
も、Ｐ電極１２２が搭載される面の方がそのデバイスの
もう一方の面からの距離が大である。Ｐ電極１２２に対
向する搭載用の基板１２１上のはんだ１２４厚さは３μ
ｍとし、Ｎ電極側のはんだ１２５厚さは６μｍとした。
こうすることで、青色ＬＤ１２０のＰ電極１２２とＮ電
極１２３との段差３μｍをはんだ厚さの違いで吸収で
き、青色ＬＤと基板との良好な電気的接続且つ固定が可
能となった。
て、青色ＬＤ１２０のフェースダウン実装する場合の実
装構造が図１である。Ｎ電極１２３が搭載される面より
も、Ｐ電極１２２が搭載される面の方がそのデバイスの
もう一方の面からの距離が大である。Ｐ電極１２２に対
向する搭載用の基板１２１上のはんだ１２４厚さは３μ
ｍとし、Ｎ電極側のはんだ１２５厚さは６μｍとした。
こうすることで、青色ＬＤ１２０のＰ電極１２２とＮ電
極１２３との段差３μｍをはんだ厚さの違いで吸収で
き、青色ＬＤと基板との良好な電気的接続且つ固定が可
能となった。
【００３１】図２及び図３は、本発明による第１のＬＤ
フェースダウン実装方法の詳細を説明する図である。図
２の（ａ）は、ＬＤ搭載前の基板及び光デバイスの断面
図である。図２の（ｂ）は基板の上面図である。図３の
（ａ）、（ｂ）は図２の状態に続く製造工程順の断面図
である。
フェースダウン実装方法の詳細を説明する図である。図
２の（ａ）は、ＬＤ搭載前の基板及び光デバイスの断面
図である。図２の（ｂ）は基板の上面図である。図３の
（ａ）、（ｂ）は図２の状態に続く製造工程順の断面図
である。
【００３２】青色ＬＤ１２０を搭載する素子搭載用の基
板１２１はシリコン（Ｓｉ）からなり、その基板１２１
の表面には、はんだと濡れ性の低いシリコン酸化膜１２
６が形成されている。このシリコン酸化膜１２６は絶縁
性の保護膜でもある。更に、青色ＬＤ１２０のＰ電極１
２２とＮ電極１２３とに対向する位置に、Ｐ側はんだ用
の下地パターン１２７とＮ側はんだ用の下地パターン１
２８が形成されている。図中、符号１３１は光デバイス
の活性領域を示し、符号１２９，１３０ははんだ下地領
域と接続されており、各電極の取り出し端を示してい
る。尚、その接続部は前記上面図には表れていない。
板１２１はシリコン（Ｓｉ）からなり、その基板１２１
の表面には、はんだと濡れ性の低いシリコン酸化膜１２
６が形成されている。このシリコン酸化膜１２６は絶縁
性の保護膜でもある。更に、青色ＬＤ１２０のＰ電極１
２２とＮ電極１２３とに対向する位置に、Ｐ側はんだ用
の下地パターン１２７とＮ側はんだ用の下地パターン１
２８が形成されている。図中、符号１３１は光デバイス
の活性領域を示し、符号１２９，１３０ははんだ下地領
域と接続されており、各電極の取り出し端を示してい
る。尚、その接続部は前記上面図には表れていない。
【００３３】基板側に搭載されるはんだは、次の通り準
備される。図２の（ｂ）に示すように、Ｐ側はんだ用の
下地メタルパターン１２７の面積（ａＳ１）とはんだパ
ターン１２４を面積（ＳＳ１）とは略同一面積とする。
その厚さ（ｔ１）は３μｍとした。一方、Ｎ電極側に
は、はんだパターン１２５を、Ｎ側はんだ用の下地メタ
ルパターン１２８の面積（ａＳ２）の２倍の面積（ＳＳ
２）で形成する。その厚さ（ｔ２）は３μｍである。
備される。図２の（ｂ）に示すように、Ｐ側はんだ用の
下地メタルパターン１２７の面積（ａＳ１）とはんだパ
ターン１２４を面積（ＳＳ１）とは略同一面積とする。
その厚さ（ｔ１）は３μｍとした。一方、Ｎ電極側に
は、はんだパターン１２５を、Ｎ側はんだ用の下地メタ
ルパターン１２８の面積（ａＳ２）の２倍の面積（ＳＳ
２）で形成する。その厚さ（ｔ２）は３μｍである。
【００３４】次に、図３の（ａ）に示すように、はんだ
を加熱溶融すると、Ｐ電極側のはんだ１２４は、下地メ
タルパターン１２７と同面積であるため、溶融したはん
だの高さは初期のはんだ高さ（ｈ１）とほぼ同じにな
る。一方、Ｎ電極側は、光デバイス表面の搭載用基板と
は反対の面から低い位置にある電極に対向する基板１２
１上のＮ側下地メタルパターン１２８の面積より、はん
だパターン１２５の面積が大きいため、初期のはんだ高
さより高く（ｈ２）なる。これは、はんだに対する濡れ
性の低い材料であるシリコン酸化膜（ＳｉＯ2）１２６
上にある溶融はんだ１２５は、表面張力により、シリコ
ン酸化膜１２６上から離脱し、濡れ性の良い電極上に集
まる為、初期のはんだ高さより高く（ｈ２）なるのであ
る。こうして、図３の（ｂ）に示すように、光デバイス
の段差の、搭載用基板とは反対の面から低い位置にある
電極も含めて良好にはんだ接続された。
を加熱溶融すると、Ｐ電極側のはんだ１２４は、下地メ
タルパターン１２７と同面積であるため、溶融したはん
だの高さは初期のはんだ高さ（ｈ１）とほぼ同じにな
る。一方、Ｎ電極側は、光デバイス表面の搭載用基板と
は反対の面から低い位置にある電極に対向する基板１２
１上のＮ側下地メタルパターン１２８の面積より、はん
だパターン１２５の面積が大きいため、初期のはんだ高
さより高く（ｈ２）なる。これは、はんだに対する濡れ
性の低い材料であるシリコン酸化膜（ＳｉＯ2）１２６
上にある溶融はんだ１２５は、表面張力により、シリコ
ン酸化膜１２６上から離脱し、濡れ性の良い電極上に集
まる為、初期のはんだ高さより高く（ｈ２）なるのであ
る。こうして、図３の（ｂ）に示すように、光デバイス
の段差の、搭載用基板とは反対の面から低い位置にある
電極も含めて良好にはんだ接続された。
【００３５】図４及び図５は本発明の第２のフェースダ
ウン実装方法を示す。図４（ａ）はＬＤ（Ｌａｓｅｒ
Ｄｅｖｉｃｅ：以下、ＬＤと略称する）搭載前の各部材
の断面図である。このＬＤでは、ＬＤ１２０のＰ電極１
２２側は、その結晶成長用の基板の一の面１４０より高
い領域になり、Ｎ電極１２３側は低い領域となってい
る。ＬＤ１２０を搭載する基板はシリコン（Ｓｉ）１２
１からなり、ＬＤ１２０のＰ電極１２２とＮ電極１２３
とに対向する位置に、Ｐ側はんだ用の下地パターン１２
７とＮ側はんだ用の下地パターン１２８が形成されてい
る。尚、図２と同様の個所は同じ符号で示されている。
ウン実装方法を示す。図４（ａ）はＬＤ（Ｌａｓｅｒ
Ｄｅｖｉｃｅ：以下、ＬＤと略称する）搭載前の各部材
の断面図である。このＬＤでは、ＬＤ１２０のＰ電極１
２２側は、その結晶成長用の基板の一の面１４０より高
い領域になり、Ｎ電極１２３側は低い領域となってい
る。ＬＤ１２０を搭載する基板はシリコン（Ｓｉ）１２
１からなり、ＬＤ１２０のＰ電極１２２とＮ電極１２３
とに対向する位置に、Ｐ側はんだ用の下地パターン１２
７とＮ側はんだ用の下地パターン１２８が形成されてい
る。尚、図２と同様の個所は同じ符号で示されている。
【００３６】はんだの形成方法は次の通りである。図４
の（ｂ）の平面図に示すように、Ｎ側はんだ用の下地メ
タルパターン１２８の面積（ａＳ‘２）と同面積（面積
（ａＳ‘Ｓ２）と表示される）のはんだパターン１２
５'を形成する。その厚さ（ｔ’２）は６μｍである。
一方、Ｐ電極側には、Ｐ側はんだ用の下地メタルパター
ン１２７の面積（Ｓ‘１）の１/２倍の面積（Ｓ’Ｓ
１）ではんだパターン１２４’を厚さ（ｔ‘１）６μｍ
で形成する。
の（ｂ）の平面図に示すように、Ｎ側はんだ用の下地メ
タルパターン１２８の面積（ａＳ‘２）と同面積（面積
（ａＳ‘Ｓ２）と表示される）のはんだパターン１２
５'を形成する。その厚さ（ｔ’２）は６μｍである。
一方、Ｐ電極側には、Ｐ側はんだ用の下地メタルパター
ン１２７の面積（Ｓ‘１）の１/２倍の面積（Ｓ’Ｓ
１）ではんだパターン１２４’を厚さ（ｔ‘１）６μｍ
で形成する。
【００３７】次に、はんだ１２４‘、１２５’を加熱溶
融すると、Ｎ電極側のはんだ１２５‘は下地メタルパタ
ーン１２８と同面積であるため、溶融したはんだの高さ
は初期のはんだ高さ（ｈ’２）とほぼ同じになる。一
方、Ｐ電極側は、光デバイス表面の段差凸部に対向する
基板上の下地メタルパターン１２７の面積より、はんだ
パターン１２４’の面積が小さいため、初期のはんだ高
さより低くなる（ｈ‘１）（図５の（ａ））。これは、
はんだに対する濡れ性の高い材料である金（Ａｕ）上に
ある溶融はんだは金メタル上を濡れ広がることによって
実現される。こうして、図５の（ｂ）に示すように、光
デバイスの段差部を含めはんだは良好に接続、実装され
た。
融すると、Ｎ電極側のはんだ１２５‘は下地メタルパタ
ーン１２８と同面積であるため、溶融したはんだの高さ
は初期のはんだ高さ（ｈ’２）とほぼ同じになる。一
方、Ｐ電極側は、光デバイス表面の段差凸部に対向する
基板上の下地メタルパターン１２７の面積より、はんだ
パターン１２４’の面積が小さいため、初期のはんだ高
さより低くなる（ｈ‘１）（図５の（ａ））。これは、
はんだに対する濡れ性の高い材料である金（Ａｕ）上に
ある溶融はんだは金メタル上を濡れ広がることによって
実現される。こうして、図５の（ｂ）に示すように、光
デバイスの段差部を含めはんだは良好に接続、実装され
た。
【００３８】次に、はんだ層を局所的に形成する例を示
す。図６の（ａ）より（ｄ）は、はんだパターン形成の
方法を説明する断面図である。
す。図６の（ａ）より（ｄ）は、はんだパターン形成の
方法を説明する断面図である。
【００３９】シリコン（Ｓｉ）基板１２１表面に、熱酸
化法を用いてＳｉＯ2絶縁膜１２６ａを膜厚約２０００
Å被着した。次に、通常のホトエッチング技術および蒸
着法により、前記ＳｉＯ2絶縁膜１２６ａ上の、搭載す
る半導体レーザチップのＰ電極とＮ電極に対向する位置
に、Ｐ側配線層およびＮ側配線層を設けた。これらの各
配線層は、例えばＴｉ層（膜厚１０００Å）、Ｐｔ層
（膜厚１０００から２０００Å）、Ａｕ層（膜厚約５０
００Å）の積層膜である。
化法を用いてＳｉＯ2絶縁膜１２６ａを膜厚約２０００
Å被着した。次に、通常のホトエッチング技術および蒸
着法により、前記ＳｉＯ2絶縁膜１２６ａ上の、搭載す
る半導体レーザチップのＰ電極とＮ電極に対向する位置
に、Ｐ側配線層およびＮ側配線層を設けた。これらの各
配線層は、例えばＴｉ層（膜厚１０００Å）、Ｐｔ層
（膜厚１０００から２０００Å）、Ａｕ層（膜厚約５０
００Å）の積層膜である。
【００４０】更に、プラズマＣＶＤ法により、シリコン
酸化膜１２６を形成する。そして、通常のホトエッチン
グ法により、このシリコン酸化膜１２６の所定個所のシ
リコン酸化膜を選択的に除去する。この除去された開口
部を覆って、はんだ下地用のメタル層１２７、１２８を
形成する。このメタル層は、例えば、Ｔｉ層（膜厚１０
００Å）、Ｐｔ層（膜厚１０００Åから２０００Å）、
Ａｕ層（膜厚約２０００Å）の積層膜である。この状態
が図６の（ａ）である。
酸化膜１２６を形成する。そして、通常のホトエッチン
グ法により、このシリコン酸化膜１２６の所定個所のシ
リコン酸化膜を選択的に除去する。この除去された開口
部を覆って、はんだ下地用のメタル層１２７、１２８を
形成する。このメタル層は、例えば、Ｔｉ層（膜厚１０
００Å）、Ｐｔ層（膜厚１０００Åから２０００Å）、
Ａｕ層（膜厚約２０００Å）の積層膜である。この状態
が図６の（ａ）である。
【００４１】こうして準備した基体上にレジスト膜１４
０を形成する。そして、このレジスト膜１４０に、通常
のホトレジスト技術により、Ｐ側はんだ用下地メタルパ
ターン１２７上には、Ｐ側はんだ用下地メタルパターン
１２７と同面積の窓１４１を設けた。一方、Ｎ電極側に
は、Ｎ側はんだ用下地メタルパターン１２８の面積の２
倍の面積の窓１４２を形成した（図６の（ｂ））。
０を形成する。そして、このレジスト膜１４０に、通常
のホトレジスト技術により、Ｐ側はんだ用下地メタルパ
ターン１２７上には、Ｐ側はんだ用下地メタルパターン
１２７と同面積の窓１４１を設けた。一方、Ｎ電極側に
は、Ｎ側はんだ用下地メタルパターン１２８の面積の２
倍の面積の窓１４２を形成した（図６の（ｂ））。
【００４２】上記のレジスト膜を被着した状態で、この
面にＡｕＳｎソルダー層１４３を膜厚約３μｍ被着した
（図６の（ｃ））。
面にＡｕＳｎソルダー層１４３を膜厚約３μｍ被着した
（図６の（ｃ））。
【００４３】次いで、レジストを溶解しうる有機溶剤
（例えばアセトン）中に試料を浸漬し、超音波振動を溶
剤に加えてレジスト膜を溶解し、ソルダー層１４４、１
４５を選択的に形成した（図６の（ｄ））。同時に、レ
ジスト膜上の金属膜が当然除去される。この方法はいわ
ゆる「リフトオフ法」と称されている。
（例えばアセトン）中に試料を浸漬し、超音波振動を溶
剤に加えてレジスト膜を溶解し、ソルダー層１４４、１
４５を選択的に形成した（図６の（ｄ））。同時に、レ
ジスト膜上の金属膜が当然除去される。この方法はいわ
ゆる「リフトオフ法」と称されている。
【００４４】尚、図には一つの素子のみが示されるが、
量産に際しては、通例、一つのＳｉウエハに対して、複
数の素子が形成されている。従って、最後にパターニン
グのピッチにしたがってＳｉ基板をダイシングソーを用
いて切断し、光素子搭載用配線基板１２１が製造され
る。
量産に際しては、通例、一つのＳｉウエハに対して、複
数の素子が形成されている。従って、最後にパターニン
グのピッチにしたがってＳｉ基板をダイシングソーを用
いて切断し、光素子搭載用配線基板１２１が製造され
る。
【００４５】金属の被着方法では、真空蒸着法を用いた
例を述べたが、スパッター法、イオンプレーティング
法、めっき法が応用できることは言うまでもない。更
に、金属層の選択的な形成方法としてホトレジスト技術
を用いたエッチング法やリフトオフ法、選択めっき法の
他にメタルマスクなどを用いて選択蒸着法が採用でき
る。
例を述べたが、スパッター法、イオンプレーティング
法、めっき法が応用できることは言うまでもない。更
に、金属層の選択的な形成方法としてホトレジスト技術
を用いたエッチング法やリフトオフ法、選択めっき法の
他にメタルマスクなどを用いて選択蒸着法が採用でき
る。
【００４６】以上の説明では、はんだ下地用のメタルパ
ターン１２７、１２８を構成する第１層目の金属層は、
Ｓｉ基板１２１に被着したＳｉＯ2絶縁層１２６との密
着性を高めるために使用しているコンタクト層である。
従って、こうした層にＴｉの他に、例えばＣｒなども使
用可能である。
ターン１２７、１２８を構成する第１層目の金属層は、
Ｓｉ基板１２１に被着したＳｉＯ2絶縁層１２６との密
着性を高めるために使用しているコンタクト層である。
従って、こうした層にＴｉの他に、例えばＣｒなども使
用可能である。
【００４７】はんだ下地用のメタルパターン１２７、１
２８を構成する第２層の金属は、第３層Ａｕと第１層Ｔ
ｉとの相互拡散を防止するための拡散バリア層として作
用するものである。従って、これらの層に、Ｐｔの他
に、例えばＣｒ、Ｍｏ、Ｗなどの材料も使用できる。は
んだ下地用メタルパターン１２７、１２８を構成する第
３層目の金属は、バリア層上面の酸化を防止し、且つソ
ルダとの濡れ性を確保する役割を持っている。従って、
こうした層には、Ａｕ以外にＡｇなどの材料も使用可能
である。
２８を構成する第２層の金属は、第３層Ａｕと第１層Ｔ
ｉとの相互拡散を防止するための拡散バリア層として作
用するものである。従って、これらの層に、Ｐｔの他
に、例えばＣｒ、Ｍｏ、Ｗなどの材料も使用できる。は
んだ下地用メタルパターン１２７、１２８を構成する第
３層目の金属は、バリア層上面の酸化を防止し、且つソ
ルダとの濡れ性を確保する役割を持っている。従って、
こうした層には、Ａｕ以外にＡｇなどの材料も使用可能
である。
【００４８】更に、基板１２１上の表面には、はんだに
対する濡れ性の低い材料として、シリコン酸化膜以外に
シリコン窒化膜などの無機物やポリイミド系の有機物な
ども使用可能である。又、はんだに対する濡れ性の低い
材料として、クローム（Ｃｒ）や白金（Ｐｔ）やモリブ
デン（Ｍｏ）などの金属なども使用できる。
対する濡れ性の低い材料として、シリコン酸化膜以外に
シリコン窒化膜などの無機物やポリイミド系の有機物な
ども使用可能である。又、はんだに対する濡れ性の低い
材料として、クローム（Ｃｒ）や白金（Ｐｔ）やモリブ
デン（Ｍｏ）などの金属なども使用できる。
【００４９】本実施例のはんだは、ＡｕとＳｎからなる
が、他のはんだを用いても差し支えない。他のはんだの
例は、例えばＰｂＳｎやＩｎ、ＳｎＡｇなどが挙げられ
る。
が、他のはんだを用いても差し支えない。他のはんだの
例は、例えばＰｂＳｎやＩｎ、ＳｎＡｇなどが挙げられ
る。
【００５０】次に、本発明の光デバイスを適用した具体
例を示す。本例は光ヘッドの例で、図９はこの光ヘッド
の構成を示す概略説明図である。
例を示す。本例は光ヘッドの例で、図９はこの光ヘッド
の構成を示す概略説明図である。
【００５１】光ヘッドの光源を構成するに、半導体レー
ザ部、反射ミラー５、光検知器７、８、９などを有する
集積モジュール１００が準備される。この半導体レーザ
部は、半導体基板１に、青色半導体レーザチップ４ａと
赤色半導体レーザ４ｂが搭載された構造となっている。
尚、図中、符号２はレーザチップの取り付け面を示して
いる。青色半導体レーザチップ４ａは、これまで説明し
てきたような外形形状を有する。即ち、基板に搭載する
面にＰ電極とＮ電極の両電極を持ち、且つこれらの両電
極が、結晶成長用の基板に対して各々二つの水準の面の
形成されている。一方、赤色半導体レーザチップ４ｂ
は、当該チップの裏表からそれぞれ電極を取る構造を有
している。前記青色半導体レーザチップ４ａの当該基板
１への実装に際して、本願発明の実装方法が採用され
る。その具体的構造はこれまで説明してきたいずれの実
施の形態をも採用することが出来る。従って、その実装
方法の詳細説明は省略する。
ザ部、反射ミラー５、光検知器７、８、９などを有する
集積モジュール１００が準備される。この半導体レーザ
部は、半導体基板１に、青色半導体レーザチップ４ａと
赤色半導体レーザ４ｂが搭載された構造となっている。
尚、図中、符号２はレーザチップの取り付け面を示して
いる。青色半導体レーザチップ４ａは、これまで説明し
てきたような外形形状を有する。即ち、基板に搭載する
面にＰ電極とＮ電極の両電極を持ち、且つこれらの両電
極が、結晶成長用の基板に対して各々二つの水準の面の
形成されている。一方、赤色半導体レーザチップ４ｂ
は、当該チップの裏表からそれぞれ電極を取る構造を有
している。前記青色半導体レーザチップ４ａの当該基板
１への実装に際して、本願発明の実装方法が採用され
る。その具体的構造はこれまで説明してきたいずれの実
施の形態をも採用することが出来る。従って、その実装
方法の詳細説明は省略する。
【００５２】この集積モジュール１００からの青色及び
赤色の各レーザ光は、夫々、ビーム６ａ、６ｂとなり、
コリメータレンズ１０で平行光とされる。そして、立上
げミラー１１、回折格子板１２などを経て対物レンズ１
３に至る。レーザ光は、この対物レンズ１３を介して、
光ディスク１４面にスポット１５、１６として照射され
る。対物レンズ１３は半導体レーザ波長に応じて複数個
からなる場合、或いは、複数の波長の光を集光できる単
体の場合がある。このレンズはアクチュエータ１７によ
り、光ディスクの回転に伴う動きに応じて記録面上に焦
点合わせされ、且つトラッキング、即ち、ディスク面上
の記録トラック１８を追随するものである。こうして、
半導体レーザの駆動状態、即ち、オン・オフに応じて信
号が光ディスク上にピットの列として記録され、或い
は、既に記録されたピットを読み出しす為の信号となさ
れる。
赤色の各レーザ光は、夫々、ビーム６ａ、６ｂとなり、
コリメータレンズ１０で平行光とされる。そして、立上
げミラー１１、回折格子板１２などを経て対物レンズ１
３に至る。レーザ光は、この対物レンズ１３を介して、
光ディスク１４面にスポット１５、１６として照射され
る。対物レンズ１３は半導体レーザ波長に応じて複数個
からなる場合、或いは、複数の波長の光を集光できる単
体の場合がある。このレンズはアクチュエータ１７によ
り、光ディスクの回転に伴う動きに応じて記録面上に焦
点合わせされ、且つトラッキング、即ち、ディスク面上
の記録トラック１８を追随するものである。こうして、
半導体レーザの駆動状態、即ち、オン・オフに応じて信
号が光ディスク上にピットの列として記録され、或い
は、既に記録されたピットを読み出しす為の信号となさ
れる。
【００５３】このように、集積モジュール１００に複数
の半導体レーザを集積すれば、コリメータレンズ１０、
対物レンズ１３、立ち上げミラー１１などが一個とな
り、光ヘッドの光路を単一化することができる。
の半導体レーザを集積すれば、コリメータレンズ１０、
対物レンズ１３、立ち上げミラー１１などが一個とな
り、光ヘッドの光路を単一化することができる。
【００５４】即ち、本光ヘッドを使えば、次のような光
装置を実現することが出来る。即ち、この例を掲げれ
ば、例えば、（１）厚さ１．２ｍｍのＤＶＤを、波長６
５０ｎｍの半導体レーザ４ｂで記録再生すること、或い
は（２）厚さ０．６ｍｍのＤＶＤ−ＲＡＭ、スーパＤＶ
Ｄを波長４１０ｎｍの半導体レーザ４ａで記録再生する
ことができる。
装置を実現することが出来る。即ち、この例を掲げれ
ば、例えば、（１）厚さ１．２ｍｍのＤＶＤを、波長６
５０ｎｍの半導体レーザ４ｂで記録再生すること、或い
は（２）厚さ０．６ｍｍのＤＶＤ−ＲＡＭ、スーパＤＶ
Ｄを波長４１０ｎｍの半導体レーザ４ａで記録再生する
ことができる。
【００５５】このように、本発明は各種光ディスクを記
録再生できるドライバ装置全体の小型化、薄型化のため
のブレークスルーを提供する。波長の異なる各種半導体
レーザとこれらの異なる波長に対応する光検知器をマス
ク精度で位置合わせした上で該複数個の半導体レーザを
ハイブリッド集積化し、モノリシック並みに部品点数を
削減出来る。そして、従来、複数光路であった光ヘッド
を単一の光路とすることが出来る。
録再生できるドライバ装置全体の小型化、薄型化のため
のブレークスルーを提供する。波長の異なる各種半導体
レーザとこれらの異なる波長に対応する光検知器をマス
ク精度で位置合わせした上で該複数個の半導体レーザを
ハイブリッド集積化し、モノリシック並みに部品点数を
削減出来る。そして、従来、複数光路であった光ヘッド
を単一の光路とすることが出来る。
【００５６】次に、ＤＶＤ用集積基板の構成例を説明す
る。図１０の（ａ）は、コリメートレンズ１０側から見
た前記半導体基板１の表面を具体的に示す。符号３２ａ
で示す８つの黒塗りの４分の１円は、上記回折格子２３
で分離された波長λａのレーザビームを示し、３２ｂで
示す８つの塗りつぶさない４分の１円は回折格子１２で
分離された波長λｂのレーザビームに対応する。符号７
は、焦点ずれ検出信号を得るための光検出素子である。
この領域７は、波長λａのレーザビーム３２ａを受光す
る８つの短冊型光検出素子７ａと、波長λｂのレーザビ
ーム３２ｂを受光する８つの短冊型光検出素子７ｂ、と
からなる。焦点ずれ検出方法は、４分割ビームによるナ
イフエッジ方法（フーコー方法）を用い、図１０の
（ａ）に示したごとく、導電性薄膜３３で結線すれば、
ワイヤーボンディング用パット３４のＡ端子とＢ端子か
ら差動用の信号が得られる。尚、前記導電性薄膜３３
は、例えばＴｉ／Ｐｔ／Ａｕの積層体やＡｌ等が用いら
れる。
る。図１０の（ａ）は、コリメートレンズ１０側から見
た前記半導体基板１の表面を具体的に示す。符号３２ａ
で示す８つの黒塗りの４分の１円は、上記回折格子２３
で分離された波長λａのレーザビームを示し、３２ｂで
示す８つの塗りつぶさない４分の１円は回折格子１２で
分離された波長λｂのレーザビームに対応する。符号７
は、焦点ずれ検出信号を得るための光検出素子である。
この領域７は、波長λａのレーザビーム３２ａを受光す
る８つの短冊型光検出素子７ａと、波長λｂのレーザビ
ーム３２ｂを受光する８つの短冊型光検出素子７ｂ、と
からなる。焦点ずれ検出方法は、４分割ビームによるナ
イフエッジ方法（フーコー方法）を用い、図１０の
（ａ）に示したごとく、導電性薄膜３３で結線すれば、
ワイヤーボンディング用パット３４のＡ端子とＢ端子か
ら差動用の信号が得られる。尚、前記導電性薄膜３３
は、例えばＴｉ／Ｐｔ／Ａｕの積層体やＡｌ等が用いら
れる。
【００５７】符号８はトラックずれ検出信号と情報再生
信号を得るための光検出素子である。この光検出素子
は、４つの光検出素子８の出力信号は、半導体基板上に
形成したアンプ３５を通りパット３４のＤ端子とＥ端子
とＦ端子とＧ端子から出力される。符号９は半導体レー
ザチップ４ａと４ｂの発光光量を監視するための光検出
素子である。光検出素子９の出力信号はパット３４のＣ
端子から出力される。点３１ａと３１ｂは、半導体レー
ザチップ４ａと４ｂから放射したレーザビーム６ａと６
ｂの半導体ミラー５面上の反射位置を示す。点３１ａと
３１ｂの間隔である半導体レーザチップ４ａと４ｂの発
光点間隔Ｄを、ほぼＤ≒ｆｃ×（λｂ−λａ）／Ｐとす
れば、波長λａのレーザビームの集光位置と波長λｂの
レーザビームの集光位置をほぼ一致させることが出来
る。こうすることによって、本実施例のように、異なる
波長のビームで光検出素子やアンプを共通化でき、半導
体基板１の表面を節約できるばかりか、ワイヤーボンデ
ィング用パットや出力線の数を低減出来る。従って、半
導体基板１を収納するパッケージの小型化にも効果があ
る。
信号を得るための光検出素子である。この光検出素子
は、４つの光検出素子８の出力信号は、半導体基板上に
形成したアンプ３５を通りパット３４のＤ端子とＥ端子
とＦ端子とＧ端子から出力される。符号９は半導体レー
ザチップ４ａと４ｂの発光光量を監視するための光検出
素子である。光検出素子９の出力信号はパット３４のＣ
端子から出力される。点３１ａと３１ｂは、半導体レー
ザチップ４ａと４ｂから放射したレーザビーム６ａと６
ｂの半導体ミラー５面上の反射位置を示す。点３１ａと
３１ｂの間隔である半導体レーザチップ４ａと４ｂの発
光点間隔Ｄを、ほぼＤ≒ｆｃ×（λｂ−λａ）／Ｐとす
れば、波長λａのレーザビームの集光位置と波長λｂの
レーザビームの集光位置をほぼ一致させることが出来
る。こうすることによって、本実施例のように、異なる
波長のビームで光検出素子やアンプを共通化でき、半導
体基板１の表面を節約できるばかりか、ワイヤーボンデ
ィング用パットや出力線の数を低減出来る。従って、半
導体基板１を収納するパッケージの小型化にも効果があ
る。
【００５８】図１０の（ｂ）は、図１０の（ａ）の点線
ＡＡ‘位置における半導体基板１の断面構造を示す。半
導体ミラー５は、レーザチップ取付け面２に対して４５
度の角度で形成するのが好適である。この加工は、いわ
ゆる異方性エッチングを用いて十分である。この異方性
エッチングとは例えば、シリコン基板によるミラー面の
加工では、シリコン（１００）面を水酸化カリウム系の
水溶液でエッチングすると、（１００）面に対する（１
１１）面のエッチング速度がほぼ２桁遅い為に、平坦な
（１１１）面を斜面とする四角錐台状の凹部が形成され
るという現象を利用するものである。この時、シリコン
結晶の（１１１）面が（１００）面となす角は約５４．
７度となる。従って、４５度の半導体ミラーを形成する
為には、例えば表面に対して結晶軸が傾斜したオフアン
グル約９.７度のシリコン基板を用いる必要がある。し
かしながら、オフアングル角は、光検出素子や電子回路
形成のための半導体プロセスの適合性も考慮して決める
必要があり、半導体ミラー５が４５度からずれる場合が
あり、レーザビーム６ａや６ｂの出射方向が半導体基板
１の垂直方向からずれる場合がある。
ＡＡ‘位置における半導体基板１の断面構造を示す。半
導体ミラー５は、レーザチップ取付け面２に対して４５
度の角度で形成するのが好適である。この加工は、いわ
ゆる異方性エッチングを用いて十分である。この異方性
エッチングとは例えば、シリコン基板によるミラー面の
加工では、シリコン（１００）面を水酸化カリウム系の
水溶液でエッチングすると、（１００）面に対する（１
１１）面のエッチング速度がほぼ２桁遅い為に、平坦な
（１１１）面を斜面とする四角錐台状の凹部が形成され
るという現象を利用するものである。この時、シリコン
結晶の（１１１）面が（１００）面となす角は約５４．
７度となる。従って、４５度の半導体ミラーを形成する
為には、例えば表面に対して結晶軸が傾斜したオフアン
グル約９.７度のシリコン基板を用いる必要がある。し
かしながら、オフアングル角は、光検出素子や電子回路
形成のための半導体プロセスの適合性も考慮して決める
必要があり、半導体ミラー５が４５度からずれる場合が
あり、レーザビーム６ａや６ｂの出射方向が半導体基板
１の垂直方向からずれる場合がある。
【００５９】次に、複数の半導体レーザをシリコン半導
体基板に高い精度で搭載する方法を説明する。図１１、
１２、及び１３はこうした集積用基板への光素子のアラ
イメントの形態を説明する図である。
体基板に高い精度で搭載する方法を説明する。図１１、
１２、及び１３はこうした集積用基板への光素子のアラ
イメントの形態を説明する図である。
【００６０】最初の例は、光検知器を形成したシリコン
基板上と、半導体レーザ双方に位置合わせ用のインデッ
クスマークをつけて、可視光、あるいは赤外光を照射
し、それらの像をＣＣＤなどの光電変換面に結ばせてコ
ンピュータに取りこみ、各々のマークの重心を計算して
位置合わせを行うものである。重心計算のため、位置合
わせ精度はサブミクロンのオーダーで達成可能である。
更に、複数の半導体レーザとモノリシック集積したシリ
コンとをインデクスマークにより高い位置合わせ精度で
ハイブリッド集積することを可能とする。
基板上と、半導体レーザ双方に位置合わせ用のインデッ
クスマークをつけて、可視光、あるいは赤外光を照射
し、それらの像をＣＣＤなどの光電変換面に結ばせてコ
ンピュータに取りこみ、各々のマークの重心を計算して
位置合わせを行うものである。重心計算のため、位置合
わせ精度はサブミクロンのオーダーで達成可能である。
更に、複数の半導体レーザとモノリシック集積したシリ
コンとをインデクスマークにより高い位置合わせ精度で
ハイブリッド集積することを可能とする。
【００６１】図１１は、本発明によるインデックスパタ
ーン４００をシリコン基板１に付けたものの平面図であ
る。符号４０１はソルダーパターンであり、この上に半
導体レーザを半田接着する。ソルダパターン４０１に
は、電極パターン４０２が繋げて形成される。一方、図
１２は対応する半導体レーザ４ａ、４ｂの裏面に形成し
たソルダパターン５０１、及び位置合わせ用のインデッ
クスパターン５０２である。
ーン４００をシリコン基板１に付けたものの平面図であ
る。符号４０１はソルダーパターンであり、この上に半
導体レーザを半田接着する。ソルダパターン４０１に
は、電極パターン４０２が繋げて形成される。一方、図
１２は対応する半導体レーザ４ａ、４ｂの裏面に形成し
たソルダパターン５０１、及び位置合わせ用のインデッ
クスパターン５０２である。
【００６２】図１３は、基板１０２上のインデックスパ
ターン４００と半導体レーザ４ａ、４ｂの裏面上のイン
デックスパターン５０２を位置合わせする方法を説明す
るものである。この方法の概略は次の通りである。即
ち、基板１及び半導体レーザ４ａ（或いは４ｂ）を赤外
線６００で表面、或いは裏面から照明し、反射光、或い
は透過光を顕微鏡６０１で受け、そこに付されたインデ
クスパターンを拡大してビデオモニタ６０２に映し出
す。そして、コンピュータ６０３により各々のインデク
スパターン４００、５０２のセンター位置を算出し、二
つのセンターの位置ずれがゼロになるまで、基板１、或
いは半導体レーザを微動する。位置合わせが完了した時
点でタクトボンドし、ソルダーリフロー炉にかけて半田
接着を終了する。
ターン４００と半導体レーザ４ａ、４ｂの裏面上のイン
デックスパターン５０２を位置合わせする方法を説明す
るものである。この方法の概略は次の通りである。即
ち、基板１及び半導体レーザ４ａ（或いは４ｂ）を赤外
線６００で表面、或いは裏面から照明し、反射光、或い
は透過光を顕微鏡６０１で受け、そこに付されたインデ
クスパターンを拡大してビデオモニタ６０２に映し出
す。そして、コンピュータ６０３により各々のインデク
スパターン４００、５０２のセンター位置を算出し、二
つのセンターの位置ずれがゼロになるまで、基板１、或
いは半導体レーザを微動する。位置合わせが完了した時
点でタクトボンドし、ソルダーリフロー炉にかけて半田
接着を終了する。
【００６３】光検知器を形成したシリコン基板上に反射
ミラーを形成する形態は極めて実際的である。即ち、
９．７度近辺のオフ基板を用意し、シリコンの異方性エ
ッチングにより４５度近辺の反射ミラーを形成し、半導
体レーザからのビームをこのミラーで反射させ、シリコ
ン基板面に対し、ほぼ直角方向にビームを曲げるもので
ある。
ミラーを形成する形態は極めて実際的である。即ち、
９．７度近辺のオフ基板を用意し、シリコンの異方性エ
ッチングにより４５度近辺の反射ミラーを形成し、半導
体レーザからのビームをこのミラーで反射させ、シリコ
ン基板面に対し、ほぼ直角方向にビームを曲げるもので
ある。
【００６４】図１４、図１５は集積用基板の放熱或いは
応力緩和の為の構造を付加した例を示すものである。図
１４は、半導体レーザ４ａ、４ｂをミラー付基板１に半
田実装した場合の断面図である。これは、図１０の
（ａ）のＡ−Ａ‘断面図である。この例は、例えば、シ
リコン基板１にミラー５が一体化して形成されている。
半導体レーザの裏面に電極７００、位置合わせ用のイン
デックスパターン５０２、が形成されており、電極７０
１、ソルダ７０２が形成された基板１上に半田付けされ
る。半導体レーザと基板の位置合わせはインデックスパ
ターン５０２と７０３の間で行われる。半導体レーザ４
ａ、４ｂからのビームは、発光点７０４を発してミラー
５で反射され、ビームスプリッタ、対物レンズ、そし
て、光ディスクに至る。発光点７０４からのビームが基
板の底面で蹴られないように、基板１０２には台座７０
５が形成されている。
応力緩和の為の構造を付加した例を示すものである。図
１４は、半導体レーザ４ａ、４ｂをミラー付基板１に半
田実装した場合の断面図である。これは、図１０の
（ａ）のＡ−Ａ‘断面図である。この例は、例えば、シ
リコン基板１にミラー５が一体化して形成されている。
半導体レーザの裏面に電極７００、位置合わせ用のイン
デックスパターン５０２、が形成されており、電極７０
１、ソルダ７０２が形成された基板１上に半田付けされ
る。半導体レーザと基板の位置合わせはインデックスパ
ターン５０２と７０３の間で行われる。半導体レーザ４
ａ、４ｂからのビームは、発光点７０４を発してミラー
５で反射され、ビームスプリッタ、対物レンズ、そし
て、光ディスクに至る。発光点７０４からのビームが基
板の底面で蹴られないように、基板１０２には台座７０
５が形成されている。
【００６５】更に、光検知器を形成したシリコン基板上
に光検知器で発生した光電流を電気的に増幅するアンプ
をモノリシックに形成し、かつ、斜めミラー、位置合わ
せインデックスマークを付けたシリコン基板上に半導体
レーザを半田付けする時に、半導体レーザから発生する
熱を広く拡散させる目的で、半導体レーザとシリコン基
板の間に熱伝導度の高い材料をはさむことは有用であ
る。
に光検知器で発生した光電流を電気的に増幅するアンプ
をモノリシックに形成し、かつ、斜めミラー、位置合わ
せインデックスマークを付けたシリコン基板上に半導体
レーザを半田付けする時に、半導体レーザから発生する
熱を広く拡散させる目的で、半導体レーザとシリコン基
板の間に熱伝導度の高い材料をはさむことは有用であ
る。
【００６６】又、光検知器を形成したシリコン基板上に
光検知器で発生した光電流を電気的に増幅するアンプを
モノリシックに形成し、かつ、斜めミラー、位置合わせ
インデックスマークを付けたシリコン基板上に半導体レ
ーザを半田付けする時に、半導体レーザとシリコン基板
の熱膨張係数の差によって生じる応力を緩和するため
に、間に応力緩和の効果のある材料をはさむことも実用
上有用である。
光検知器で発生した光電流を電気的に増幅するアンプを
モノリシックに形成し、かつ、斜めミラー、位置合わせ
インデックスマークを付けたシリコン基板上に半導体レ
ーザを半田付けする時に、半導体レーザとシリコン基板
の熱膨張係数の差によって生じる応力を緩和するため
に、間に応力緩和の効果のある材料をはさむことも実用
上有用である。
【００６７】図１５は、放熱を向上させるために、半導
体レーザの直下に、熱伝導率の高い材料８００を層状に
挟んだ例である。半導体レーザの活性層で発生する熱を
直下で拡散し、より広い面積で熱伝導させ、ヒートシン
クまでの熱抵抗を下げるものである。更に、同図に示す
層８００は、半導体レーザと半導体基板の熱膨張係数の
差によって発生する応力を緩和させる働きを持たせるこ
とができる。
体レーザの直下に、熱伝導率の高い材料８００を層状に
挟んだ例である。半導体レーザの活性層で発生する熱を
直下で拡散し、より広い面積で熱伝導させ、ヒートシン
クまでの熱抵抗を下げるものである。更に、同図に示す
層８００は、半導体レーザと半導体基板の熱膨張係数の
差によって発生する応力を緩和させる働きを持たせるこ
とができる。
【００６８】図１６は、多波長モジュールにおいて、半
導体レーザを３個、例えば青色、赤色、及び赤外光を並
べて実装した例の平面図である。基本的な構成は図９と
同様であるので、半導体レーザの部分のみを説明する。
これらの半導体レーザは、それぞれ、右から、波長４１
０ｎｍ近傍の青紫色半導体レーザ８１０、波長６５０ｎ
ｍ近辺の赤色レーザ３０６、波長７８０ｎｍ近辺の赤外
レーザ３０７である。それぞれに対応する光検知器３０
４、３０３、８１１が、トラッキング用に３セット形成
されている。こうして、この例はトラッキング用、再生
信号用は１セットで兼ねる例を示している。これら三種
の波長は、標準化が進行中のスーパーＤＶＤ、ＤＶＤそ
して、ＣＤの記録、再生用光ディスクに対応するもので
ある。
導体レーザを３個、例えば青色、赤色、及び赤外光を並
べて実装した例の平面図である。基本的な構成は図９と
同様であるので、半導体レーザの部分のみを説明する。
これらの半導体レーザは、それぞれ、右から、波長４１
０ｎｍ近傍の青紫色半導体レーザ８１０、波長６５０ｎ
ｍ近辺の赤色レーザ３０６、波長７８０ｎｍ近辺の赤外
レーザ３０７である。それぞれに対応する光検知器３０
４、３０３、８１１が、トラッキング用に３セット形成
されている。こうして、この例はトラッキング用、再生
信号用は１セットで兼ねる例を示している。これら三種
の波長は、標準化が進行中のスーパーＤＶＤ、ＤＶＤそ
して、ＣＤの記録、再生用光ディスクに対応するもので
ある。
【００６９】光検知器を形成したシリコン基板上に光検
知器で発生した光電流を電気的に増幅するアンプをモノ
リシックに形成し、且つ、斜めミラー、位置合わせイン
デックスマークを作り付ける形態も実際的である。
知器で発生した光電流を電気的に増幅するアンプをモノ
リシックに形成し、且つ、斜めミラー、位置合わせイン
デックスマークを作り付ける形態も実際的である。
【００７０】図１７は、本発明による集積モジュールの
他の実施例の平面図である。本例は受光素子とアンプを
一つの基板にモノリシックに集積した例である。即ち、
シリコン、或いはＧａＮ基板１０２に光検知器３２ａ、
３２ｂからの光電流を増幅するアンプ９００をモノリシ
ックに形成するものである。こうして、部品点数削減に
よる集積度の向上をはかることが可能となる。こうした
例として、必要に応じて、他のＣＥＩＣ（Ｏｐｔｏｅｌ
ｅｃｔｒｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）の搭載が可能なことは云うまでもない。
他の実施例の平面図である。本例は受光素子とアンプを
一つの基板にモノリシックに集積した例である。即ち、
シリコン、或いはＧａＮ基板１０２に光検知器３２ａ、
３２ｂからの光電流を増幅するアンプ９００をモノリシ
ックに形成するものである。こうして、部品点数削減に
よる集積度の向上をはかることが可能となる。こうした
例として、必要に応じて、他のＣＥＩＣ（Ｏｐｔｏｅｌ
ｅｃｔｒｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）の搭載が可能なことは云うまでもない。
【００７１】本発明によれば、窒化ガリウム系化合物半
導体からなり、搭載表面に段差を有する青色ＬＤチップ
のフェースダウン搭載が実現できる。よって、青色ＬＤ
を含む多波長の光源を持つ、多波長集積モジュールによ
るスーパＤＶＤ、ＤＶＤそして、ＣＤの記録、再生用光
ディスク装置を提供することができる。
導体からなり、搭載表面に段差を有する青色ＬＤチップ
のフェースダウン搭載が実現できる。よって、青色ＬＤ
を含む多波長の光源を持つ、多波長集積モジュールによ
るスーパＤＶＤ、ＤＶＤそして、ＣＤの記録、再生用光
ディスク装置を提供することができる。
【００７２】
【発明の効果】本発明の実装方法は、搭載用の表面に段
差を有する光デバイスを、所望の実装用基板に良好に実
装することを可能とする。
差を有する光デバイスを、所望の実装用基板に良好に実
装することを可能とする。
【００７３】更に、本発明の光ヘッド装置は、部品点数
の削減を可能とする。従って、当該光ヘッド装置の小型
化、薄型化に極めて有用である。
の削減を可能とする。従って、当該光ヘッド装置の小型
化、薄型化に極めて有用である。
【図１】図１は、基板に、搭載表面に段差を有する光デ
バイスを搭載する実装構造を説明する斜視図である。
バイスを搭載する実装構造を説明する斜視図である。
【図２】図２は、基板に、搭載表面に段差を有する光デ
バイスと基板を搭載する本発明の第１の実装方法を説明
する図である。
バイスと基板を搭載する本発明の第１の実装方法を説明
する図である。
【図３】図３は、基板に、搭載表面に段差を有する光デ
バイスと基板を搭載する本発明の第１の実装方法を工程
順に示した断面図である。
バイスと基板を搭載する本発明の第１の実装方法を工程
順に示した断面図である。
【図４】図４は、基板に、搭載表面に段差を有する光デ
バイスと基板を搭載する本発明の第２の実装方法を説明
する図である。
バイスと基板を搭載する本発明の第２の実装方法を説明
する図である。
【図５】図５は、基板に、搭載表面に段差を有する光デ
バイスと基板を搭載する本発明の第２の実装方法を工程
順に示した断面図である。
バイスと基板を搭載する本発明の第２の実装方法を工程
順に示した断面図である。
【図６】図６は、局所的にはんだを形成する方法の例を
工程順に示す断面図である。
工程順に示す断面図である。
【図７】図７は、これえまでの窒化ガリウム系化合物半
導体レーザ素子の基板への搭載例を示す断面図である。
導体レーザ素子の基板への搭載例を示す断面図である。
【図８】図８は、基板に搭載表面に段差を有する光デバ
イスを搭載する方法での難点を説明する断面図である。
イスを搭載する方法での難点を説明する断面図である。
【図９】図９は、本発明による集積光源モジュールを搭
載した単一光路を有する光ヘッド装置の例を示す概略説
明図である。
載した単一光路を有する光ヘッド装置の例を示す概略説
明図である。
【図１０】図８は、本発明による光源の構造を説明する
図である。
図である。
【図１１】図１１は、本発明による集積化光源の基板と
位置合わせインデクス、半田パターン、電極の例を示す
図である。
位置合わせインデクス、半田パターン、電極の例を示す
図である。
【図１２】図１２は、半導体レーザに付けた位置合わせ
用のインデックスパターンの例を示す図である。
用のインデックスパターンの例を示す図である。
【図１３】図１３は、インデクス付の半導体レーザ光源
と、対応するインデックスパターンの付いた集積用基板
を位置合わせする方法を示す図である。
と、対応するインデックスパターンの付いた集積用基板
を位置合わせする方法を示す図である。
【図１４】図１２は、図１０の（ａ）のＡ−Ａ‘断面図
である。
である。
【図１５】図１５は、半導体レーザ光源の放熱を促進す
る層を設けた集積用基板の例を示す断面図である。
る層を設けた集積用基板の例を示す断面図である。
【図１６】図１６は、本発明による集積用基板に三種の
半導体レーザ光源を搭載した例を示す平面図である。
半導体レーザ光源を搭載した例を示す平面図である。
【図１７】図１７は、本発明による集積用基板にアン
プ、光検知器をモノリシックに集積化した例を示す平面
図である。
プ、光検知器をモノリシックに集積化した例を示す平面
図である。
【符号の説明】
１１０、１２０：光デバイス、１２１：基板、１１１、
１２２：ＬＤのＰ電極、１１２、１２３：ＬＤのＮ電
極、１１３：基板のＰ配線、１１４：基板のＮ側配線、
１２４、１３０、１３０‘：基板のＰ側はんだ、１２
５、１２９、１２９’：基板のＮ側はんだ。１２６：絶
縁膜、１２７：基板のＰ側はんだ下地メル、１２８：基
板のＮ側はんだ下地メタル、１４０：レジスト、１：半
導体基板、２：半導体レーザ取りつけ面、４ａ、４ｂ半
導体レーザ、５：反射ミラー、６ａ、ｂ：半導体レーザ
からのビーム、７：光検知器、８：光検知器、９：光モ
ニター検知器、１０：コリメータレンズ、１１：立ち上
げミラー、１２：回折格子と波長板の複合素子、１３対
物レンズ、１４：光ディスク、１５、１６：光スポッ
ト、１７：アクチュエータ、１８：トラック、１：境界
線、２２：回折格子、２３：回折格子、２４：４分の１
波長板、１ａ、１ｂ：ミラー上のスポット、３２ａ、２
ｂ：自動焦点検出光スポット、３３：配線、３４：電極
パット、３５：アンプ、００：パッケージ台、２０１：
導通ピン、２０３：キャップ、２０４：ウインド。４
１：ケース、４２：リードフレーム、４３：台、４４：
ウインド、４５：反射膜。４００：インデクスマーク、
４０１：ソルダーパターン、４０２：電極パターン、０
１：半導体レーザの電極パターン、５０２：半導体レー
ザのインデクスマーク、００：赤外線、６０１：赤外線
カメラ、６０２：モニター、６０３：コンピュータ、７
０４：半導体レーザの発光点、７０５：台、８００：熱
伝導度の高い材料、または、応力緩和材料、８１０：青
紫色半導体レーザ、３２C：光検知器、９００：アンプ
付きのＯＥＩＣ基板。
１２２：ＬＤのＰ電極、１１２、１２３：ＬＤのＮ電
極、１１３：基板のＰ配線、１１４：基板のＮ側配線、
１２４、１３０、１３０‘：基板のＰ側はんだ、１２
５、１２９、１２９’：基板のＮ側はんだ。１２６：絶
縁膜、１２７：基板のＰ側はんだ下地メル、１２８：基
板のＮ側はんだ下地メタル、１４０：レジスト、１：半
導体基板、２：半導体レーザ取りつけ面、４ａ、４ｂ半
導体レーザ、５：反射ミラー、６ａ、ｂ：半導体レーザ
からのビーム、７：光検知器、８：光検知器、９：光モ
ニター検知器、１０：コリメータレンズ、１１：立ち上
げミラー、１２：回折格子と波長板の複合素子、１３対
物レンズ、１４：光ディスク、１５、１６：光スポッ
ト、１７：アクチュエータ、１８：トラック、１：境界
線、２２：回折格子、２３：回折格子、２４：４分の１
波長板、１ａ、１ｂ：ミラー上のスポット、３２ａ、２
ｂ：自動焦点検出光スポット、３３：配線、３４：電極
パット、３５：アンプ、００：パッケージ台、２０１：
導通ピン、２０３：キャップ、２０４：ウインド。４
１：ケース、４２：リードフレーム、４３：台、４４：
ウインド、４５：反射膜。４００：インデクスマーク、
４０１：ソルダーパターン、４０２：電極パターン、０
１：半導体レーザの電極パターン、５０２：半導体レー
ザのインデクスマーク、００：赤外線、６０１：赤外線
カメラ、６０２：モニター、６０３：コンピュータ、７
０４：半導体レーザの発光点、７０５：台、８００：熱
伝導度の高い材料、または、応力緩和材料、８１０：青
紫色半導体レーザ、３２C：光検知器、９００：アンプ
付きのＯＥＩＣ基板。
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｓ 5/323 ６１０ Ｈ０１Ｓ 5/323 ６１０
(72)発明者 立野 公男
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 佐野 博久
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 島野 健
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 木村 茂治
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 5D118 AA02 AA04 AA26 BA01 BB01
BB03 BB07 CA11 CA13 CD02
CD03 CF08 CG07
5D119 AA02 AA04 AA38 AA41 BA01
BB01 BB02 BB04 CA10 EA02
EA03 EC45 EC47 FA05 FA08
FA22 FA25 FA28 FA34 FA36
KA02 KA38 LB07 NA02 NA04
5D789 AA02 AA04 AA38 AA41 BA01
BB01 BB02 BB04 CA10 EA02
EA03 EC45 EC47 FA05 FA08
FA22 FA25 FA28 FA34 FA36
KA02 KA38 LB07 NA02 NA04
5F073 BA05 CA07 CB05 FA13 FA18
FA22 FA23 FA30
Claims (20)
- 【請求項１】 少なくとも第１及び第２の電極が配置さ
れた基板と、 前記第１及び第２の電極の各々に対応した第３及び第４
の電極を有する光デバイスとを、 前記光デバイスの第３の電極と第４の電極が搭載される
面が、当該光デバイスの前記第３及び第４の電極が配置
された面と反対側の一の面から、各々、第１の高さ（ａ
ｈ１）、第２の高さ（ａｈ２）の高さを有し、前記ａｈ
１＞ａｈ２であり、且つ前記第１の電極と第２の電極の
各電極は、少なくともはんだの下地領域を有し、このは
んだの下地領域上にはんだを有し、 前記第１の電極のはんだの下地領域の面積をａＳ１、前
記第２の電極のはんだの下地領域の面積をａＳ２、前記
第３の電極の面積をａＳ３、前記第４の電極の面積をａ
Ｓ４、前記第１の電極のはんだの下地領域上に設けられ
るはんだの体積をｖ１、前記第２の電極のはんだの下地
領域上に設けられるはんだの体積をｖ２としたとき、ｖ
１≠ｖ２であり、 且つ、当該はんだが溶融した後、前記基板の前記第１お
よび第２の電極のはんだ下地領域の表面から前記光デバ
イスの対向する面までの高さが、ａｈ１＋ｖ１／ａＳ１
あるいはａｈ２＋ｖ２／ａＳ２のいずれかに比例する高
さになるように、前記ａｈ１、ｖ１、ａＳ１、ａｈ２、
ｖ２、及びａＳ２の各値を設定して準備する工程、 前記基板の第１の電極上に前記光デバイスの前記第３の
電極が、又前記第４の電極上に前記第４の電極がのるよ
うに、前記基板と前記光デバイスとを位置決めし、はん
だを溶融させて、前記基板に前記半導体素子をはんだ付
けする工程を有することを特徴とする光デバイスの実装
方法。 - 【請求項２】 前記基板の配置された前記第１の電極と
第２の電極の各々に対応して形成されたはんだの体積
（ｖ１、ｖ２）が、前記基板における前記第１及び第２
の電極のはんだの下地領域の各面積（ａＳ１、ａＳ２）
で各々除した値（ｖ１／ａＳ１、ｖ２／ａＳ２）が、ｖ
２／ａＳ２＞ｖ１／ａＳ１なる関係を有するように準備
されたことを特徴とする請求項１に記載の光デバイスの
実装方法。 - 【請求項３】 前記準備工程で、前記基板の第２の電極
において、はんだが接して覆う領域の表面が、はんだの
溶融によって初期のはんだの高さより高くする性質を有
する材料領域を有し、前記第２の電極に準備されるはん
だの面積は、当該はんだの下部のはんだの下地領域の面
積より大きく形成されたことを特徴とする請求項１に記
載の光デバイスの実装方法。 - 【請求項４】 前記準備工程で、前記基板の第２の電極
において、はんだが接して覆う領域の表面が、はんだの
溶融によって初期のはんだの高さより高くする性質を有
する材料領域を有し、前記第２の電極に準備されるはん
だの面積は、当該はんだの下部のはんだの下地領域の面
積より大きく形成されたことを特徴とする請求項２に記
載の光デバイスの実装方法。 - 【請求項５】 前記準備工程で、前記基板の第１の電極
において、はんだが接して覆う領域の表面が、はんだの
溶融によって初期のはんだの高さより低くする性質を有
する材料領域を有し、前記第１の電極に準備されるはん
だの面積は、当該はんだの下部のはんだの下地領域の面
積より小さく形成されたことを特徴とする請求項１に記
載の光デバイスの実装方法。 - 【請求項６】 前記準備工程で、前記基板の第１の電極
において、はんだが接して覆う領域の表面が、はんだの
溶融によって初期のはんだの高さより低くする性質を有
する材料領域を有し、前記第１の電極に準備されるはん
だの面積は、当該はんだの下部のはんだの下地領域の面
積より小さく形成されたことを特徴とする請求項２に記
載の光デバイスの実装方法。 - 【請求項７】 前記はんだの下地領域は、はんだ下地層
とこの下部に配置される導体層とを有し、このはんだ下
地層の上部に前記はんだ層を有することを特徴とする請
求項１に記載の光デバイスの実装方法。 - 【請求項８】 前記はんだの下地領域は、はんだ下地層
とこの下部に配置される導体層とを有し、このはんだ下
地層の上部に前記はんだ層を有することを特徴とする請
求項２に記載の光デバイスの実装方法。 - 【請求項９】 前記基板におけるはんだが接して覆う領
域の表面が、シリコン酸化膜、シリコン窒化膜、ポリイ
ミド系有機高分子樹脂、クローム（Ｃｒ）、白金（Ｐ
ｔ）、モリブデン（Ｍｏ）、タングステン（Ｗ）の群か
ら選ばれた少なくとも一者であることを特徴とする請求
項３に記載の光デバイスの実装方法。 - 【請求項１０】 前記基板におけるはんだが接して覆う
領域の表面が、シリコン酸化膜、シリコン窒化膜、ポリ
イミド系有機高分子樹脂、クローム（Ｃｒ）、白金（Ｐ
ｔ）、モリブデン（Ｍｏ）、タングステン（Ｗ）の群か
ら選ばれた少なくとも一者であることを特徴とする請求
項４に記載の光デバイスの実装方法。 - 【請求項１１】 前記はんだは金（Ａｕ）と錫（Ｓｎ）
との合金であることを特徴とする請求項１に記載の光デ
バイスの実装方法。 - 【請求項１２】 前記基板はシリコン基板であることを
特徴とする請求項１に記載の光デバイスの実装方法。 - 【請求項１３】 前記第１の電極のはんだ下地領域と前
記第３の電極の各面積、及び前記第２の電極のはんだ下
地領域と前記第４の電極の各面積が、略同一であること
を特徴とする請求項１に記載の光デバイスの実装方法。 - 【請求項１４】 光をディスク基板に照射して、情報の
記録及び読み取りの少なくとも一者を行なわせる為の光
源と、この光源の光出力の駆動回路とを有し、前記光源
が、 少なくとも第１及び第２の電極が配置された基板と、 前記第１及び第２の電極の各々に対応した第３及び第４
の電極を有する光デバイスとを、 前記光デバイスの第３の電極と第４の電極が搭載される
面が、当該光デバイスの前記第３及び第４の電極が配置
された面と反対側の一の面から、各々、第１の高さ（ａ
ｈ１）、第２の高さ（ａｈ２）の高さを有し、前記ａｈ
１＞ａｈ２であり、且つ前記第１の電極と第２の電極の
各電極は、少なくともはんだの下地領域を有し、このは
んだの下地領域上にはんだを有し、 前記第１の電極のはんだの下地領域の面積をａＳ１、前
記第２の電極のはんだの下地領域の面積をａＳ２、前記
第３の電極の面積をａＳ３、前記第４の電極の面積をａ
Ｓ４、前記第１の電極のはんだの下地領域上に設けられ
るはんだの体積をｖ１、前記第２の電極のはんだの下地
領域上に設けられるはんだの体積をｖ２としたとき、ｖ
１≠ｖ２であり、 且つ、当該はんだが溶融した後、前記基板の前記第１お
よび第２の電極のはんだ下地領域の表面から前記光デバ
イスの対向する面までの高さが、ａｈ１＋ｖ１／ａＳ１
あるいはａｈ２＋ｖ２／ａＳ２のいずれかに比例する高
さになるように、前記ａｈ１、ｖ１、ａＳ１、ａｈ２、
ｖ２、及びａＳ２の各値を設定して準備する工程、 前記基板の第１の電極上に前記光デバイスの前記第３の
電極が、又前記第４の電極上に前記第４の電極がのるよ
うに、前記基板と前記光デバイスとを位置決めし、はん
だを溶融させて、前記基板に前記半導体素子をはんだ付
けする工程を有する実装方法によって実装された光源で
あることを特徴とする光ヘッド装置。 - 【請求項１５】 前記光源が、所定基板に複数の半導体
レーザ装置が搭載されてる構成を有し、且つ前記複数の
半導体レーザ装置の内に、前記基板上の複数の電極に電
気的に接続される複数の電極が、前記基板面に対向し且
つ異なる水準の位置に形成された半導体レーザ装置を少
なくとも一つ有し、前記半導体レーザ装置が、を有する
光デバイスの実装方法になることを特徴とする請求項１
４に記載の光ヘッド装置。 - 【請求項１６】 前記光源が、所定基板上に、複数の半
導体レーザ装置、自動焦点検出用光検知器及びトラッキ
ング用検出用光検知器がモノリシックに搭載され、且つ
前記複数の半導体レーザ装置の内に、前記基板上の複数
の電極に電気的に接続される少なくとも第１及び第２の
電極が、半導体レーザ装置の基板の一の面から相互に異
なる高さに形成された半導体レーザ装置を少なくとも一
つ有し、 前記半導体レーザ装置が少なくとも第１及び第２の電極
が配置された前記基板と、 前記第１及び第２の電極の各々に対応した第３及び第４
の電極を有する半導体レーザ素子とを、 前記半導体レーザ素子の第３の電極と第４の電極が搭載
される面が、当該半導体レーザ素子の前記第３及び第４
の電極が配置された面と反対側の一の面から、 各々、第１の高さ（ａｈ１）、第２の高さ（ａｈ２）の
高さを有し、前記ａｈ１＞ａｈ２であり、且つ前記第１
の電極と第２の電極の各電極は、少なくともはんだの下
地領域を有し、このはんだの下地領域上にはんだを有
し、 前記第１の電極のはんだの下地領域の面積をａＳ１、前
記第２の電極のはんだの下地領域の面積をａＳ２、前記
第３の電極の面積をａＳ３、前記第４の電極の面積をａ
Ｓ４、前記第１の電極のはんだの下地領域上に設けられ
るはんだの体積をｖ１、前記第２の電極のはんだの下地
領域上に設けられるはんだの体積をｖ２としたとき、ｖ
１≠ｖ２であり、 且つ、当該はんだが溶融した後、前記基板の前記第１お
よび第２の電極のはんだ下地領域の表面から前記半導体
レーザ素子の対向する面までの高さが、ａｈ１＋ｖ１／
ａＳ１あるいはａｈ２＋ｖ２／ａＳ２のいずれかに比例
する高さになるように、前記ａｈ１、ｖ１、ａＳ１、ａ
ｈ２、ｖ２、及びａＳ２の各値を設定して準備する工
程、 前記基板の第１の電極上に前記の前記第３の電極が、又
前記第４の電極上に前記第４の電極がのるように、前記
基板と前記半導体レーザ素子とを位置決めし、はんだを
溶融させて、前記基板に前記半導体レーザ素子をはんだ
付けする工程を有する実装方法によって実装された半導
体レーザ装置であり、且つ前記光源より前記ディスク基
板に至る光源、ビームスプリッタ、対物レンズを経る光
路が単一となされたことを特徴とする請求項１４に記載
の光ヘッド装置。 - 【請求項１７】 前記基板が半導体基板であることを特
徴とする請求項１６に記載の光ヘッド装置。 - 【請求項１８】 前記光源が、所定基板上に、複数の半
導体レーザ装置、自動焦点検出用光検知器及びトラッキ
ング用検出用光検知器、及び前記両検知器からの信号を
増幅する増幅器とがモノリシックに搭載されていること
を特徴とする請求項１６に記載の光ヘッド装置。 - 【請求項１９】 前記基板と前記半導体レーザ装置の間
に高熱伝導率を有する材料層を有することを特徴とする
請求項１６に記載の光ヘッド装置。 - 【請求項２０】 前記基板と前記半導体レーザ装置の間
に応力緩和をなし得る材料層を有することを特徴とする
請求項１６に記載の光ヘッド装置。
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