JP2018133425A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】強固な半田接合と良好な放熱性との両立を図ること。【解決手段】基板１０上に半導体素子２０がフリップチップ実装された半導体装置１００であって、基板１０の半導体素子２０側の面上に直接設けられた金属膜１２と、基板１０の半導体素子２０側の面上に設けられ、基板１０よりも熱伝導率が低い誘電体膜１４と、誘電体膜１４上に設けられた金属膜１６と、半導体素子２０の動作に伴って発熱する半導体素子２０の発熱領域２２における半導体素子２０の基板１０側の面上に設けられ、金属膜１２に接触又は接合された金属膜２６と、半導体素子２０の発熱領域２２以外の領域２４における半導体素子２０の基板１０側の面上に設けられ、金属膜１６に半田接合された金属膜２８と、を備える半導体装置。【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

半導体レーザ素子の一方の主面上に設けられたｐ側電極及びｎ側電極が、保持体上に設けられたｐ側保持体電極及びｎ側保持体電極に、半田などの導電性接合部材で接合された半導体レーザ装置が知られている（例えば、特許文献１、２）。

特開２０００−５８９６５号公報 特開２００２−１１１１３７号公報

基板上に半田を用いて半導体素子を実装する場合、強固な半田接合を得るためには半田を十分に高温化させることが好ましい。このため、半導体素子及び基板の両方を高温に加熱しながら半田接合を行うことが考えられる。しかしながら、基板上に複数の半導体素子を実装する場合、第１半導体素子の実装のために第１半導体素子及び基板の両方を高温に加熱しながら半田接合を行うと、第２半導体素子の実装に用いられる半田まで高温化されてしまう。この場合、第２半導体素子の実装に用いられる半田が熱変質してしまい、第２半導体素子を実装する際に実装不良が生じる恐れがある。このため、半導体素子は高温に加熱しつつ基板は低温に加熱して半田接合を行うことが好ましい。

しかしながら、半導体素子を高温に加熱し、基板を低温に加熱した場合、半導体素子側から基板側への放熱によって半田を十分に高温化できない場合がある。このため、強固な半田接合を得るには、半導体素子に加えた熱が基板に放熱され難いことが好ましい。一方、基板上に実装された半導体素子を動作させると半導体素子は発熱することから、半導体素子の動作によって発生した熱は基板に放熱され易いことが好ましい。このように、半田接合を強固にすることと、放熱性を良好にすることと、を両立させることは難しい。

１つの側面では、強固な半田接合と良好な放熱性との両立を図ることを目的とする。

１つの態様では、基板上に半導体素子がフリップチップ実装された半導体装置であって、前記基板の前記半導体素子側の面上に直接設けられた第１金属膜と、前記基板の前記半導体素子側の面上に設けられ、前記基板よりも熱伝導率が低い誘電体膜と、前記誘電体膜上に設けられた第２金属膜と、前記半導体素子の動作に伴って発熱する前記半導体素子の発熱領域における前記半導体素子の前記基板側の面上に設けられ、前記第１金属膜に接触又は接合された第３金属膜と、前記半導体素子の前記発熱領域以外の領域における前記半導体素子の前記基板側の面上に設けられ、前記第２金属膜に半田接合された第４金属膜と、を備える半導体装置である。

１つの態様では、基板上に第１金属膜を直接形成する工程と、前記基板上に、前記基板よりも熱伝導率の低い誘電体膜を形成する工程と、前記誘電体膜上に第２金属膜と半田膜とをこの順に形成する工程と、半導体素子の動作に伴って発熱する前記半導体素子の発熱領域における前記半導体素子上に第３金属膜を形成する工程と、前記半導体素子の前記発熱領域以外の領域における前記半導体素子上に第４金属膜を形成する工程と、前記第３金属膜と前記第１金属膜との間に空隙が形成された状態で、前記第４金属膜を前記半田膜によって前記第２金属膜に半田接合する工程と、前記第４金属膜を前記第２金属膜に半田接合した後、前記第３金属膜を前記第１金属膜に接触又は接合する工程と、を備える半導体装置の製造方法である。

１つの側面として、強固な半田接合と良好な放熱性との両立を図ることができる。

図１は、実施例１に係る半導体装置の断面図である。 図２（ａ）から図２（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図である。 図３（ａ）は、半導体素子が基板に実装される前の断面図、図３（ｂ）は、半導体素子が基板に実装された後の断面図である 図４は、実施例１の変形例１に係る半導体装置の断面図である。 図５は、実施例２に係る半導体装置の平面図である。 図６（ａ）は、図５のＡ−Ａ間の断面図、図６（ｂ）は、図５のＢ−Ｂ間の断面図、図６（ｃ）は、図５のＣ−Ｃ間の断面図である。 図７（ａ）から図７（ｅ）は、実施例２に係る半導体装置の製造方法を示す断面図（その１）である。 図８（ａ）から図８（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図（その２）である。 図９（ａ）から図９（ｃ）は、実施例２に係る半導体装置の製造方法を示す断面図（その３）である。 図１０（ａ）は、比較例に係る半導体装置の平面図、図１０（ｂ）は、図１０（ａ）のＡ−Ａ間の断面図である。 図１１（ａ）は、実施例２の変形例１に係る半導体装置の平面図、図１１（ｂ）は、図１１（ａ）のＡ−Ａ間の断面図である。 図１２は、実施例３に係る半導体装置の断面図である。 図１３（ａ）は、実施例４に係る半導体装置の平面図、図１３（ｂ）は、図１３（ａ）のＡ−Ａ間の断面図である。

以下、図面を参照して、本発明の実施例について説明する。

図１は、実施例１に係る半導体装置１００の断面図である。図１のように、実施例１に係る半導体装置１００は、基板１０上に半導体素子２０が半田膜３０ａ、３０ｂによってフリップチップ実装されている。基板１０は、例えばシリコン（Ｓｉ）基板やＳＯＩ基板などの熱伝導率が比較的高い基板である。半導体素子２０は、例えば半導体光増幅素子、半導体レーザ素子、電界効果トランジスタ素子などである。半田膜３０ａ、３０ｂは、例えばＡｕＳｎ（金−錫）半田膜又はＳｎＡｇ（錫−銀）半田膜である。

半導体素子２０は、動作に伴って発熱する発熱領域２２を有する。発熱領域２２は、素子の機能部を含み、半導体光増幅素子や半導体レーザ素子ではコア層を含む光導波路領域、電界効果トランジスタ素子ではゲート電極を挟んでソース電極及びドレイン電極が設けられた領域を含む。半導体素子２０は、発熱領域２２以外の領域２４も有する。発熱領域２２以外の領域２４は、動作に伴う発熱がほとんど生じない領域である。

基板１０の半導体素子２０側の面上に、金属膜１２と誘電体膜１４とが直接設けられている。誘電体膜１４は、基板１０よりも熱伝導率の低い材料で形成された膜であり、例えば酸化シリコン膜又は窒化シリコン膜である。なお、誘電体膜１４は、単層膜の場合に限られず、積層膜の場合でもよい。誘電体膜１４上に、金属膜１６が設けられている。発熱領域２２における半導体素子２０の基板１０側の面上に、金属膜２６が設けられている。発熱領域２２以外の領域２４における半導体素子２０の基板１０側の面上に、金属膜２８が設けられている。金属膜１２、１６、２６、及び２８は、半田膜３０ａ、３０ｂと接合することが可能な材料で形成されていて、例えば金（Ａｕ）層を含んで形成されている。金属膜１２、１６、２６、及び２８は、単層金属膜でもよいし、積層金属膜でもよい。

半導体素子２０の発熱領域２２に設けられた金属膜２６は、半田膜３０ａによって、基板１０に直接設けられた金属膜１２に半田接合されている。半導体素子２０の発熱領域２２以外の領域２４に設けられた金属膜２８は、半田膜３０ｂによって、誘電体膜１４上に設けられた金属膜１６に半田接合されている。

図２（ａ）から図２（ｃ）は、実施例１に係る半導体装置１００の製造方法を示す断面図である。図２（ａ）のように、基板１０上に金属膜１２を直接形成し、金属膜１２上に半田膜３０ａを形成する。基板１０上に基板１０よりも熱伝導率の低い誘電体膜１４を直接形成する。誘電体膜１４上に金属膜１６と半田膜３０ｂとをこの順に形成する。発熱領域２２における半導体素子２０上に金属膜２６を形成し、発熱領域２２以外の領域２４における半導体素子２０上に金属膜２８を形成する。これら金属膜、半田膜、及び誘電体膜は、スパッタリング法、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法、蒸着法、及びエッチング法などの一般的に用いられる方法によって形成する。ここで、基板１０上に半導体素子２０をフェイスダウンで対向させた際に、金属膜２６と半田膜３０ａとの間隔Ｉ１が金属膜２８と半田膜３０ｂとの間隔Ｉ２よりも大きくなるように、各膜の膜厚などを設定する。

図２（ｂ）のように、半導体素子２０を基板１０側に押して、金属膜２８を半田膜３０ｂに接触させる。このときに、図２（ａ）で説明したように、金属膜２６と半田膜３０ａとの間隔Ｉ１が金属膜２８と半田膜３０ｂとの間隔Ｉ２よりも大きいため、金属膜２６と半田膜３０ａとの間は空隙３２が形成される。この状態で、半導体素子２０を高温に加熱し、基板１０を低温に加熱して、金属膜２８と金属膜１６とを半田膜３０ｂによって半田接合する。金属膜１６と基板１０との間には誘電体膜１４が設けられ、金属膜２６と半田膜３０ａとの間には空隙３２が形成されているため、半導体素子２０側から基板１０側への放熱は抑制される。したがって、半田膜３０ｂを十分に高温化させることができ、金属膜２８と金属膜１６とを強固に半田接合することができる。

図２（ｃ）のように、金属膜２８と金属膜１６とを半田接合した後、半導体素子２０を基板１０側に押して金属膜２６を半田膜３０ａに接触させ、金属膜２６と金属膜１２とを半田膜３０ａによって半田接合する。この際、半導体素子２０を高温に加熱していても、金属膜２６、半田膜３０ａ、及び金属膜１２を介して基板１０側に放熱されてしまうため、半田膜３０ａを十分に高温化させることは難しい。このため、金属膜２６と金属膜１２の半田接合の強度が十分でないことが起こり得る。しかしながら、金属膜２８と金属膜１６とが強固に半田接合されているため、金属膜２６と金属膜１２の接合強度が十分でなくても問題はない。

実施例１によれば、図１のように、発熱領域２２における半導体素子２０に設けられた金属膜２６は、基板１０上に直接設けられた金属膜１２に半田接合している。発熱領域２２以外の領域２４における半導体素子２０に設けられた金属膜２８は、誘電体膜１４上に設けられた金属膜１６に半田接合している。半導体素子２０の発熱領域２２に設けられた金属膜２６が基板１０上に直接設けられた金属膜１２に半田接合することで、半導体素子２０の動作によって発生した熱を効率良く基板１０に放熱させることができる。また、半導体素子２０の発熱領域２２以外の領域２４に設けられた金属膜２８が誘電体膜１４上に設けられた金属膜１６に半田接合することで、半田接合の際に半田膜３０ｂを十分に高温化させることができる。よって、金属膜２８と金属膜１６とを強固に半田接合することができる。したがって、実施例１によれば、強固な半田接合と良好な放熱性との両立を図ることができる。

また、実施例１の製造方法によれば、図２（ａ）のように、基板１０上に金属膜１２を直接形成し、金属膜１２上に半田膜３０ａを形成する。基板１０上に誘電体膜１４を形成し、誘電体膜１４上に金属膜１６と半田膜３０ｂとをこの順に形成する。発熱領域２２における半導体素子２０上に金属膜２６を形成し、発熱領域２２以外の領域２４における半導体素子２０上に金属膜２８を形成する。図２（ｂ）のように、金属膜２６と半田膜３０ａとの間に空隙３２が形成された状態で、金属膜２８を半田膜３０ｂによって金属膜１６に半田接合する。図２（ｃ）のように、金属膜２８を金属膜１６に半田接合した後、金属膜２６を半田膜３０ａによって金属膜１２に半田接合する。これにより、金属膜２８を金属膜１６に半田接合する際に、金属膜１６が誘電体膜１４上に設けられ且つ金属膜２６と半田膜３０ａとの間に空隙３２が形成されていることから、半田膜３０ｂを十分に高温化させることができる。よって、金属膜２８と金属膜１６とを強固に半田接合することができる。また、金属膜２６を基板１０上に直接形成された金属膜１２に半田接合することで、半導体素子２０の動作によって発生した熱を効率良く基板１０に放熱させることができる。したがって、実施例１の製造方法によれば、強固な半田接合と良好な放熱性との両立を図ることができる。

図１のように、金属膜１２と金属膜２６とが半田接合された領域における基板１０と半導体素子２０との間隔をＨ１とする。金属膜２８と金属膜１６とが半田接合された領域における基板１０と半導体素子２０との間隔をＨ２とする。金属膜２６の厚さをＤ１とし、金属膜２８の厚さをＤ２とし、誘電体膜１４の厚さをＤとする。この場合、Ｄ＞Ｄ１−Ｄ２−Ｈ１＋Ｈ２を満たすことが好ましい。この理由について、図３（ａ）及び図３（ｂ）を用いて説明する。

図３（ａ）は、半導体素子２０が基板１０に実装される前の断面図、図３（ｂ）は、半導体素子２０が基板１０に実装された後の断面図である。図３（ａ）のように、金属膜１２と金属膜２６とが半田接合される領域における基板１０と半導体素子２０との間隔Ｈ１の領域に含まれる膜の合計厚さは、（金属膜２６の厚さＤ１＋金属膜１２の厚さ＋半田膜３０ａの厚さ）である。金属膜１６と金属膜２８とが半田接合される領域における基板１０と半導体素子２０との間隔Ｈ２の領域に含まれる膜の合計厚さは、（金属膜２８の厚さＤ２＋誘電体膜１４の厚さＤ＋金属膜１６の厚さ＋半田膜３０ｂの厚さ）である。後者と前者の差分が（Ｈ２−Ｈ１）よりも大きければ、半導体素子２０を基板１０に実装する際に、金属膜２６が半田膜３０ａに接触する前に金属膜２８が半田膜３０ｂに接触する状態となる。したがって、満たすべき条件は、（金属膜２８の厚さＤ２＋誘電体膜１４の厚さＤ＋金属膜１６の厚さ＋半田膜３０ｂの厚さ）−（金属膜２６の厚さＤ１＋金属膜１２の厚さ＋半田膜３０ａの厚さ）＞Ｈ２−Ｈ１となる。ここで、金属膜１２と金属膜１６が同時に成膜されて厚さが等しく且つ半田膜３０ａと半田膜３０ｂが同時に成膜されて厚さが等しい場合、上式はＤ２＋Ｄ−Ｄ１＞Ｈ２−Ｈ１となり、変形するとＤ＞Ｄ１−Ｄ２−Ｈ１＋Ｈ２となる。さらに、金属膜２６と金属膜２８が同時に成膜されて厚さが等しい（Ｄ１＝Ｄ２）場合、Ｄ＞Ｈ２−Ｈ１となる。すなわち、誘電体膜１４の厚さＤは、半導体素子２０の発熱領域２２の突出部分の高さより、厚ければよいことがわかる。

図３（ｂ）のように、実装後においても、間隔Ｈ１の領域に含まれる膜の合計厚さは、（金属膜２６の厚さＤ１＋金属膜１２の厚さ＋半田膜３０ａの厚さ）である。間隔Ｈ２の領域に含まれる膜の合計厚さは、（金属膜２８の厚さＤ２＋誘電体膜１４の厚さＤ＋金属膜１６の厚さ＋半田膜３０ｂの厚さ）である。後者と前者の差分はＨ２−Ｈ１となる。すなわち、（金属膜２８の厚さＤ２＋誘電体膜１４の厚さＤ＋金属膜１６の厚さ＋半田膜３０ｂの厚さ）−（金属膜２６の厚さＤ１＋金属膜１２の厚さ＋半田膜３０ａの厚さ）＝Ｈ２−Ｈ１となる。つまり、Ｄ＝Ｄ１−Ｄ２−Ｈ１＋Ｈ２＋（金属膜１２の厚さ＋半田膜３０ａの厚さ）−（金属膜１６の厚さ＋半田膜３０ｂの厚さ）となる。これを、Ｄ＞Ｄ１−Ｄ２−Ｈ１＋Ｈ２に代入すると、（金属膜１６の厚さ＋半田膜３０ｂの厚さ）＜（金属膜１２の厚さ＋半田膜３０ａの厚さ）となる。つまり、Ｄ＞Ｄ１−Ｄ２−Ｈ１＋Ｈ２を満たすことは、（金属膜１６の厚さ＋半田膜３０ｂの厚さ）＜（金属膜１２の厚さ＋半田膜３０ａの厚さ）を満たすこととなる。したがって、Ｄ＞Ｄ１−Ｄ２−Ｈ１＋Ｈ２を満たすことは、金属膜２６が半田膜３０ａに接触する前に金属膜２８が半田膜３０ｂに接触することとなり、金属膜２８と金属膜１６を半田接合する半田膜３０ｂを十分に高温化させることができる。

なお、実施例１では、金属膜２６と金属膜１２とが半田接合している場合を例に示したが、半田接合以外で接合していてもよい。金属膜２６と金属膜１２とが接合していることで、半導体素子２０から基板１０への良好な放熱性が得られる。また、実施例１では、半導体素子２０の金属膜２６が設けられた面は金属膜２８が設けられた面よりも基板１０側に突出している場合を例に示したが、これに限られない。例えば、金属膜２８が設けられた面が金属膜２６が設けられた面よりも基板１０側に突出していてもよいし、金属膜２６が設けられた面と金属膜２８が設けられた面とが同一面となっていてもよい。

図４は、実施例１の変形例１に係る半導体装置１１０の断面図である。図４のように、実施例１の変形例１の半導体装置１１０では、金属膜２６は金属膜１２に接触しているが接合はしていない。その他の構成は、実施例１と同じであるため説明を省略する。実施例１の変形例１の半導体装置１１０は、実施例１の半導体装置１００の製造工程において、金属膜１２上に半田膜３０ａを設けずに金属膜１２を厚く形成して金属膜２６を金属膜１２に接触させること以外は、実施例１と同じ方法で製造できる。

実施例１の変形例１のように、金属膜２６と金属膜１２は接触している場合でもよい。この場合でも、半導体素子２０で発生した熱を基板１０に放熱させることができる。

図５は、実施例２に係る半導体装置２００の平面図である。図６（ａ）は、図５のＡ−Ａ間の断面図、図６（ｂ）は、図５のＢ−Ｂ間の断面図、図６（ｃ）は、図５のＣ−Ｃ間の断面図である。実施例２の半導体装置２００は、基板１０に実装される半導体素子２０が光半導体素子の１つである半導体光増幅（ＳＯＡ：Semiconductor Optical Amplifier）素子である場合の例である。また、基板１０上に複数の半導体素子２０が実装されていてもよいが、ここでは１つの半導体素子２０を図示して説明する。

図５から図６（ｃ）のように、実施例２の半導体装置２００は、基板１０に設けられた凹部３６に、半導体素子２０が半田膜３０ａ、３０ｂによってフリップチップ実装されている。基板１０は、例えばＳｉ基板である。半田膜３０ａ、３０ｂは、例えばＡｕＳｎ半田膜である。

基板１０に設けられた凹部３６の底面上に、金属膜１２と基板１０よりも熱伝導率の低い材料で形成された誘電体膜１４とが直接設けられている。誘電体膜１４上に、金属膜１６が設けられている。金属膜１２、１６は、例えば基板１０側からチタン（Ｔｉ）層、白金（Ｐｔ）層、金（Ａｕ）層が積層された積層金属膜である。金属膜１２と金属膜１６は、例えば同じ膜厚を有する。誘電体膜１４は、例えば酸化シリコン（ＳｉＯ_２）膜である。

半導体素子２０は、例えばｎ型ＩｎＰ基板である半導体基板５０の基板１０側の面上に、半導体層である下部クラッド層５２と活性層５４と上部クラッド層５６とコンタクト層５８とが積層されたメサ部６０を備える。下部クラッド層５２は、例えばｎ型ＩｎＰ層である。活性層５４は、例えば量子井戸活性層である。上部クラッド層５６は、例えばｐ型ＩｎＰ層である。コンタクト層５８は、例えばｐ型ＩｎＧａＡｓＰ層である。メサ部６０の側面は半導体層である埋め込み層６２で埋め込まれていて、これにより、メサ部６４が形成されている。埋め込み層６２は、例えば半絶縁性ＩｎＰ層である。

半導体基板５０の基板１０側の面を覆って保護膜６６が設けられている。保護膜６６は、例えば窒化シリコン（ＳｉＮ）膜である。保護膜６６は、コンタクト層５８を露出する開口を有し、この開口に埋め込まれて金属膜２６が設けられている。金属膜２６は、例えばＴｉＷ層とＡｕ層との積層膜であってコンタクト層５８に接するｐ側電極２６ａとｐ側電極２６ａ上に設けられたＡｕメッキ膜２６ｂとを含む。このように、金属膜２６は、半導体素子２０の機能部に電流を流すためのｐ側電極２６ａを含む。

活性層５４（コア層）を含む光導波路領域が、半導体素子２０が動作することで発熱する発熱領域２２である。また、半導体素子２０は、発熱領域２２以外の領域２４として光導波路領域以外の領域を有する。

発熱領域２２以外の領域２４では、半導体基板５０の基板１０側の主面上に、金属膜２８が設けられている。金属膜２８は、ＴｉＷ層とＡｕ層との金属膜２８ａと金属膜２８ａ上に設けられたＡｕメッキ膜２８ｂとを含む。金属膜２８は、例えば金属膜２６と同じ層構造で且つ同じ厚さを有する。

金属膜２６は、半田膜３０ａによって、金属膜１２に半田接合している。金属膜２８は、半田膜３０ｂによって、金属膜１６に半田接合している。また、半導体基板５０の基板１０とは反対側の面上に、例えばＡｕＧｅ層とＡｕ層の積層膜であるｎ側電極６８とＡｕメッキ膜７０とが設けられている。

基板１０に設けられた凹部３６の底面上に、パッド３４が設けられている。パッド３４は、例えばＴｉ層、Ｐｔ層、及びＡｕ層が積層された金属膜である。金属膜１２は、基板１０に設けられた凹部３６の底面上をパッド３４まで延在していて、パッド３４に電気的に接続されている。これにより、パッド３４から半導体素子２０の機能部（光導波路領域）に電流を供給することが可能となる。

基板１０に設けられた凹部３６の周囲の凸部３８に、Ｓｉ層４０を挟んでＳｉＯ_２層４２、４４が設けられている。Ｓｉ層４０はコア層として機能し、ＳｉＯ_２層４２、４４はクラッド層として機能する。半導体素子２０の活性層５４は、Ｓｉ層４０に光結合している。

なお、基板１０には、スポットサイズ変換器、不純物ドーピング領域、電極、ヒータなどの種々の部品を備えていてもよい。

図７（ａ）から図９（ｃ）は、実施例２に係る半導体装置２００の製造方法を示す断面図である。まず、図７（ａ）から図７（ｅ）を用いて、半導体素子２０の製造方法について説明する。図７（ａ）のように、ｎ型ＩｎＰ基板である半導体基板５０上に、ｎ型ＩｎＰ層の下部クラッド層５２、量子井戸活性層の活性層５４、ｐ型ＩｎＰ層の上部クラッド層５６、及びｐ型ＩｎＧａＡｓＰのコンタクト層５８を成膜する。各層の成長は、例えば有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を用いて行う。下部クラッド層５２の厚さは例えば２．０μｍである。活性層５４の厚さは例えば０．２μｍである。上部クラッド層５６の厚さは例えば１．５μｍである。コンタクト層５８の厚さは例えば０．３μｍである。

コンタクト層５８上に例えばＳｉＯ_２膜からなるマスク層８０を形成し、マスク層８０をマスクに、コンタクト層５８、上部クラッド層５６、活性層５４、及び下部クラッド層５２をエッチングする。これにより、メサ部６０が形成される。エッチングは、例えば誘導結合型プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ：Inductive Coupled Plasma ? Reactive Ion Etching）法を用いて行う。

図７（ｂ）のように、メサ部６０の周りを半絶縁性ＩｎＰ層の埋め込み層６２で埋め込む。埋め込み層６２の埋め込みは、例えばＭＯＣＶＤ法を用いて行う。埋め込み後、メサ部６０及び埋め込み層６２上に例えばフォトレジストからなるマスク層８２を形成し、マスク層８２をマスクに、埋め込み層６２と下部クラッド層５２をエッチングする。これにより、メサ部６４が形成される。エッチングは、例えば塩酸とリン酸の混合溶液を用いて行う。

図７（ｃ）のように、半導体基板５０上に、メサ部６４を覆って、ＳｉＮ膜の保護膜６６を成膜する。保護膜６６の成膜は、例えばプラズマＣＶＤ法を用いて行う。保護膜６６の厚さは例えば０．５μｍである。次に、例えばフォトレジストからなるマスク層を用いてメサ部６４上の保護膜６６をエッチングし、コンタクト層５８を露出させる開口を形成する。次に、半導体基板５０上に、メサ部６４を覆って、ＴｉＷ層とＡｕ層とからなる金属膜８４を成膜する。金属膜８４は、保護膜６６に形成された開口に埋め込まれて、コンタクト層５８に接して形成される。金属膜８４の成膜は、例えばスパッタリング法を用いて行う。ＴｉＷ層の厚さは例えば０．１μｍであり、Ａｕ層の厚さは例えば０．１μｍである。

図７（ｄ）のように、例えばフォトレジストからなるマスク層を用い、金属膜８４を下地メッキ膜とした電解メッキ法によってＡｕメッキ膜８６を成膜する。Ａｕメッキ膜８６の厚さは例えば２．０μｍである。

図７（ｅ）のように、Ａｕメッキ膜８６をマスクとして、金属膜８４をエッチングする。これにより、光導波路領域である発熱領域２２に、金属膜８４であるｐ側電極２６ａとＡｕメッキ膜８６であるＡｕメッキ膜２６ｂとを含む金属膜２６が形成される。発熱領域２２以外の領域２４に、金属膜８４である金属膜２８ａとＡｕメッキ膜８６であるＡｕメッキ膜２８ｂとを含む金属膜２８が形成される。

次いで、半導体素子２０の厚さが例えば１５０μｍ程度となるように半導体基板５０を下面側から研磨した後、半導体基板５０の下面にＡｕＧｅ層とＡｕ層の積層膜からなるｎ側電極６８とＡｕメッキ膜７０とを形成する。ｎ側電極６８の成膜は、例えば真空蒸着法を用いて行う。Ａｕメッキ膜７０の成膜は、例えば電解メッキ法を用いて行う。以上により、半導体素子２０が形成される。

次に、図８（ａ）から図８（ｄ）を用いて、基板１０に対する製造方法について説明する。図８（ａ）のように、基板１０を含むＳＯＩ（Silicon on Insulator）基板を準備する。ＳＯＩ基板のＳｉ基板が基板１０に相当する。基板１０上には、ＳｉＯ_２層４２とＳｉ層４０（不図示）とが設けられている。ＳｉＯ_２層４２の厚さは例えば３μｍである。Ｓｉ層４０の厚さは例えば０．２５μｍである。ＳＯＩ基板を準備した後、Ｓｉ層４０を導波路形状に加工する。導波路形状への加工は、例えばＥＢ（Electron Beam）露光又はステッパ露光などを用いたフォトリソグラフィ技術とエッチング技術を用いて行う。その後、ＳｉＯ_２層４２上に、Ｓｉ層４０を覆うＳｉＯ_２層４４を成膜する（図５及び図６（ｃ）も参照）。ＳｉＯ_２層４４の成膜は、例えばプラズマＣＶＤ法を用いて行う。ＳｉＯ_２層４４の厚さは例えば１．５μｍである。このときに、必要に応じて、スポットサイズ変換器、不純物ドーピング領域、電極、ヒータなどの種々の部品を形成する。

次いで、ＳｉＯ_２層４４上に例えばフォトレジストからなるマスク層を形成し、マスク層をマスクに、ＳｉＯ_２層４４、Ｓｉ層４０、ＳｉＯ_２層４２、及び基板１０をエッチングして、基板１０に凹部３６を形成する。エッチングは、例えばＩＣＰ−ＲＩＥ法を用いて行う。凹部３６の深さは、例えば４．５μｍである。

図８（ｂ）のように、プラズマＣＶＤ法を用いてＳｉＯ_２膜を成膜した後、フォトレジストからなるマスク層を用いてＳｉＯ_２膜をパターニングし、基板１０に設けられた凹部３６の底面上に誘電体膜１４を形成する。誘電体膜１４の厚さは例えば５μｍである。

図８（ｃ）のように、パターン化されたフォトレジストマスクを用い、例えば真空蒸着法でＴｉ層とＰｔ層とＡｕ層を成膜した後、フォトレジストをリフトオフ法で除去する。これにより、基板１０の凹部３６に、金属膜１２、１６及びパッド３４を形成する。金属膜１２及びパッド３４は、凹部３６の底面上に直接形成され、互いに接している。金属膜１６は誘電体膜１４上に形成される。Ｔｉ層の厚さは例えば０．１μｍ、Ｐｔ層の厚さは例えば０．２μｍ、Ａｕ層の厚さは例えば０．５μｍである。

図８（ｄ）のように、パターン化されたフォトレジストマスクを用い、例えば真空蒸着法でＡｕＳｎ膜を成膜した後、フォトレジストマスクをリフトオフ法で除去する。これにより、金属膜１２上に半田膜３０ａが形成され、金属膜１６上に半田膜３０ｂが形成される。半田膜３０ａ、３０ｂの厚さは、例えば２．０μｍである。以上により、基板１０に対する製造が完了する。

次に、図９（ａ）から図９（ｃ）を用いて、半導体素子２０を基板１０に実装する実装工程について説明する。図９（ａ）のように、フリップチップボンダを用いて半導体素子２０をジャンクションダウンでピックアップし、半導体素子２０と基板１０とに形成されたアライメントマークを用いて、平面方向の位置合わせを行う。ここで、金属膜２６と半田膜３０ａとの間隔Ｉ１が、金属膜２８と半田膜３０ｂとの間隔Ｉ２よりも大きくなるように、各膜の厚さなどを設定する。

図９（ｂ）のように、半導体素子２０を基板１０側に押して、金属膜２８を半田膜３０ｂに接触させる。図９（ａ）で説明したように、金属膜２６と半田膜３０ａとの間隔Ｉ１が金属膜２８と半田膜３０ｂとの間隔Ｉ２よりも大きくなるように設定されているため、金属膜２６と半田膜３０ａとの間は空隙３２が形成される。この状態で、半導体素子２０を高温（例えば３２０℃）に加熱し、基板１０を低温（例えば２８０℃以下のような半田膜３０ａが溶けない温度）に加熱して、金属膜２８を半田膜３０ｂによって金属膜１６に半田接合する。金属膜１６と基板１０との間に誘電体膜１４が設けられ且つ金属膜２６と半田膜３０ａとの間に空隙３２が形成されているため、半田膜３０ｂを十分に高温化させることができる。したがって、金属膜２８と金属膜１６とを強固に半田接合することができる。

図９（ｃ）のように、金属膜２８と金属膜１６とを半田接合した後、半導体素子２０を基板１０側に押して金属膜２６を半田膜３０ａに接触させ、金属膜２６を半田膜３０ａによって金属膜１２に半田接合する。この際、半導体素子２０を基板１０側に押す力の大きさを調整して、半導体素子２０の活性層５４が基板１０上に設けられたＳｉ層４０に光結合するように光軸高さを一致させる。半導体素子２０を高温（例えば３２０℃）に加熱していても、金属膜２６、半田膜３０ａ、及び金属膜１２を介して基板１０に放熱されてしまうため、半田膜３０ａを十分に高温化させることは難しい。このため、金属膜２６と金属膜１２との接合強度が十分でないことが起こり得る。しかしながら、金属膜２８と金属膜１６とが強固に半田接合されているため、金属膜２６と金属膜１２との接合強度が十分でなくても問題はない。

図１０（ａ）は、比較例に係る半導体装置５００の平面図、図１０（ｂ）は、図１０（ａ）のＡ−Ａ間の断面図である。図１０（ａ）及び図１０（ｂ）のように、比較例の半導体装置５００は、半導体素子２０の発熱領域２２に設けられた金属膜２６が基板１０上に直接設けられた金属膜１２に半田膜３０ａによって半田接合されている。基板１０上には誘電体膜と金属膜との積層膜が設けられてなく、また、半導体素子２０の発熱領域２２以外の領域２４には金属膜が設けられていない。すなわち、半導体素子２０の発熱領域２２以外の領域２４では、金属膜の半田接合が行われていない。その他の構成は、実施例２と同じであるため説明を省略する。

比較例の半導体装置５００では、半導体素子２０の発熱領域２２に設けられた金属膜２６が基板１０上に直接設けられた金属膜１２に半田接合している。このため、半導体素子２０の動作によって半導体素子２０で発生した熱は、基板１０に効率良く放熱する。しかしながら、半導体素子２０は、金属膜２６が金属膜１２に半田接合することで基板１０に実装されていて、その他の金属膜は半田接合されていない。金属膜１２は基板１０に直接形成されていることから、強固な半田接合を得るために半田膜３０ａを高温にさせるべく半導体素子２０を高温に加熱しても基板１０に放熱されてしまう。このため、半田膜３０ａを十分に高温化させることが難しく、金属膜２６と金属膜１２との半田接合の強度が不十分となり、半導体素子２０が基板１０に対して傾く場合や基板１０から剥離する場合がある。

一方、実施例２によれば、図５から図６（ｃ）のように、半導体素子２０の発熱領域２２に設けられた金属膜２６は、基板１０上に直接設けられた金属膜１２に半田接合されている。これにより、半導体素子２０で発生した熱は基板１０に効率良く放熱する。半導体素子２０の発熱領域２２以外の領域２４に設けられた金属膜２８は、誘電体膜１４上に設けられた金属膜１６に半田接合している。これにより、金属膜２８を金属膜１６に半田接合する際に半田膜３０ｂを十分に高温化させることができ、金属膜２８と金属膜１６を強固に半田接合することができる。したがって、半導体素子２０は基板１０に強固に半田接合されるため、半導体素子２０が基板１０に対して傾くことや基板１０から剥離することが抑制される。

また、実施例２によれば、図６（ｂ）のように、誘電体膜１４は、金属膜１６よりも厚い膜厚を有する。これにより、半導体素子２０側から基板１０側への放熱を効果的に抑制できる。なお、半導体素子２０側から基板１０側への放熱を抑制する点から、誘電体膜１４は、金属膜１６及び金属膜２８よりも厚い場合が好ましく、金属膜１６と金属膜２８との合計膜厚よりも厚い場合がより好ましい。金属膜１６と金属膜２８とが接合された領域における誘電体膜１４と半導体基板５０との間隔よりも厚い場合がさらに好ましい。

また、実施例２によれば、図６（ｂ）のように、金属膜２６と金属膜１２との半田接合領域の両側に、金属膜２８と金属膜１６との半田接合領域が設けられている。これにより、半導体素子２０を基板１０上に安定して実装させることができる。

また、実施例２によれば、図６（ｂ）のように、金属膜２８と金属膜１６との半田接合部の幅は、金属膜２６と金属膜１２との半田接合部の幅よりも広い。これにより、半導体素子２０を基板１０にしっかりと固定することができる。

また、実施例２によれば、図６（ａ）のように、半導体素子２０の金属膜２６が設けられた面は、半導体素子２０の金属膜２８が設けられた面よりも基板１０側に突出している。これにより、金属膜１２、１６を同時に成膜し、金属膜２６、２８を同時に成膜し、半田膜３０ａ、３０ｂを同時に成膜した場合でも、金属膜２６が金属膜１２に半田接合し且つ金属膜２８が金属膜１６に半田接合する構造が得られる。なお、ＳＯＡ素子や半導体レーザ素子などの光半導体素子は、光導波路領域を有するメサ部が設けられた構造を用いることがあるため、光半導体素子に実施例に記載の発明を適用することが好ましい。

また、実施例２の製造方法によれば、図７（ｅ）のように、発熱領域２２における半導体素子２０上に金属膜２６を形成し、発熱領域２２以外の領域２４における半導体素子２０上に金属膜２８を形成する。図８（ｂ）のように、基板１０上に誘電体膜１４を形成する。図８（ｃ）のように、基板１０上に金属膜１２を直接形成し、誘電体膜１４上に金属膜１６を形成する。図８（ｄ）のように、金属膜１２上に半田膜３０ａを形成し、金属膜１６上に半田膜３０ｂを形成する。図９（ｂ）のように、金属膜２６と半田膜３０ａとの間に空隙３２が形成された状態で、金属膜２８を半田膜３０ｂによって金属膜１６に半田接合する。図９（ｃ）のように、金属膜２８を金属膜１６に半田接合した後、金属膜２６を半田膜３０ａによって金属膜１２に半田接合する。これにより、金属膜２８を金属膜１６に半田接合する際、金属膜１６は誘電体膜１４上に設けられ且つ金属膜２６と半田膜３０ａとの間に空隙３２が形成されていることから、半田膜３０ｂを十分に高温化させることができる。よって、金属膜２８を金属膜１６に強固に半田接合することができる。また、金属膜２６を基板１０上に直接形成された金属膜１２に半田接合することで、半導体素子２０の動作によって発生した熱を効率良く基板１０に放熱させることができる。

また、実施例２の製造方法によれば、図９（ｃ）のように、金属膜２８を金属膜１６に半田接合した後、半導体素子２０を基板１０側に押圧して金属膜２６を金属膜１２に半田接合している。なお、実施例１と同様に、金属膜２６は金属膜１２に接合している場合に限られず、接触している場合でもよい。この場合でも、金属膜２８を金属膜１６に半田接合した後に、半導体素子２０を基板１０側に押圧して金属膜２６を金属膜１２に接触させる。これにより、簡便な製造工程によって、強固な半田接合と良好な放熱性との両立を図ることができる。

また、実施例２によれば、図５及び図６（ａ）のように、基板１０の半導体素子２０側の面上にパッド３４が設けられていて、金属膜１２は基板１０の半導体素子２０側の面上を延在してパッド３４に電気的に接続されている。これにより、金属膜１２と基板１０との接触面積が大きくなるため、半導体素子２０で発生した熱の基板１０への放熱を促進させることができる。

実施例２では、半導体素子２０の発熱領域２２に設けられた金属膜２６は、半導体素子２０の機能部（光導波路領域）に電流を流すｐ側電極２６ａを含む場合を例に示したが、これに限られる訳ではない。金属膜２６は、金属膜２８と同様に、電極を含まない場合でもよい。

図１１（ａ）は、実施例２の変形例１に係る半導体装置２１０の平面図、図１１（ｂ）は、図１１（ａ）のＡ−Ａ間の断面図である。図１１（ａ）及び図１１（ｂ）のように、実施例２の変形例１の半導体装置２１０では、半導体素子２０が基板１０の凹部３６を囲む凸部３８に当接されている。その他の構成は、実施例２と同じであるため説明を省略する。

実施例２では、図９（ｃ）で説明したように、半導体素子２０を基板１０側に押す力を調整して、半導体素子２０の活性層５４と基板１０上に設けられたＳｉ層４０との光軸高さを一致させて光結合させている。これに対して、実施例２の変形例１では、半導体素子２０を基板１０の凹部３６を囲む凸部３８に当接させることで、半導体素子２０の活性層５４と基板１０上に設けられたＳｉ層４０との光軸高さを一致させて光結合させている。これにより、光軸高さを容易且つ安定して一致させることができる。

図１２は、実施例３に係る半導体装置３００の断面図である。図１２のように、実施例３の半導体装置３００では、基板１０の凹部３６の底面に突起部４６が設けられている。誘電体膜１４は突起部４６上に設けられている。その他の構成は、実施例２と同じであるため説明を省略する。

実施例１及び実施例２では、金属膜１２と誘電体膜１４とは基板１０の同一面上に設けられている場合を例に示したが、これに限られない。実施例３のように、誘電体膜１４は、金属膜１２が設けられた基板１０の面とは高さが異なる基板１０の面上に設けられていてもよい。これにより、誘電体膜１４の膜設計の自由度を上げることができる。なお、実施例３では、誘電体膜１４が設けられた基板１０の面が、金属膜１２が設けられた基板１０の面よりも高い場合を例に示したが、低い場合でもよい。

図１３（ａ）は、実施例４に係る半導体装置４００の平面図、図１３（ｂ）は、図１３（ａ）のＡ−Ａ間の断面図である。図１３（ａ）及び図１３（ｂ）のように、実施例４の半導体装置４００では、パッド３４は誘電体膜１４上に設けられている。金属膜１６は、誘電体膜１４上をパッド３４まで延在していて、パッド３４に電気的に接続されている。また、発熱領域２２に設けられた金属膜２６は、半導体素子２０の基板１０側の面を発熱領域２２以外の領域２４に設けられた金属膜２８まで延在して金属膜２８に電気的に接続されている。これにより、パッド３４から半導体素子２０の機能部（光導波路領域）に電流を供給することが可能となる。なお、図１３（ａ）及び図１３（ｂ）では、金属膜２６が金属膜２８まで延在している場合を例に示したが、金属膜２８が金属膜２６まで延在している場合でもよいし、金属膜２６と金属膜２８の両方が延在している場合でもよい。その他の構成は、実施例２と同じであるため説明を省略する。

実施例４によれば、誘電体膜１４上にパッド３４が設けられていて、金属膜１６は誘電体膜１４上を延在してパッド３４に電気的に接続されている。そして、金属膜２６と金属膜２８は、少なくともどちらか一方が半導体素子２０の基板１０側の面上を延在することで互いに電気的に接続されている。パッド３４及びパッド３４に電気的に接続された金属膜１６が誘電体膜１４上に設けられているため、半導体素子２０に供給する電流の損失を低減することができる。

実施例２から実施例４において、金属膜１２はＴｉ層とＰｔ層とＡｕ層の積層膜の場合を例に示したが、これに限られる訳ではない。金属膜１２は、熱伝導率の高い材料によって形成されている場合が好ましい。例えば金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、錫（Ｓｎ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）などの単層膜又は積層膜や、これらの混合材料であってもよい。また、金属膜１２と金属膜１６とは同じ材料で形成されている場合に限られず、異なる材料で形成されていてもよい。また、金属膜１２と金属膜１６とは同じ膜厚を有する場合に限られず、異なる膜厚を有していてもよい。金属膜１２が半田膜３０ａに接合する場合では、金属膜１２は、後述する金属膜１６及び金属膜２８と同様に、半田膜３０ａと接合できる材料であることが好ましい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）基板上に半導体素子がフリップチップ実装された半導体装置であって、前記基板の前記半導体素子側の面上に直接設けられた第１金属膜と、前記基板の前記半導体素子側の面上に設けられ、前記基板よりも熱伝導率が低い誘電体膜と、前記誘電体膜上に設けられた第２金属膜と、前記半導体素子の動作に伴って発熱する前記半導体素子の発熱領域における前記半導体素子の前記基板側の面上に設けられ、前記第１金属膜に接触又は接合された第３金属膜と、前記半導体素子の前記発熱領域以外の領域における前記半導体素子の前記基板側の面上に設けられ、前記第２金属膜に半田接合された第４金属膜と、を備える半導体装置。
（付記２）前記第１金属膜と前記第３金属膜とが接触又は接合された領域における前記基板と前記半導体素子との間隔をＨ１、前記第２金属膜と前記第４金属膜とが半田接合された領域における前記基板と前記半導体素子との間隔をＨ２、前記第３金属膜の厚さをＤ１、前記第４金属膜の厚さをＤ２、前記誘電体膜の厚さをＤとした場合に、Ｄ＞Ｄ１−Ｄ２−Ｈ１＋Ｈ２を満たす、付記１記載の半導体装置。
（付記３）前記第１金属膜と前記第３金属膜とが半田接合されている、付記１または２に記載の半導体装置。
（付記４）前記発熱領域は、前記発熱領域以外の領域より突出している部分を有し、前記誘電体膜の膜厚は、前記突出している部分の高さより厚い、付記１から３のいずれか一項記載の半導体装置。
（付記５）前記誘電体膜は、前記第２金属膜よりも厚い膜厚を有する、付記１から４のいずれか一項記載の半導体装置。
（付記６）前記基板上に設けられたパッドを備え、前記第１金属膜は、前記基板の前記半導体素子側の面上を延在して前記パッドに電気的に接続されている、付記１から５のいずれか一項記載の半導体装置。
（付記７）前記誘電体膜上に設けられたパッドを備え、前記第２金属膜は、前記誘電体膜上を延在して前記パッドに電気的に接続され、前記第３金属膜と前記第４金属膜は、前記第３金属膜及び前記第４金属膜の少なくとも一方が前記半導体素子の前記基板側の面上を延在することで互いに電気的に接続されている、付記１から５のいずれか一項記載の半導体装置。
（付記８）前記誘電体膜は、前記第１金属膜が設けられた前記基板の前記半導体素子側の面とは高さが異なる前記基板の前記半導体素子側の面上に設けられている、付記１から７のいずれか一項記載の半導体装置。
（付記９）前記誘電体膜は、酸化シリコン膜又は窒化シリコン膜である、付記１から８のいずれか一項記載の半導体装置。
（付記１０）前記第３金属膜は、前記半導体素子の機能部に電流を流す電極を含み、前記第４金属膜は、前記半導体素子の機能部に電流を流す電極を含まない、付記１から９のいずれか一項記載の半導体装置。
（付記１１）前記第１金属膜と前記第３金属膜の半田接合部の幅は、前記第２金属膜と前記第４金属膜の半田接合部の幅よりも広い、付記１から１０のいずれか一項記載の半導体装置。
（付記１２）前記半導体素子の前記第３金属膜が設けられた面は、前記半導体素子の前記第４金属膜が設けられた面よりも前記基板側に突出している、付記１から１１のいずれか一項記載の半導体装置。
（付記１３）前記半導体素子は、活性層と前記活性層を挟むクラッド層とを含むメサ部を前記発熱領域として有する光半導体素子である、付記１から１２のいずれか一項記載の半導体装置。
（付記１４）前記半導体素子は前記基板に設けられた凹部にフリップチップ実装されていて、前記半導体素子の端部が前記基板の前記凹部を囲む凸部に当接することで前記活性層と前記凸部上に設けられたコア層とが光結合している、付記１３記載の半導体装置。
（付記１５）基板上に第１金属膜を直接形成する工程と、前記基板上に、前記基板よりも熱伝導率の低い誘電体膜を形成する工程と、前記誘電体膜上に第２金属膜と半田膜とをこの順に形成する工程と、半導体素子の動作に伴って発熱する前記半導体素子の発熱領域における前記半導体素子上に第３金属膜を形成する工程と、前記半導体素子の前記発熱領域以外の領域における前記半導体素子上に第４金属膜を形成する工程と、前記第３金属膜と前記第１金属膜との間に空隙が形成された状態で、前記第４金属膜を前記半田膜によって前記第２金属膜に半田接合する工程と、前記第４金属膜を前記第２金属膜に半田接合した後、前記第３金属膜を前記第１金属膜に接触又は接合する工程と、を備える半導体装置の製造方法。
（付記１６）前記第３金属膜を前記第１金属膜に接触又は接合する工程は、前記第４金属膜を前記第２金属膜に半田接合した後、前記半導体素子を前記基板側に押圧して前記第３金属膜を前記第１金属膜に接触又は接合する、付記１５記載の半導体装置の製造方法。

１０ 基板
１２ 金属膜
１４ 誘電体膜
１６ 金属膜
２０ 半導体素子
２２ 発熱領域
２４ 発熱領域以外の領域
２６ 金属膜
２６ａ ｐ側電極
２６ｂ Ａｕメッキ膜
２８ 金属膜
２８ａ 金属膜
２８ｂ Ａｕメッキ膜
３０ａ、３０ｂ 半田膜
３２ 空隙
３４ パッド
３６ 凹部
３８ 凸部
４０ Ｓｉ層
４２、４４ ＳｉＯ_２層
４６ 突起部
５０ 半導体基板
５２ 下部クラッド層
５４ 活性層
５６ 上部クラッド層
５８ コンタクト層
６０、６４ メサ部
１００〜５００ 半導体装置

Claims (12)

1. 基板上に半導体素子がフリップチップ実装された半導体装置であって、
   前記基板の前記半導体素子側の面上に直接設けられた第１金属膜と、
   前記基板の前記半導体素子側の面上に設けられ、前記基板よりも熱伝導率が低い誘電体膜と、
   前記誘電体膜上に設けられた第２金属膜と、
   前記半導体素子の動作に伴って発熱する前記半導体素子の発熱領域における前記半導体素子の前記基板側の面上に設けられ、前記第１金属膜に接触又は接合された第３金属膜と、
   前記半導体素子の前記発熱領域以外の領域における前記半導体素子の前記基板側の面上に設けられ、前記第２金属膜に半田接合された第４金属膜と、を備える半導体装置。
2. 前記第１金属膜と前記第３金属膜とが接触又は接合された領域における前記基板と前記半導体素子との間隔をＨ１、前記第２金属膜と前記第４金属膜とが半田接合された領域における前記基板と前記半導体素子との間隔をＨ２、前記第３金属膜の厚さをＤ１、前記第４金属膜の厚さをＤ２、前記誘電体膜の厚さをＤとした場合に、Ｄ＞Ｄ１−Ｄ２−Ｈ１＋Ｈ２を満たす、請求項１記載の半導体装置。
3. 前記第１金属膜と前記第３金属膜とが半田接合されている、請求項１または２に記載の半導体装置。
4. 前記発熱領域は、前記発熱領域以外の領域より突出している部分を有し、前記誘電体膜の膜厚は、前記突出している部分の高さより厚い、請求項１から３のいずれか一項記載の半導体装置。
5. 前記誘電体膜は、前記第２金属膜よりも厚い膜厚を有する、請求項１または４のいずれか一項記載の半導体装置。
6. 前記基板上に設けられたパッドを備え、
   前記第１金属膜は、前記基板の前記半導体素子側の面上を延在して前記パッドに電気的に接続されている、請求項１から５のいずれか一項記載の半導体装置。
7. 前記誘電体膜上に設けられたパッドを備え、
   前記第２金属膜は、前記誘電体膜上を延在して前記パッドに電気的に接続され、
   前記第３金属膜と前記第４金属膜は、前記第３金属膜及び前記第４金属膜の少なくとも一方が前記半導体素子の前記基板側の面上を延在することで互いに電気的に接続されている、請求項１から５のいずれか一項記載の半導体装置。
8. 前記誘電体膜は、前記第１金属膜が設けられた前記基板の前記半導体素子側の面とは高さが異なる前記基板の前記半導体素子側の面上に設けられている、請求項１から７のいずれか一項記載の半導体装置。
9. 前記誘電体膜は、酸化シリコン膜又は窒化シリコン膜である、請求項１から８のいずれか一項記載の半導体装置。
10. 前記第３金属膜は、前記半導体素子の機能部に電流を流す電極を含み、前記第４金属膜は、前記半導体素子の機能部に電流を流す電極を含まない、請求項１から９のいずれか一項記載の半導体装置。
11. 基板上に第１金属膜を直接形成する工程と、
    前記基板上に、前記基板よりも熱伝導率の低い誘電体膜を形成する工程と、
    前記誘電体膜上に第２金属膜と半田膜とをこの順に形成する工程と、
    半導体素子の動作に伴って発熱する前記半導体素子の発熱領域における前記半導体素子上に第３金属膜を形成する工程と、
    前記半導体素子の前記発熱領域以外の領域における前記半導体素子上に第４金属膜を形成する工程と、
    前記第３金属膜と前記第１金属膜との間に空隙が形成された状態で、前記第４金属膜を前記半田膜によって前記第２金属膜に半田接合する工程と、
    前記第４金属膜を前記第２金属膜に半田接合した後、前記第３金属膜を前記第１金属膜に接触又は接合する工程と、を備える半導体装置の製造方法。
12. 前記第３金属膜を前記第１金属膜に接触又は接合する工程は、前記第４金属膜を前記第２金属膜に半田接合した後、前記半導体素子を前記基板側に押圧して前記第３金属膜を前記第１金属膜に接触又は接合する、請求項１１記載の半導体装置の製造方法。

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