JPS60261185A - 半導体レ−ザの実装方法 - Google Patents
半導体レ−ザの実装方法Info
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- JPS60261185A JPS60261185A JP59116516A JP11651684A JPS60261185A JP S60261185 A JPS60261185 A JP S60261185A JP 59116516 A JP59116516 A JP 59116516A JP 11651684 A JP11651684 A JP 11651684A JP S60261185 A JPS60261185 A JP S60261185A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は熱抵抗の低減化に好適な半導体レーザの実装方
法に関するものである。
法に関するものである。
半導体レーザの組立方法は、従来第６図に示すように、
レーザチップ１の一電極面２をヒートシンク３にはんだ
４を用いて融着し、さらに他の電極面５からボンディン
グにより金線６を取出し、外部リード端子に接続すると
いうものであった（Ｈ，Ｃ，Ｃａ５ｅｙ、 Ｊｒ、 ａ
ｎｄ Ｍ、Ｂ、Ｐａｎ１ｓｈ ：１（ＥＴＥＲＯ８ＴＲ
ＵＣＴＵＲＥ ＬＡＳＥＲ３，１９７８，ｐ、２１３）
６上記の場合、電流注入によりレーザチップ１に生じた
熱の流れは大半がヒートシンク３に向かい、金線６に流
れ込む熱や、レーザチップ１表面からの輻射熱の効果は
微々たるものである。したがって、レーザの構造を変え
ずに第６図に示す組立形態を採用するかぎり、素子の熱
抵抗は構成月料とその寸法から一義的に決まってしまい
、さらに熱抵抗を低減させることは困難であった。
レーザチップ１の一電極面２をヒートシンク３にはんだ
４を用いて融着し、さらに他の電極面５からボンディン
グにより金線６を取出し、外部リード端子に接続すると
いうものであった（Ｈ，Ｃ，Ｃａ５ｅｙ、 Ｊｒ、 ａ
ｎｄ Ｍ、Ｂ、Ｐａｎ１ｓｈ ：１（ＥＴＥＲＯ８ＴＲ
ＵＣＴＵＲＥ ＬＡＳＥＲ３，１９７８，ｐ、２１３）
６上記の場合、電流注入によりレーザチップ１に生じた
熱の流れは大半がヒートシンク３に向かい、金線６に流
れ込む熱や、レーザチップ１表面からの輻射熱の効果は
微々たるものである。したがって、レーザの構造を変え
ずに第６図に示す組立形態を採用するかぎり、素子の熱
抵抗は構成月料とその寸法から一義的に決まってしまい
、さらに熱抵抗を低減させることは困難であった。
本発明は半導体レーザの熱抵抗を大幅に低減し。
素子の高出力動作および長寿命動作を容易に達成するこ
とができる半導体レーザの実装方法を得ることを目的と
する。
とができる半導体レーザの実装方法を得ることを目的と
する。
熱抵抗を低減する有力な方法として、熱の広がり効果を
部分に活かすことが考えられる。第７図は、ピー１−シ
ンク３とレーザチップ１とが一体化されたときの熱抵抗
を、電気抵抗のアナロジ−を用いて示している。第７図
（ａ）は発光領域、すなわち発熱源７に近い電極面をヒ
ートシンク３に取付けたジャンクションダウン構造、同
図（ｂ）は上記（ａ）と逆のジャンクションアップ構造
、そして同図（ｃ）はレーザチップ３の上下にヒートシ
ンク３を設けた構造である。第７図（、）および（ｂ）
は従来方式、（ｃ）は本発明の基本的な考え方を説明す
るものである。従来方式における（ａ）および（ｂ）の
熱抵抗をそれぞれＯａおよびｏｈとすれば ０ａ二〇〇十〇 ＯＩ、＝０２十〇 となる。ここで、θ０．０２はレーザチップ１内におけ
る広がり熱抵抗、Ｏはビー１〜シンク３内の広がり熱抵
抗であり、素子構造と構成材料とにより一義的に決定さ
れる。一方、第７図（Ｃ）に示す方式の熱抵抗Ｏ６は次
式で与えられる。
部分に活かすことが考えられる。第７図は、ピー１−シ
ンク３とレーザチップ１とが一体化されたときの熱抵抗
を、電気抵抗のアナロジ−を用いて示している。第７図
（ａ）は発光領域、すなわち発熱源７に近い電極面をヒ
ートシンク３に取付けたジャンクションダウン構造、同
図（ｂ）は上記（ａ）と逆のジャンクションアップ構造
、そして同図（ｃ）はレーザチップ３の上下にヒートシ
ンク３を設けた構造である。第７図（、）および（ｂ）
は従来方式、（ｃ）は本発明の基本的な考え方を説明す
るものである。従来方式における（ａ）および（ｂ）の
熱抵抗をそれぞれＯａおよびｏｈとすれば ０ａ二〇〇十〇 ＯＩ、＝０２十〇 となる。ここで、θ０．０２はレーザチップ１内におけ
る広がり熱抵抗、Ｏはビー１〜シンク３内の広がり熱抵
抗であり、素子構造と構成材料とにより一義的に決定さ
れる。一方、第７図（Ｃ）に示す方式の熱抵抗Ｏ６は次
式で与えられる。
０．１
または
Ｌ
ここで、Ｏ＜ Ｏａ／ Ｏｂ＜ １．０１．／θ８〉］
の関係からＯｃ〈Ｏａ＜Ｏｂが成立つ。本発明は、半導
体レーザチップの正および負の電極面のそれぞれに対し
、誘電体、半導体もしくは金属のいずれかを主材料とし
て構成したサブマウント基体を、中間媒体物と、し−て
挟込む形で金属製ヒートシンクに取り付けることにより
、第７図（Ｃ）に示す方式を用いて熱抵抗の大幅な低減
をはかったものである。
の関係からＯｃ〈Ｏａ＜Ｏｂが成立つ。本発明は、半導
体レーザチップの正および負の電極面のそれぞれに対し
、誘電体、半導体もしくは金属のいずれかを主材料とし
て構成したサブマウント基体を、中間媒体物と、し−て
挟込む形で金属製ヒートシンクに取り付けることにより
、第７図（Ｃ）に示す方式を用いて熱抵抗の大幅な低減
をはかったものである。
つぎに本発明の半導体レーザの実装方法を図面とともに
説明する。第１図は杢発明による半導体レーザの実装方
法の一実施例を示す正面図、第２図は」―記実施例の平
面図、第３図は上記実施例における素子周辺の詳細図、
第４図はレーザチップの外観斜視図、第５図は熱抵抗低
減効果の説明図である゛。第１図においてパッケージ本
体部を構成する銅製ヒートシンク８には、例えばアルミ
ナ焼結体９を介して電気リート端子１０を取付け、金属
部分は全て金めっき加工を施している。チップ組立後に
レーザを動作させる場合には、ヒートシンク８をさらに
熱容量が大きなヒートシンク１１にねじ１２で取付ける
。レーザチップ１は例えばＳｉＣセラミック、Ｂｅｄ、
ＳＬなどの高熱伝導性を有する絶縁ないし半絶縁性のサ
ブマウント１３にあらかじめはんだ付けし、ておく。上
記サブマウント１３をヒートシンク８にはんだ付けした
のち、サブマウント１３の上面に形成した金属層（第３
図２０）とリード端子ｌＯとを金線１４を用いてボンデ
ィング接続する。上記の工程によってリード端子１ｏは
レーザチップ１の一方のバイアス端子を構成する。つぎ
に高熱伝導性および低電気抵抗を有する、例えば高濃度
ドープＳｉあるいはＭｏからなるサブマウント１５をあ
らかじめはんだ付けした銅製ブロック１６（表面は金め
つき加工しである）を、第１図および第２図に示すよう
にヒートシンク８に設けたガイド面１７に合わせて載置
する。さらにブロック１６を移動させてサブマウント１
５の上面に設けたはんだ層（第３図２４）をレーザチッ
プ１に接触させる。
説明する。第１図は杢発明による半導体レーザの実装方
法の一実施例を示す正面図、第２図は」―記実施例の平
面図、第３図は上記実施例における素子周辺の詳細図、
第４図はレーザチップの外観斜視図、第５図は熱抵抗低
減効果の説明図である゛。第１図においてパッケージ本
体部を構成する銅製ヒートシンク８には、例えばアルミ
ナ焼結体９を介して電気リート端子１０を取付け、金属
部分は全て金めっき加工を施している。チップ組立後に
レーザを動作させる場合には、ヒートシンク８をさらに
熱容量が大きなヒートシンク１１にねじ１２で取付ける
。レーザチップ１は例えばＳｉＣセラミック、Ｂｅｄ、
ＳＬなどの高熱伝導性を有する絶縁ないし半絶縁性のサ
ブマウント１３にあらかじめはんだ付けし、ておく。上
記サブマウント１３をヒートシンク８にはんだ付けした
のち、サブマウント１３の上面に形成した金属層（第３
図２０）とリード端子ｌＯとを金線１４を用いてボンデ
ィング接続する。上記の工程によってリード端子１ｏは
レーザチップ１の一方のバイアス端子を構成する。つぎ
に高熱伝導性および低電気抵抗を有する、例えば高濃度
ドープＳｉあるいはＭｏからなるサブマウント１５をあ
らかじめはんだ付けした銅製ブロック１６（表面は金め
つき加工しである）を、第１図および第２図に示すよう
にヒートシンク８に設けたガイド面１７に合わせて載置
する。さらにブロック１６を移動させてサブマウント１
５の上面に設けたはんだ層（第３図２４）をレーザチッ
プ１に接触させる。
このような状態において、サブマウント１５とレーザチ
ップ１、およびブロック１６とヒートシンク８のはんだ
付けを同時に行う。上記の工程によりヒートシンク８は
レーザチップ１のもう一方のバイアス端子を構成する。
ップ１、およびブロック１６とヒートシンク８のはんだ
付けを同時に行う。上記の工程によりヒートシンク８は
レーザチップ１のもう一方のバイアス端子を構成する。
第１図から明らかなように、ｉメーザチップ１で生じた
熱は、上下の電極面から広がり効果によってヒートシン
ク８に伝達する。すなわち−に記実施例は第７図（ｃ）
の方式を具体化した一例といえる。
熱は、上下の電極面から広がり効果によってヒートシン
ク８に伝達する。すなわち−に記実施例は第７図（ｃ）
の方式を具体化した一例といえる。
本発明を実施する上で、サブマウント１３．１５の素材
と構造、および使用するはんだ材の選択に留意する必要
がある。以下、これらにつき実施例に基づいて説明する
。第３図は第２図に示したレーザデツプ１の周辺の詳細
構造を示したものである。
と構造、および使用するはんだ材の選択に留意する必要
がある。以下、これらにつき実施例に基づいて説明する
。第３図は第２図に示したレーザデツプ１の周辺の詳細
構造を示したものである。
サブマウント１３には高熱伝導性絶縁材料を用いるが、
レーザチップ１に加わる熱歪を低減するため熱膨張係数
に留意しなければならない。レーザ材料として用いられ
るＧ ａ Ａ ｓおよびＩｎＰの熱膨張係数はそれぞれ
６ Ｘ １０１０−６ｄｅ’および４．５ Ｘ １０−
’ｄｅｇ−’である。これらを考慮すればサブマウント
１３として高抵抗Ｓｉ（熱膨張係数〜２．５ Ｘ １．
０−Ｇｄｅｇ−’）、ＳｉＣセラミック（熱膨張係数−
３，７Ｘ１０−ｄｅｇ−１）、Ｂ ｅ Ｏ（熱膨張係数
−６，５Ｘ １０−’ｄｅｇ−”ンなどを用いることに
なる。一方、サブマウント１５には高熱伝導性低抵抗材
料を用いる。上記の要件を考慮すれば、高濃度ドープＳ
１、Ｗ（熱膨張係数−４，５Ｘ １０−’ｄｅｇ−１）
、Ｍｏ（熱膨張係数−５，ＯＸｌｏ−Ｇｄｅｇ−’ ）
が好適な材料といえる。以下に本発明の一実施例として
、ＧａＡＩＬＡｓ／ＧａＡｓダブルヘテロ接合レーザを
対象として、（ナブマウン１〜１３および１５にそれぞ
れＳｉＣセラミックおよび高濃度ドープＳｌを用いた場
合について詳しく述べる。
レーザチップ１に加わる熱歪を低減するため熱膨張係数
に留意しなければならない。レーザ材料として用いられ
るＧ ａ Ａ ｓおよびＩｎＰの熱膨張係数はそれぞれ
６ Ｘ １０１０−６ｄｅ’および４．５ Ｘ １０−
’ｄｅｇ−’である。これらを考慮すればサブマウント
１３として高抵抗Ｓｉ（熱膨張係数〜２．５ Ｘ １．
０−Ｇｄｅｇ−’）、ＳｉＣセラミック（熱膨張係数−
３，７Ｘ１０−ｄｅｇ−１）、Ｂ ｅ Ｏ（熱膨張係数
−６，５Ｘ １０−’ｄｅｇ−”ンなどを用いることに
なる。一方、サブマウント１５には高熱伝導性低抵抗材
料を用いる。上記の要件を考慮すれば、高濃度ドープＳ
１、Ｗ（熱膨張係数−４，５Ｘ １０−’ｄｅｇ−１）
、Ｍｏ（熱膨張係数−５，ＯＸｌｏ−Ｇｄｅｇ−’ ）
が好適な材料といえる。以下に本発明の一実施例として
、ＧａＡＩＬＡｓ／ＧａＡｓダブルヘテロ接合レーザを
対象として、（ナブマウン１〜１３および１５にそれぞ
れＳｉＣセラミックおよび高濃度ドープＳｌを用いた場
合について詳しく述べる。
第３図に示すように、サブマウント１３の下面にはＣｒ
／Ｎｉ／Ａｕ層１８、上面にはｌ’ 、ｉ ／ Ｐ ｔ
Ｊｆｌ １９およびパターン化したＡｕ層２ｏ、Δｕ−
８ｎはんだ層２１を真空蒸着法を用いて形成した。一方
、サブマウント１５の下面にはＣｒ／Ｎｉ／Ａｕ層２２
、上面にはＴｉ／Ｐｔ層２３お上２３ターン化したＰｂ
−８ｎ−Ｉｎはんだ層２４を真空蒸着法を用いて形成し
た。
／Ｎｉ／Ａｕ層１８、上面にはｌ’ 、ｉ ／ Ｐ ｔ
Ｊｆｌ １９およびパターン化したＡｕ層２ｏ、Δｕ−
８ｎはんだ層２１を真空蒸着法を用いて形成した。一方
、サブマウント１５の下面にはＣｒ／Ｎｉ／Ａｕ層２２
、上面にはＴｉ／Ｐｔ層２３お上２３ターン化したＰｂ
−８ｎ−Ｉｎはんだ層２４を真空蒸着法を用いて形成し
た。
組立工程ではサブマウンｈ１．３」−面のはんだ層２１
にレーザチップ１を設置し、窒素ガス中でａ着した。つ
いでサブマウント１３の下面をパッケージ本体部（第１
図８）にＰｂ−８ｎはんだ２５を用いて融着した。さら
に金線１４をボンディングしてＡｕ層２０と外部リード
端子１ｏとを接続した。サブマウント１５の下面はブロ
ック１６にＰ ｂ−Ｓ ｎはんだ２６を用いてあらかじ
め融着しておき、ブロック１６とヒートシンク８との間
にはＰ ｂ−Ｓ ｎ−Ｉ ｎはんだ層２７を設けて上記
はんだ層２４と同時に融着させ、レーザチップ１とサブ
マウント１５、ブロック１６とヒートシンク８における
それぞれのはんだ付けを行い組立工程を完了した。
にレーザチップ１を設置し、窒素ガス中でａ着した。つ
いでサブマウント１３の下面をパッケージ本体部（第１
図８）にＰｂ−８ｎはんだ２５を用いて融着した。さら
に金線１４をボンディングしてＡｕ層２０と外部リード
端子１ｏとを接続した。サブマウント１５の下面はブロ
ック１６にＰ ｂ−Ｓ ｎはんだ２６を用いてあらかじ
め融着しておき、ブロック１６とヒートシンク８との間
にはＰ ｂ−Ｓ ｎ−Ｉ ｎはんだ層２７を設けて上記
はんだ層２４と同時に融着させ、レーザチップ１とサブ
マウント１５、ブロック１６とヒートシンク８における
それぞれのはんだ付けを行い組立工程を完了した。
」二記実施例ではレーザチップ１の活性領域に近い電極
面をサブマウント１５に融着している。したがって第３
図に示したはんだ２４がレーザチップ１の側面に流れ出
ることによって短絡不良を引起こすおそれがあった。第
３図に示すＳｉＯ□膜２８ははんだ２４が側面へ流れ出
ることを防止するため、レーザチップ１にあらかじめ形
成したものである。
面をサブマウント１５に融着している。したがって第３
図に示したはんだ２４がレーザチップ１の側面に流れ出
ることによって短絡不良を引起こすおそれがあった。第
３図に示すＳｉＯ□膜２８ははんだ２４が側面へ流れ出
ることを防止するため、レーザチップ１にあらかじめ形
成したものである。
第４図はこの状態の説明図で矢印はレーザ光の出射方向
を示している。レーザチップ１の活性領域７に近い電極
２９の表面にＳｉｏ、膜を形成し、該ＳｉＯ□膜の外周
部だけを残し中心部を化学エツチングにより除去しであ
る。上記外周部に残された５ｉｎ２膜２８の幅は、電極
２９の寸法（〜３０ｏＸ４００＃ｆｆ１口）に対して僅
か２〜３％であるため、開孔部にだけはんだ層２４（第
３図）を融着するだけで十分な熱伝導効果をあげること
ができた。上記５ｉｎ２１漠２８の形成は、例えばスパ
ッタ蒸着法によりレーザのウェハに対して行い、ホトリ
ソグラフィ技術と化学エツチング技術とによって、第４
図に示すパターンを容易に形成することができる。
を示している。レーザチップ１の活性領域７に近い電極
２９の表面にＳｉｏ、膜を形成し、該ＳｉＯ□膜の外周
部だけを残し中心部を化学エツチングにより除去しであ
る。上記外周部に残された５ｉｎ２膜２８の幅は、電極
２９の寸法（〜３０ｏＸ４００＃ｆｆ１口）に対して僅
か２〜３％であるため、開孔部にだけはんだ層２４（第
３図）を融着するだけで十分な熱伝導効果をあげること
ができた。上記５ｉｎ２１漠２８の形成は、例えばスパ
ッタ蒸着法によりレーザのウェハに対して行い、ホトリ
ソグラフィ技術と化学エツチング技術とによって、第４
図に示すパターンを容易に形成することができる。
本実施例では第３図に示すように５個所のはんだ接合部
を有している。したがって組立工程が進むにつれて融点
が低いはんだ材を用いる工夫が要る。すなわち、上記の
はんだ付は工程では、はんだ材の融点の高い順にならべ
たとき、以下の条件を満たすことが望ましい。
を有している。したがって組立工程が進むにつれて融点
が低いはんだ材を用いる工夫が要る。すなわち、上記の
はんだ付は工程では、はんだ材の融点の高い順にならべ
たとき、以下の条件を満たすことが望ましい。
はんだ２１〉はんだ２５〉はんだ２４．２７はんだ２６
〉はんだ２４．２７ このため本実施例では下記の融点をもつ３種類のはんだ
剤を用いた。
〉はんだ２４．２７ このため本実施例では下記の融点をもつ３種類のはんだ
剤を用いた。
また良好なはんだ接合を得るため、接合面にあらかじめ
蒸着法などにより迎えはんだ層を形成する方法は極めて
効果的であった。
蒸着法などにより迎えはんだ層を形成する方法は極めて
効果的であった。
第５図は従来のジャンクションアップ構造、ジャンクシ
ョンダウン構造および本発明による方法で組み立てたＧ
ａＡｌｌＡｓ／ＧａＡｓダブルへテロ接合レーザの熱抵
抗θｂ、θ８およびＯｃの実測値をプロットしたもので
ある。各プロットは１０サンプルの平均値を示しＪ縦棒
は標準偏差を示している。
ョンダウン構造および本発明による方法で組み立てたＧ
ａＡｌｌＡｓ／ＧａＡｓダブルへテロ接合レーザの熱抵
抗θｂ、θ８およびＯｃの実測値をプロットしたもので
ある。各プロットは１０サンプルの平均値を示しＪ縦棒
は標準偏差を示している。
この結果から本発明によるときは、従来方式に較べ約２
８〜６８％という大幅な熱抵抗低減効果が達成できるこ
とが明らかである。−上記のように本発明は、半導体レ
ーザの熱抵抗を大幅に低減でき、連続動作時の接合温度
上昇を抑えることができるので、従来以−ヒの高出力動
作および長寿命動作を達成できるという著しい性能向上
の効果がある。
８〜６８％という大幅な熱抵抗低減効果が達成できるこ
とが明らかである。−上記のように本発明は、半導体レ
ーザの熱抵抗を大幅に低減でき、連続動作時の接合温度
上昇を抑えることができるので、従来以−ヒの高出力動
作および長寿命動作を達成できるという著しい性能向上
の効果がある。
本実施例は１つの発光領域を有する半導体レーザにつ−
いて記したが、複数の発光領域をもつ、いわゆるアレイ
型半導体レーザに対しても、本発明をより有効に適用で
きることは自明である。本発明は特に高出力動作する半
導体レーザに適しているが、通常の動作条件で用いる場
合においても、接合温度上昇を低減する効果を考えれば
、従来以」二の高信頼素子を実現することが、できる。
いて記したが、複数の発光領域をもつ、いわゆるアレイ
型半導体レーザに対しても、本発明をより有効に適用で
きることは自明である。本発明は特に高出力動作する半
導体レーザに適しているが、通常の動作条件で用いる場
合においても、接合温度上昇を低減する効果を考えれば
、従来以」二の高信頼素子を実現することが、できる。
また第１図および第２図に示した本発明の主要な構成部
分を気密型パッケージ内しこ設けることも可能である。
分を気密型パッケージ内しこ設けることも可能である。
上記のように本発明による半導体レーザの実装方法は、
半導体レーザチップの正および負の電極面のそれぞれに
対し、誘電体、１り４体もしくは金属のいずれかを主材
料として構成したサブマウント基体を、中間媒体物とし
て挟込む形で金属製ヒートシンクに取付けることにより
、熱の広がり効果を活用し半導体レーザの熱抵抗を大幅
に低減し、連続動作時の接合温度上昇を抑えることがで
きるので、高出力動作および長寿命動作を容易に達成す
ることができる。
半導体レーザチップの正および負の電極面のそれぞれに
対し、誘電体、１り４体もしくは金属のいずれかを主材
料として構成したサブマウント基体を、中間媒体物とし
て挟込む形で金属製ヒートシンクに取付けることにより
、熱の広がり効果を活用し半導体レーザの熱抵抗を大幅
に低減し、連続動作時の接合温度上昇を抑えることがで
きるので、高出力動作および長寿命動作を容易に達成す
ることができる。
第１図は本発明による半導体レーザの実装方法の一実施
例を示す正面図、第２図は上記実施例の平面図、第３図
は上記実施例におｔｊる素子周辺の詳細図、第４図はレ
ーザチップの外観斜視図、第５図は熱抵抗低減効果の説
明図、第６図は従来の！１′導体レーザの組立状態を示
す図、第７図は組立状態別の熱抵抗の説明図で、（ａ）
はジャンクションダウン構造、（ｂ）はジャンクション
アップ構造、（ｃ）は本発明の構造における熱抵抗をそ
れぞれ示している。 １・−・半導体レーザチップ ８．１１・・ヒートシンク １０・・リード端子 １３．１５・・・サブラウン１−基体 ２８・・・誘電体膜 代理人弁理士 中 村 純之助 第１図 第２図 第３図 第４図 第５図 第６図 第７図 ７：免］１頷ｊ或
例を示す正面図、第２図は上記実施例の平面図、第３図
は上記実施例におｔｊる素子周辺の詳細図、第４図はレ
ーザチップの外観斜視図、第５図は熱抵抗低減効果の説
明図、第６図は従来の！１′導体レーザの組立状態を示
す図、第７図は組立状態別の熱抵抗の説明図で、（ａ）
はジャンクションダウン構造、（ｂ）はジャンクション
アップ構造、（ｃ）は本発明の構造における熱抵抗をそ
れぞれ示している。 １・−・半導体レーザチップ ８．１１・・ヒートシンク １０・・リード端子 １３．１５・・・サブラウン１−基体 ２８・・・誘電体膜 代理人弁理士 中 村 純之助 第１図 第２図 第３図 第４図 第５図 第６図 第７図 ７：免］１頷ｊ或
Claims (5)
- （１）半導体レーザチップの正および負のそれぞれの電
極面に対し、誘電体、半導体もしくは金属の何れかを主
材料として構成したサブマウント基体を、中間媒体物と
して挟込む形で金属製ヒートシンクを取付けた半導体レ
ーザの実装方法。 - （２）上記サブマウント基体およびピーｌ−シンクは、
半導体レーザチップの電極からの放熱の熱流が広がり熱
抵抗を有するように構成されていることを特徴とする特
許請求の範囲第１項に記載した半導体レーザの実装方法
。 - （３）上記サブマウント基体は、電気絶縁性サブマウン
ト基体に形成した導電層を一方のバイアス端子とし、導
電性サブマウント基体を他方のバイアス端子とし、それ
ぞれのバイアス端子を外部リード端子に接続することを
特徴とする特許請求の範囲第１項または第２項に記載し
た半導体レーザの実装方法。 - （４）上記半導体レーザチップとサブマウント基体、さ
らにヒートシンクを融着するはんだは、半導体チップの
一電極面とサブマウント基体とを融着するはんだ１、上
記サブマウント基体とヒートシンクを融着するはんだ２
、上記レーザチップの他の電極面と他のサブマウント基
体を融着するはんだ；３、」二記他のサブマウント基体
と他のヒートシンクとを融着するはんだ４とにおいて、
それぞれのはんだの融点を、はんだ１、はんだ２、はん
だ３の順に低くし、はんだ４の融点をはんだ３の融点よ
り高くすることを特徴とする特許請求の範囲第１項ない
し第３項のいずれかに記載した半導体レーザの実装方法
。 - （５）上記半導体レーザチップは、少なくとも一方の電
極面が中央部分に開孔領域を有する誘電体膜によって被
覆されていることを特徴とする特許請求の範囲第１項な
いし第４項のいずれかに記載した半導体レーザの実装方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116516A JPS60261185A (ja) | 1984-06-08 | 1984-06-08 | 半導体レ−ザの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116516A JPS60261185A (ja) | 1984-06-08 | 1984-06-08 | 半導体レ−ザの実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60261185A true JPS60261185A (ja) | 1985-12-24 |
Family
ID=14689076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116516A Pending JPS60261185A (ja) | 1984-06-08 | 1984-06-08 | 半導体レ−ザの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60261185A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229890A (ja) * | 1987-03-19 | 1988-09-26 | Sharp Corp | 外部共振器型半導体レ−ザ装置 |
| JPH02148742A (ja) * | 1988-11-29 | 1990-06-07 | Sumitomo Metal Mining Co Ltd | リードフレーム |
| JPH02306681A (ja) * | 1989-05-22 | 1990-12-20 | Nippon Telegr & Teleph Corp <Ntt> | 半導体レーザ装置 |
| US6972496B2 (en) | 2001-06-12 | 2005-12-06 | Hynix Semiconductor Inc. | Chip-scaled package having a sealed connection wire |
-
1984
- 1984-06-08 JP JP59116516A patent/JPS60261185A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229890A (ja) * | 1987-03-19 | 1988-09-26 | Sharp Corp | 外部共振器型半導体レ−ザ装置 |
| JPH02148742A (ja) * | 1988-11-29 | 1990-06-07 | Sumitomo Metal Mining Co Ltd | リードフレーム |
| JPH02306681A (ja) * | 1989-05-22 | 1990-12-20 | Nippon Telegr & Teleph Corp <Ntt> | 半導体レーザ装置 |
| US6972496B2 (en) | 2001-06-12 | 2005-12-06 | Hynix Semiconductor Inc. | Chip-scaled package having a sealed connection wire |
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