JPS63132495A - 光半導体素子用サブマウント - Google Patents
光半導体素子用サブマウントInfo
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- JPS63132495A JPS63132495A JP61279068A JP27906886A JPS63132495A JP S63132495 A JPS63132495 A JP S63132495A JP 61279068 A JP61279068 A JP 61279068A JP 27906886 A JP27906886 A JP 27906886A JP S63132495 A JPS63132495 A JP S63132495A
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- optical semiconductor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光半導体素子チップの実装に適用される光半
導体素子用サブマウントに関するものである。
導体素子用サブマウントに関するものである。
通常、光半導体素子は、Ｐ型ＧＩＡＩＢ化合物半導体結
晶基板に活性層の結晶成長を行なった構造を有しており
、光半導体素子チップの電極とパッケージ端子との配線
により端子極性が決定される。
晶基板に活性層の結晶成長を行なった構造を有しており
、光半導体素子チップの電極とパッケージ端子との配線
により端子極性が決定される。
第５図および第６図は従来の光半導体素子用サブマウン
トおよび実装時の断面図をそれぞれ示したものである。
トおよび実装時の断面図をそれぞれ示したものである。
第５図において、１１はＳｉからなる電気導通性サブマ
ウント基体、２１はＴｉ層、２２はＮｉ層、２３はＡｕ
層であり、これらの層は拡散バリア層を兼ねた配線層２
７ｊｃ形成している。
ウント基体、２１はＴｉ層、２２はＮｉ層、２３はＡｕ
層であり、これらの層は拡散バリア層を兼ねた配線層２
７ｊｃ形成している。
３はＳｎからなる半田層である。また、第６図において
、４は表面がＡｕでメタライズされたブロックであり、
このブロック４は図示しないパッケージのコモン端子に
接合されている。５は光半導体素子チップ、５１はＧａ
Ａｓなどからなるチップ基板、５２は活性領域がＡｕで
メタライズされた表電極、６はチップ基板５１上に接合
されたＡｕ線である。
、４は表面がＡｕでメタライズされたブロックであり、
このブロック４は図示しないパッケージのコモン端子に
接合されている。５は光半導体素子チップ、５１はＧａ
Ａｓなどからなるチップ基板、５２は活性領域がＡｕで
メタライズされた表電極、６はチップ基板５１上に接合
されたＡｕ線である。
このように構成されたサブマウントを用いてチップ５を
実装するには、テップ５とサブマウントとブロック４と
を一括してヒートブロック上に位置決めし、素子チップ
５が動かないように上方から加圧しながら、ヒータ一温
度を上昇させ、半田層３を溶融させて接合し、その後、
チップ５上にＡｕ線６をワイヤーポンドして組立られる
。
実装するには、テップ５とサブマウントとブロック４と
を一括してヒートブロック上に位置決めし、素子チップ
５が動かないように上方から加圧しながら、ヒータ一温
度を上昇させ、半田層３を溶融させて接合し、その後、
チップ５上にＡｕ線６をワイヤーポンドして組立られる
。
前述した従来のサブマウントは、チップ５の表電極５２
に接合され、熱吸収体として最も効率良く作用する反面
、チップ５の表電極５２とパッケージのコモン端子とは
、このサブマウントとブロック４とにより導通接続され
、極性が固定されてしまうという問題があった。
に接合され、熱吸収体として最も効率良く作用する反面
、チップ５の表電極５２とパッケージのコモン端子とは
、このサブマウントとブロック４とにより導通接続され
、極性が固定されてしまうという問題があった。
この発明は、上記の問題を解決するためになされたもの
で、熱吸収体としてのサブマウントの効果を最大限生か
し、チップのパッケージ端子に対する極性をＡｕ線のポ
ンディング配線を変えることにより、選択できる電気絶
縁性の光半導体素子用サブマウントを得ることを目的と
している。
で、熱吸収体としてのサブマウントの効果を最大限生か
し、チップのパッケージ端子に対する極性をＡｕ線のポ
ンディング配線を変えることにより、選択できる電気絶
縁性の光半導体素子用サブマウントを得ることを目的と
している。
この発明に係る光半導体素子用サブマウントは、両面を
熱酸化処理したＴｉ基板でサブマウント基体を構成し、
その両面にバリア層を兼ねた多層導体層を設け、Ｓｉが
容易に拡散しない構造とし、この多層導体層の両面に選
択的な半田層を設けたものである。
熱酸化処理したＴｉ基板でサブマウント基体を構成し、
その両面にバリア層を兼ねた多層導体層を設け、Ｓｉが
容易に拡散しない構造とし、この多層導体層の両面に選
択的な半田層を設けたものである。
この発明における熱酸化膜は、Ｓｉ基板の電気導通性を
著しく低下させ、温度による変化のほとんどないオーミ
ック特性を有する。また、Ｓｎ半田層は、溶融時に素子
の表電極とブロックの表面に形成されているＡｕ層とで
Ａｕ−８ｎの共晶合金を生成し、巣のない密着した接合
層が形成され、素子の発熱を接合部に溜めろことがなく
、サブマウントの熱伝導性の効果が最大となる。
著しく低下させ、温度による変化のほとんどないオーミ
ック特性を有する。また、Ｓｎ半田層は、溶融時に素子
の表電極とブロックの表面に形成されているＡｕ層とで
Ａｕ−８ｎの共晶合金を生成し、巣のない密着した接合
層が形成され、素子の発熱を接合部に溜めろことがなく
、サブマウントの熱伝導性の効果が最大となる。
以下、図面を用いてこの発明の実施例を詳細に説明する
。
。
第１図はこの発明による光半導体素子用サブマウントの
一実施例を示す図で同図（ａ）は断面図、同図（ｂ）は
その平面図であり、前述の図と同一または相当する部分
には同一符号を付しである。同図において、Ｓｔ基板１
１の表面には温度変化の影響を受けないオーミック特性
を有する熱酸化膜（ＳｉＯｘ）１２が形成されてサブマ
ウント基体１が構成されており、このサブマウント基体
１の両面には、スパッタ法によりそれぞれ膜厚的５０Ｑ
１ＯＴｉ層２１、膜厚的１５００ ＸｏＮｉ層２２お
よび膜厚約５００芙のＡｕ層２３が順次積層されて拡散
バリア層を兼ね備えた配線層２が形成され℃いる。この
配線層２はＳｉの拡散によりチップ、ブロックとの接合
部での電気的または機械的な接着性の低下が生起するこ
とを防止している。また、これらの配線層２の主面（ブ
ロックとの接合面）には全面にＳｎ半田層３１が形成さ
れ、その裏面（チップとの接合面）には所要の接合面積
部分のみにＳｎ半田層３２が形成されてサブマウントが
構成されている。
一実施例を示す図で同図（ａ）は断面図、同図（ｂ）は
その平面図であり、前述の図と同一または相当する部分
には同一符号を付しである。同図において、Ｓｔ基板１
１の表面には温度変化の影響を受けないオーミック特性
を有する熱酸化膜（ＳｉＯｘ）１２が形成されてサブマ
ウント基体１が構成されており、このサブマウント基体
１の両面には、スパッタ法によりそれぞれ膜厚的５０Ｑ
１ＯＴｉ層２１、膜厚的１５００ ＸｏＮｉ層２２お
よび膜厚約５００芙のＡｕ層２３が順次積層されて拡散
バリア層を兼ね備えた配線層２が形成され℃いる。この
配線層２はＳｉの拡散によりチップ、ブロックとの接合
部での電気的または機械的な接着性の低下が生起するこ
とを防止している。また、これらの配線層２の主面（ブ
ロックとの接合面）には全面にＳｎ半田層３１が形成さ
れ、その裏面（チップとの接合面）には所要の接合面積
部分のみにＳｎ半田層３２が形成されてサブマウントが
構成されている。
このように構成されたサブマウントは、第２図に示すよ
うにブロック４上に主面側のＳｎ半田層３１を下に向け
て配置するとともに裏面側のＳｎ半田層３２上に光半導
体素子チップ５をその表電極５２側を対向させて配置し
、位置決めした後、上方から加圧しながら、ヒータ一温
度を上昇させ、Ｓｎ半田層３１．３２を溶融させ接合さ
せる。この場合、サブマウントの裏面（ブロック４との
接合面）は、全面側形成されたＳｎ半田層３１と、ブロ
ック４の表面に形成されているＡｕメタ曳イズ層とで溶
融時にそれぞれＡｕ−８ｎ共晶合金を生成し、強固な接
着強度で接合される。また、このサブマウントの主面（
チップ５との接合面）に形成されたＳｎ半田層３２も同
様に溶融時にチップ５の表電極５２のＡｕメタライズ層
とでそれぞれＡｕ−８ｎ共晶合金を生成し、強固に接合
される。
うにブロック４上に主面側のＳｎ半田層３１を下に向け
て配置するとともに裏面側のＳｎ半田層３２上に光半導
体素子チップ５をその表電極５２側を対向させて配置し
、位置決めした後、上方から加圧しながら、ヒータ一温
度を上昇させ、Ｓｎ半田層３１．３２を溶融させ接合さ
せる。この場合、サブマウントの裏面（ブロック４との
接合面）は、全面側形成されたＳｎ半田層３１と、ブロ
ック４の表面に形成されているＡｕメタ曳イズ層とで溶
融時にそれぞれＡｕ−８ｎ共晶合金を生成し、強固な接
着強度で接合される。また、このサブマウントの主面（
チップ５との接合面）に形成されたＳｎ半田層３２も同
様に溶融時にチップ５の表電極５２のＡｕメタライズ層
とでそれぞれＡｕ−８ｎ共晶合金を生成し、強固に接合
される。
このような構成において、Ｓｎ半田層３２は接合面とな
る表電極５２の表面積部分のみパターニングされ、チッ
プ５の発光点付近はＳｎ半田層３２が形成されていない
ので、その端面から出力されるレーザ光が妨げられるこ
とはない。また、前述したテップ５のチップ基板５１お
よびサブマウントの配線層２には、それぞれＡｕ線６１
．６２がそれぞれ接合され、チップ５のＮｕ表電極５２
と電気的に接続されてお９、ブロック４がコモン端子に
接続されていることから、Ａｕ線６１がブロック４に接
合されると、コモンアノード極性のパッケージとなＣ１
Ａｕ線６２がブロック４に接合されると、コモンカソー
ド極性のパッケージとなる。したがって、Ａｕ線６１．
６２の配線接続の選択によってパッケージ端子の極性を
選択することができる。これらはＰ型のＧａＡｓ基板５
１以外の光半導体素子についても同様のことが言える。
る表電極５２の表面積部分のみパターニングされ、チッ
プ５の発光点付近はＳｎ半田層３２が形成されていない
ので、その端面から出力されるレーザ光が妨げられるこ
とはない。また、前述したテップ５のチップ基板５１お
よびサブマウントの配線層２には、それぞれＡｕ線６１
．６２がそれぞれ接合され、チップ５のＮｕ表電極５２
と電気的に接続されてお９、ブロック４がコモン端子に
接続されていることから、Ａｕ線６１がブロック４に接
合されると、コモンアノード極性のパッケージとなＣ１
Ａｕ線６２がブロック４に接合されると、コモンカソー
ド極性のパッケージとなる。したがって、Ａｕ線６１．
６２の配線接続の選択によってパッケージ端子の極性を
選択することができる。これらはＰ型のＧａＡｓ基板５
１以外の光半導体素子についても同様のことが言える。
また、前述した実施例は単一の活性層を有する光半導体
素子を用いたが、複数の活性層を有する光半導体素子に
ついても同様に適用できる。
素子を用いたが、複数の活性層を有する光半導体素子に
ついても同様に適用できる。
第３図（ａ） ＋ （ｂ）は２点の発光点を有する光半
導体素子チップに適用するサブマウントの断面図、その
平面図を示したものである。同図において、７はメサ溝
であり、このメサ溝７は、サブマウント基体１に配線層
２を形成した後、ｓｉ基板１１の位置までエツチングし
【形成されており、このメサ溝７ｔ−中心として左右対
称に配線層２が分離され、全面半田層３１および部分半
田層３２を形成することによシ、第２図に示したサブマ
ウント２組を一体化した構造のサブマウントを形成する
ことができる。
導体素子チップに適用するサブマウントの断面図、その
平面図を示したものである。同図において、７はメサ溝
であり、このメサ溝７は、サブマウント基体１に配線層
２を形成した後、ｓｉ基板１１の位置までエツチングし
【形成されており、このメサ溝７ｔ−中心として左右対
称に配線層２が分離され、全面半田層３１および部分半
田層３２を形成することによシ、第２図に示したサブマ
ウント２組を一体化した構造のサブマウントを形成する
ことができる。
第４図は前述したサブマウント基体１上に２点発光のチ
ップ５′ を実した場合の斜視図を示したもめである。
ップ５′ を実した場合の斜視図を示したもめである。
同図において、このチップ５′および分離された配線層
２上にそれぞれＡｕ線６３．６４を接合し、Ａｕ線６１
〜６４の配線接続を適宜選択することによシ、パッケー
ジ端子の極性を選択することができる。このようにメサ
溝Ｔで配線層２を分離することにより、複数の発光点を
有するテップ５を一個のサブマウント上に実装すること
ができる。
２上にそれぞれＡｕ線６３．６４を接合し、Ａｕ線６１
〜６４の配線接続を適宜選択することによシ、パッケー
ジ端子の極性を選択することができる。このようにメサ
溝Ｔで配線層２を分離することにより、複数の発光点を
有するテップ５を一個のサブマウント上に実装すること
ができる。
以上説明したようにこの発明によれば、Ｓｉという安価
な材料でチップとブロック間を安定かつ強固に接合でき
る電気絶縁性のサブマウントが得られるので、チップの
活性層のある電極をサブマウントに接合する、いわゆる
ジャンクションダウンの組立方式でサブマウントが熱吸
収体として最大効果が得られるとともに光半導体素子の
長期寿命と温度特性に優れ、Ａｕ線の配線接続を適宜選
択するより、パッケージ端子の極性を選択できるという
極めて優れた効果が得られる。
な材料でチップとブロック間を安定かつ強固に接合でき
る電気絶縁性のサブマウントが得られるので、チップの
活性層のある電極をサブマウントに接合する、いわゆる
ジャンクションダウンの組立方式でサブマウントが熱吸
収体として最大効果が得られるとともに光半導体素子の
長期寿命と温度特性に優れ、Ａｕ線の配線接続を適宜選
択するより、パッケージ端子の極性を選択できるという
極めて優れた効果が得られる。
第１図（＆） 、 （ｂ）はこの発明の一実施例による
光半導体素子用サブマウントの断面図、その平面図、第
２図は光半導体素子用ザブマウントの実装図、第３図（
ａＪ 、 ＜ｂ）は２点の発光点を持つ光半導体素子用
サブマウントの断面図、その平面図、第４図は光半導体
素子用サブマウントの斜視図、第５図は従来の光半導体
素子用サブマウントの断面図、第６図は従来の光半導体
素子用サブマウントの実装図である。 １・・・・サブマウント基体、１１・・・・Ｓｔ基板、
１２・・・・熱酸化膜、２・・・・配線層、２１・・・
・Ｔｉ層、２２・・・・Ｎｉ層、２３・・・・Ａｕ層、
３，３１．３２・・・・半田層、４・・・・ブロック、
５．５′・・・・チップ、５１・・・・チップ基板、５
２・・・・表電極、６１゜６２．６３，６４・・φ・Ａ
ｕ線、７＊ａ＊ｓメサ溝。
光半導体素子用サブマウントの断面図、その平面図、第
２図は光半導体素子用ザブマウントの実装図、第３図（
ａＪ 、 ＜ｂ）は２点の発光点を持つ光半導体素子用
サブマウントの断面図、その平面図、第４図は光半導体
素子用サブマウントの斜視図、第５図は従来の光半導体
素子用サブマウントの断面図、第６図は従来の光半導体
素子用サブマウントの実装図である。 １・・・・サブマウント基体、１１・・・・Ｓｔ基板、
１２・・・・熱酸化膜、２・・・・配線層、２１・・・
・Ｔｉ層、２２・・・・Ｎｉ層、２３・・・・Ａｕ層、
３，３１．３２・・・・半田層、４・・・・ブロック、
５．５′・・・・チップ、５１・・・・チップ基板、５
２・・・・表電極、６１゜６２．６３，６４・・φ・Ａ
ｕ線、７＊ａ＊ｓメサ溝。
Claims (1)
- 【特許請求の範囲】 （１）電気導通性基板の両面に電気絶縁材料を形成して
サブマウント基体を構成しかつ該サブマウント基体の両
面にＴｉ層、Ｎｉ層およびＡｕ層からなる多層導体層を
設けるとともに該多層導体層の一方の面にパターニング
された第１の半田層を設け、該多層導体層の他方の面に
全面に第２の半田層を設けたことを特徴とする光半導体
素子用サブマウント。（２）前記サブマウント基体は電
気導通性基板としてＳｉと、電気絶縁材料として熱酸化
膜とで構成したことを特徴とする特許請求の範囲第１項
記載の光半導体素子用サブマウント。 （３）前記第１の半田層を、光半導体素子の発光点近傍
を除く部分に設けたことを特徴とする特許請求の範囲第
１項記載の光半導体素子用サブマウント。 （４）前記サブマウント基体上に多層配線層が複数に分
離して形成され互いに電気絶縁された複数の面を有して
いることを特徴とした特許請求の範囲第１項記載の光半
導体素子用サブマウント。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279068A JPS63132495A (ja) | 1986-11-21 | 1986-11-21 | 光半導体素子用サブマウント |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279068A JPS63132495A (ja) | 1986-11-21 | 1986-11-21 | 光半導体素子用サブマウント |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63132495A true JPS63132495A (ja) | 1988-06-04 |
Family
ID=17605964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61279068A Pending JPS63132495A (ja) | 1986-11-21 | 1986-11-21 | 光半導体素子用サブマウント |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63132495A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0366191A (ja) * | 1989-08-03 | 1991-03-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH03148192A (ja) * | 1989-11-02 | 1991-06-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH03227084A (ja) * | 1990-01-31 | 1991-10-08 | Mitsubishi Electric Corp | 半導体組立方法 |
| JP2002335032A (ja) * | 2001-05-08 | 2002-11-22 | Sony Corp | 光学装置およびその製造方法 |
| US7380698B2 (en) * | 2002-11-01 | 2008-06-03 | Atotech Deutschland Gmbh | Method of connecting module layers suitable for the production of microstructure modules and a microstructure module |
| JP2008193092A (ja) * | 2007-02-06 | 2008-08-21 | Kuei-Fang Chen | 発光ダイオードチップ支持体、及び、その利用方式 |
| JP2014517542A (ja) * | 2011-06-16 | 2014-07-17 | オスラム ゲーエムベーハー | 照明デバイスの製造方法および照明デバイス |
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1986
- 1986-11-21 JP JP61279068A patent/JPS63132495A/ja active Pending
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