KR20000052059A - 반도체장치의 캐패시터 및 그 제조방법 - Google Patents

반도체장치의 캐패시터 및 그 제조방법 Download PDF

Info

Publication number
KR20000052059A
KR20000052059A KR1019990002876A KR19990002876A KR20000052059A KR 20000052059 A KR20000052059 A KR 20000052059A KR 1019990002876 A KR1019990002876 A KR 1019990002876A KR 19990002876 A KR19990002876 A KR 19990002876A KR 20000052059 A KR20000052059 A KR 20000052059A
Authority
KR
South Korea
Prior art keywords
upper electrode
capacitor
layer
tin
electrode
Prior art date
Application number
KR1019990002876A
Other languages
English (en)
Other versions
KR100310825B1 (ko
Inventor
조복원
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019990002876A priority Critical patent/KR100310825B1/ko
Priority to US09/291,305 priority patent/US6238964B1/en
Publication of KR20000052059A publication Critical patent/KR20000052059A/ko
Application granted granted Critical
Publication of KR100310825B1 publication Critical patent/KR100310825B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체장치의 캐패시터 및 그 제조방법에 관한 것으로서, 특히, Ta2O5를 유전막으로 사용하고 TiN으로 상부전극을 형성하는 반도체 메모리용 캐패시터에서 상부전극과 유전막 사이의 계면에 염소를 포함하지 않는 TiN막을 개재시키므로서 Ta2O5/TiN 계면 특성을 개선시켜서 누설전류 특성을 개선시키고 또한 3차원적 캐패시터 구조에서도 안정된 두께를 갖는 상부전극을 확보할 수 있도록한 반도체장치의 캐패시터 상부전극 및 그 형성방법에 관한 것이다.
본 발명은 반도체기판과, 반도체기판의 소정 부위에 형성된 불순물영역과, 불순물영역을 노출시키는 접촉구를 가지며 반도체기판상에 형성된 절연층과, 접촉구를 매립하는 도전성 플러그와, 플러그와 접촉하며 절연층 위에 형성된 하부전극과, 하부전극 표면에 형성된 유전막과, 유전막의 특성을 손상시키지 않는 물질로 이루어지고 유전막 위에 형성된 제 1 상부전극과, 제 1 상부전극을 덮는 제 2 상부전극을 포함하여 이루어진다. 본 발명의 캐패시터 제조방법은 불순물 확산영역을 갖고 층간절연층으로 덮인 반도체기판에 층간절연층의 소정 부위를 제거하여 불순물 확산영역의 일부 표면을 노출시키는 접촉구를 형성하는 단계와, 확산영역과 전기적으로 연결되고 접촉구를 매립하는 도전성 플러그를 형성하는 단계와, 플러그 상부표면으로 부터 층간절연층의 일부 표면으로 연장된 하부전극을 형성하는 단계와, 하부전극 위에 유전막을 형성하는 단계와, 유전막을 덮으며 유전막의 특성을 손상시키지 않는 물질로 이루어진 제 1 상부전극을 형성하는 단게와 제 1 상부전극을 덮는 단차피복도가 우수한 제 2 상부전극을 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 캐패시터 및 그 제조방법{A capacitor and a fabricating method thereof in semiconductor device}
본 발명은 반도체장치의 캐패시터 및 그 제조방법에 관한 것으로서, 특히, Ta2O5를 유전막으로 사용하고 TiN으로 상부전극을 형성하는 반도체 메모리용 캐패시터에서 상부전극과 유전막 사이의 계면에 염소를 포함하지 않는 별도의 TiN막을 개재시키므로서 Ta2O5/TiN 계면 특성을 개선시켜서 누설전류 특성을 개선시키고 또한 3차원적 캐패시터 구조에서도 안정된 두께를 갖는 상부전극을 확보할 수 있도록한 반도체장치의 캐패시터 상부전극 및 그 형성방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 캐패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 일반적으로 축전 용량을 증가시키기 위해서는 캐패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전체의 표면적을 증가시킨다.
디램제조공정에서 셀부를 구성하기 위하여 반도체기판 위에 트랜지스터 등을 형성한 다음 다수개의 다결정실리콘층으로 스토리지전극 및 플레이트전극을 형성하고 유전막을 그 사이에 개재시켜 캐패시터를 형성한 다음 소자간의 전기적 연결을 위하여 금속배선공정을 실시하게 된다.
캐패시터의 정전용량 확보를 위하여 하부전극과 Ta2O5유전막 사이의 계면층의 두께를 감소시키고 동시에 Ta2O5유전막 두께 역시 감소시킬 때, 더 이상 이러한 방법으로 캐패시터의 누설전류(leakage current) 감소를 도모할 수 없게 된다. 따라서, 소자의 누설전류 특성을 개선시킬 수 있는 방법으로 Ta2O5유전막 형성후 특성을 개선시키기 위한 어닐링공정의 최적화 및 상부전극 형성의 최적화를 통하여 캐패시터의 누설전류를 제어하여야 한다.
특히, Ta2O5유전막의 하부전극을 텅스텐과 같은 금속으로 형성할 경우 금속과 Ta2O5사이에 계면층의 형성이 곤란하다. 따라서, MIM(Metal-Insulator-Metal) 구조의 캐패시터에서 누설전류 특성을 개선시킬 수 있는 방법으로 위에서 설명한 Ta2O5어닐링공정을 최적화하거나 상부전극과 유전막 계면의 조건을 최적화 하여야 한다.
Ta2O5를 유전막으로 사용하는 캐패시터에 있어서, 상부전극인 플레이트전극 형성용 물질로 TiN이 주로 사용되고 있다. 이러한 상부전극 형성물질인 TiN은 TDMAT나 TDEAT와 같은 금속유기 소스(Metal-Organic source)를 사용하여 CVD(chemical vapor deposition)법으로 형성하는 MOCVD-TiN을 만들거나, 무기 소스(inorganic source)인 TiCl4를 NH3와 반응시켜 형성하는 TiCl4-TiN으로 만들어진다.
MOCVD-TiN와 TiCl4-TiN중 TiCl4-TiN이 증착시 단차피복도(step coverage) 특성이 매우 우수하기 때문에 캐패시터의 상부전극 형성물질로 가장 적합하다고 평가된다. 예를 들어, 유기 소스인 TDMAT로 TiN층을 형성한 경우에 TiN층은 컬럼(columnar)구조를 갖고 또한 TiN층에 잔류한 탄소가 TiN층 하부막인 Ta2O5막으로 이동하여 유전막의 특성에 영향을 준다. 반면에 TiCl4-TiN은 다결정(polycrystalline)구조를 갖는다.
하부전극 위에 유전막으로 Ta2O5막을 형성하고 그 위에 상부전극으로 TiCl4-TiN층 CVD증착시에는 TiN층의 내부나 Ta2O5막과 TiN층 계면에 Cl이 잔류하게 된다. 잔류한 Cl은 Ta2O5막을 일부 붕괴시켜 Ta를 석출시키므로서 누설전류의 경로를 형성하므로 캐패시터 동작시 유전막의 뉴설전류 특성을 열화시키게 된다.
도 1 내지 도 3은 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도이다.
도 1을 참조하면, P형의 반도체기판인 실리콘기판(10) 상의 소정부위에 아세닉(As) 또는 인(P) 등의 N형 불순물을 고농도로 도핑하여 소오스 및 드레인영역으로 이용되는 불순물영역(11)을 형성한다.
그리고, 반도체기판(10) 상에 층간절연층으로 산화막(12)을 화학기상증착법(이하 CVD라 한다)으로 증착하여 형성한다.
그다음, 층간절연층층(12) 위에 포토레지스트를 이용하는 포토리쏘그래피(photolithography) 공정을 실시하여 불순물영역(11)의 표면을 노출시키는 접촉구를 형성한다.
그리고, 스토리지전극용 플러그를 접촉구를 충분히 매립하도록 형성하기 위하여 층간절연층(12) 위에 텅스텐을 CVD법으로 증착하여 형성한 다음 층간절연층(12)의 표면이 노출되도록 에치백하여 접촉홀을 매립하고 불순물영역(11)과 전기적으로 콘택된 플러그(13)를 형성한다.
그 다음, 노출된 플러그(13) 표면을 포함하는 층간절연층(12) 위에 텅스텐층을 CVD 방법으로 증착한 다음 텅스텐층에 포토리쏘그래피법으로 건식식각을 실시하여 스토리지전극(14)을 패터닝한다. 이때, 형성되는 스토리지전극의 형태는 박스형, 크라운형, 실린더형 또는 핀형 등 다양한 형태의 3차원 구조로 패터닝될 수 있다.
도 2를 참조하면, 노출된 스토리지전극(14)의 표면에 유전상수값이 뛰어난 Ta2O5를 증착하여 유전막(15)을 형성한 다음, 산소 분위기에서 유전막(15)에 후처리공정을 실시하여 유전막(15)의 특성을 좋게한다. 이는, 유전막(15)이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.
이때, 전술한 바와 같이 MIS(Metal-insulator-Semiconductor)구조에서 실리콘과 의 Ta2O5층 계면에 30-50 Å 두께의 Si-O-N 층이 누설전류를 방지하는데 비해 MIM 구조에서는 이와 같은 효과를 기대하기 어렵다.
도 3을 참조하면, 유전막(15)의 표면을 포함하는 층간절연층(12) 위에 TiN층을 증착하여 상부전극인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다. 이때 TiN층(16)은 유전막(15) 위에 무기 소스(inorganic source)인 TiCl4를 NH3와 반응시켜 형성하는 TiCl4-TiN으로 만들어진다. 따라서 상부전극으로 TiCl4-TiN층 CVD증착시에 TiN층의 내부나 Ta2O5막과 TiN층 계면에 Cl이 잔류하게 된다. 잔류한 Cl은 금속인 Ta를 석출시키므로서 전기한 바와 같이 캐패시터 동작시 유전막의 뉴설전류 특성을 열화시키게 된다.
그러나, 상술한 종래의 기술에 따른 캐패시터 및 그 제조방법은 Ta2O5유전막을 사용하여 캐패시터를 형성할 경우 상부전극과 Ta2O5층 사이에 잔류한 Cl은 전기한 바와 같이 캐패시터 동작시 유전막의 뉴설전류 특성을 열화시키며, 또한, TiCl4-TiN층은 그레인 구조에 기인한 1E10 오더(order, dyne/㎠)의 높은 인장 스트레스(tensile stress)에 의해 유기된 누설전류(stress-induced leakage current)에 기인한 누설전류특성을 열화시키는 문제점이 있다.
따라서, 본 발명의 목적은 Ta2O5와 같은 고유전막을 메모리 소자의 캐패시터에 적용시킬 경우 TiN으로 상부전극을 형성하는 반도체 메모리용 캐패시터에서 상부전극과 유전막 사이의 계면에 염소를 포함하지 않는 TiN막을 개재시키므로서 Ta2O5/TiN 계면 특성을 개선시켜서 누설전류 특성을 개선시키고 또한 3차원적 캐패시터 구조에서도 안정된 두께를 갖는 상부전극을 확보할 수 있도록한 반도체장치의 캐패시터 상부전극 및 그 형성방법을 제공하는데 있다.
상술한 목적을 달성하기 위하여 본 발명에 따른 반도체장치의 캐패시터는 반도체기판과, 반도체기판의 소정 부위에 형성된 불순물영역과, 불순물영역을 노출시키는 접촉구를 가지며 반도체기판상에 형성된 절연층과, 접촉구를 매립하는 도전성 플러그와, 플러그와 접촉하며 절연층 위에 형성된 하부전극과, 하부전극 표면에 형성된 유전막과, 유전막의 특성을 손상시키지 않는 물질로 이루어지고 유전막 위에 형성된 제 1 상부전극과, 제 1 상부전극을 덮는 제 2 상부전극을 포함하여 이루어진다.
상술한 목적을 위하여 본 발명에 따른 반도체장치의 캐패시터 제조방법은 불순물 확산영역을 갖고 층간절연층으로 덮인 반도체기판에 층간절연층의 소정 부위를 제거하여 불순물 확산영역의 일부 표면을 노출시키는 접촉구를 형성하는 단계와, 확산영역과 전기적으로 연결되고 접촉구를 매립하는 도전성 플러그를 형성하는 단계와, 플러그 상부표면으로 부터 층간절연층의 일부 표면으로 연장된 하부전극을 형성하는 단계와, 하부전극 위에 유전막을 형성하는 단계와, 유전막을 덮으며 유전막의 특성을 손상시키지 않는 물질로 이루어진 제 1 상부전극을 형성하는 단게와 제 1 상부전극을 덮는 단차피복도가 우수한 제 2 상부전극을 형성하는 단계를 포함하여 이루어진다.
도 1 내지 도 3은 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도
도 4 내지 도 7은 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도
도 8은 본 발명에 따라 제조된 반도체장치의 캐패시터 단면도
본 발명은 Ta2O5와 같은 고유전막을 반도체 메모리소자의 캐패시터에 사용할 수 있도록 한 기술에 관한 것으로서, 유전막인 Ta2O5막의 상부전극을 TiN으로 형성할 경우 Ta2O5막과 TiN층의 계면에 Cl을 배제시키므로서 캐패시터의 누설전류 특성을 개선시키고, 실린더 구조 등의 3차원 구조에서도 전기적으로 문제되지 않도록 상부전극 TiN층의 두께를 확보할 수 있도록한 캐패시터 상부전극과 그 제조방법에 관한 것이다.
하부전극 위에 유전막으로 Ta2O5막을 형성하고 그 위에 상부전극으로 TiCl4-TiN층 CVD증착시에 TiN층의 내부나 Ta2O5막과 TiN층 계면에 Cl이 잔류하게 된다. 잔류한 Cl은 Ta를 석출시켜 캐패시터 동작시 유전막의 뉴설전류 특성을 열화시키게 된다. 따라서, TiN층에 존재하는 Cl의 양을 감소시켜야 한다.
이를 위하여, CVD법으로 형성되는 TiN층의 증착온도를 높이거나, TiN층 증착 후 NH3를 그 위에 흘리는(flowing) 후처리를 TiN층에 실시하여 준다. 이와 같은 방법으로 TiN층에 존재하는 Cl의 양을 감소시킬 수는 있지만 Ta2O5막과 TiN층 사이의 계면에 존재하는 Cl을 완전히 제거하기는 어렵다.
Ta2O5막을 유전막으로 사용하고 고종횡비(high aspect ratio)를 갖는 캐패시터의 상부전극으로 단차피복도가 우수한 TiCl4-TiN층을 CVD증착시, Cl이 초래하는 누설전류특성 열화의 메카니즘은 다음과 같다.
CVD증착된 TiN층 내에 Cl은 TiClx의 형태로 존재하고, 650℃ 이상의 열공정에 의해 Ta2O5막/TiCl4-TiN층 계면에서 Ta2O5와 반응한다. Ta2O5는 TiOx와 Ta로 분해되고 Cl은 아웃개싱(outgassing)된다. 이때의 반응식은 다음과 같다.
TiClx+ Ta2O5→ TiOx+ Ta + Cl↑
이와 같이, Ta2O5막/TiCl4-TiN층 계면에서 형성된 Ta이 전기적 통로 역할을 하게 되므로 Ta2O5의 유전막 특성을 열화시키는 것이다. 즉, 높은 유전상수값을 갖는 Ta2O5막이 분해되어 다른 물질로 해리되어 유전상수값이 저하되고 유전체의 성질을 일부 잃게 되므로서 누설전류를 증가시키는 것이다.
따라서, Ta2O5막/TiCl4-TiN층 계면에 Cl이 존재하지 않으면서 3차원 구조를 갖는 캐패시터에서 상부전극의 필요 두께를 확보할 수 있는 상부전극 형성 기술이 필요하다.
그리고, TiCl4-TiN층은 그레인(grain)상태에 기인한 1E10 오더(order, dyne/㎠)의 높은 인장 스트레스(tensile stress)에 의해 유기된 누설전류(stress0induced leakage current)를 일으킨다. 따라서, TiCl4-TiN층의 스트레스에 기인한 누설전류 특성의 열화를 방지하기 위해서 증착 두께를 전기적으로 문제가 없는 한도내에서 가능하면 그 형성 두께를 작게 하여야 한다.
반도체장치의 캐패시터를 제조하기 위하여 하부전극인 스토리지전극을 형성한 다음 그 위에 유전막으로 Ta2O5를 증착하여 형성한 후 상부전극으로 TiCl4를 소스가스로 이용한 TiN층 형성 전에, 아래와 같은 방법으로 Cl을 함유하지 않은 TiN층을 일차로 유전막 위에 형성한 다음 단차피복도(step coverage)가 좋은 TiCl4-TiN층을 필요한 두께만큼 증착하므로서 플레이트전극인 상부전극을 형성하여 캐패시터 소자를 완성한다.
첫째, TDMAT 또는 TDEAT 등의 유기금속물질을 소스로 이용한 유기금속CVD법으로 형성한 TiN층
둘째, PVD(Physical Vapor Deposition)법으로 증착한 TiN층
셋째, CVD법으로 Ti층을 증착한 다음 NH3나 N2분위기에서 Ti층을 질화처리(nitridation)하여 형성한 TiN층
Ta2O5를 유전막으로 사용하는 캐패시터에서 가장 유력한 상부전극 형성물질은 앞서 말한 TiCl4를 소스기체로 이용하여 CVD법으로 형성한 TiN이다. 그러나, TiCl4-TiN층 형성시 TiN층 내부 또는 Ta2O5/TiN 계면에 존재하는 Cl이 이후 열공정에서 Ta를 석출시키므로 누설전류특성 열화 원인이 된다. 특히, 여러가지의 누설전류발생 원인 중 Ta2O5/TiN 계면에 존재하는 Cl의 영향이 가장 크므로 본 발명에서는 계면부에 Cl이 잔류하지 않도록 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 4 내지 도 7은 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도이고, 도 8은 본 발명에 따라 제조된 반도체장치의 캐패시터 단면도이다.
도 4를 참조하면, 제 1 도전형인 P형의 반도체기판인 실리콘기판(20) 상에 게이트산화막(도시안함)과 게이트(도시안함)를 형성하고 이를 이용하여 기판(20)의 소정 부위에 아세닉(As) 또는 인(P) 등의 제 2 도전형인 N형 불순물을 고농도로 도핑하여 트랜지스터의 소오스 및 드레인영역으로 이용되는 불순물영역(21)을 형성한다.
그리고, 실리콘기판(20) 상에 층간절연층(ILD, Inter Layer Dielectric,22)으로 산화막(22)을 화학기상증착법(Chemical Vapor Deposition, 이하 CVD라 한다)으로 증착하여 형성한다.
그다음, 층간절연층(22) 위에 포토레지스트를 도포한 다음 노광 및 현상하여 불순물영역(21)의 상부에 위치한 층간절연층(22) 표면을 노출하는 포토레지스트패턴(도시안함)을 정의한다. 포토레지스트패턴을 식각마스크로 이용하는 건식식각을 층간절연층(22)에 실시하여 불순물영역(21)의 일부 표면을 노출시키는 접촉구를 형성한 다음 표토레지스트패턴을 제거한다.
그리고, 스토리지전극용 플러그를 접촉구를 충분히 매립하도록 형성하기 위하여 층간절연층(22) 위에 텅스텐을 CVD법으로 증착하여 형성한 다음 층간절연층(22)의 표면이 노출되도록 에치백하여 접촉홀을 매립하고 불순물영역(21)과 전기적으로 콘택된 플러그(23)를 형성한다.
그 다음, 노출된 플러그(23) 표면을 포함하는 층간절연층(22) 위에 불순물이
도핑된 다결정실리콘층을 CVD 방법으로 증착한 다음 다결정실리콘층에 포토리쏘그래피법으로 건식식각을 실시하여 스토리지전극(24)을 패터닝한다. 이때, 형성되는 스토리지전극의 형태는 박스형, 크라운형, 실린더형 또는 핀형 등 다양한 형태로 패터닝될 수 있다. 그리고 누설전류 특성을 좋게 하기 위하여 NH3분위기에서 스토리지전극(24)의 표면을 RTN(Rapid Thermal Nitrization) 처리한다. 이때, 도면에 도시되지는 않았으나 실리콘층 표면에 10Å 정도의 누설전류 등을 방지하는 얇은 질화박막(도시안함)이 생긴다.
이때, 스토리지전극(24)은 MIM구조로 캐패시터를 제조하기 위하여 다결정실리콘 대신 텅스텐 등의 금속으로 형성할 수 있다. 스토리지전극(24)을 금속으로 형성한 경우, RTN처리공정은 생략한다.
도 5를 참조하면, 노출된 스토리지전극(24)의 표면에 Ta2O5를 증착하여 유전막(25)을 형성한 다음, 산소 분위기에서 유전막(25)에 후처리공정을 실시하여 유전막(25)의 유전체 특성을 좋게한다. 이는, 유전막(25)이 일반적으로 Ta2O5-x형태로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 포화상태(saturated)의 Ta2O5로 이루어진 분자식을 형성하기 위함이다.
도 6을 참조하면, 유전막(25)의 표면을 포함하는 층간절연층(22) 위에 Cl을 함유하지 않은 TiN으로 이루어진 제 1 상부전극(26)을 형성한다. 이때, 제 1 상부전극(26)은 다음과 같은 방법 중 하나를 선택하여 형성한다.
첫째, TDMAT 또는 TDEAT를 소스로 이용한 유기금속CVD법으로 TiN층을 형성하거나, 둘째, PVD(Physical Vapor Deposition)법으로 증착한 TiN층을 형성하거나, 셋째, CVD법으로 Ti층을 유전막(25) 위에 증착한 다음 NH3나 N2분위기에서 Ti층을 질화처리(nitridation)하여 TiN층을 형성한다.
제 1 상부전극을 유기금속물질을 소스기체로 하여 형성한 경우 TiN층이 -9 order dyne/㎠의 압축스트레스(compressive stress)를 갖고 제 2 상부전극의 TiN층이 +10 order dyne/㎠의 인장스트레스(tensile stress)를 갖기 때문에 이들의 스트레스 갑이 서로 상쇄되어 소자의 전기적 특성이 개선된다.
또한, TDMAT나 TDEAT를 소스로 사용하여 형성한 제 1 상부전극의 TiN층 구조는 컬럼(columnar)구조를 갖고 TiCl4를 소스로 형성한 제 2 상부전극의 TiN층은 다결정구조를 가지므로, 컬럼구조의 MOCVD-TiN이나 컬럼구조를 가지며 그레인 싸이즈가 큰 PVD-TiN이 전기적 측면에서 TiCl4-TiN보다 더 유리하다.
이와 같이 형성된 제 1 상부전극(26)은, 종래 기술이 하부전극 위에 유전막으로 Ta2O5막을 형성하고 그 위에 제 2 상부전극으로 TiCl4-TiN층 CVD증착시에 TiN층의 내부나 Ta2O5막과 TiN층 계면에 Cl이 잔류하게 되고 잔류한 Cl은 캐패시터 동작시 유전막의 뉴설전류 특성열화의 원인이 되지만, 본 발명에 의한 실시예에서는 유전막(25) 위에 Cl을 함유하지 않은 소스로 부터 TiN층을 형성하므로 원천적으로 TiN층에 Cl이 함유되는 것을 방지하여 누설전류 특성을 개선시킨다.
도 7을 참조하면, 제 1 상부전극(26) 위에 TiCl4를 소스로 사용하여 단차피복도가 우수한 TiN층을 형성하여 제 2 상부전극(27)을 형성하므로서 캐패시터를 완성한다.
이후, 도시되지는 않았지만, CVD법으로 텅스텐층이나 스퍼터링법으로 TiN층을 추가로 제 2 상부전극(27) 위에 형성하여 소자동작에 필요한 저항을 확보하고 또한 전체 토포그래피를 향상하기 위하여 필요한 캐패시터 두께를 확보한다.
도 8은 본 발명에 따라 제조된 반도체장치의 캐패시터 단면도이다.
도 8을 참조하면, 제 1 도전형 반도체기판(20)인 실리콘기판(20)과, 반도체기판(20)의 소정 부위에 형성된 불순물영역(21)과, 불순물영역(21)을 노출시키는 접촉구를 가지며 반도체기판(20)상에 산화막으로 형성된 층간절연층(22)과, 접촉구를 매립하는 도전성 플러그(23)인 텅스텐 플러그(23)와, 플러그(23)와 접촉하며 반도체 또는 금속으로 이루어지고 박스(box)형태를 갖는 하부전극(24)과, 하부전극(24)을 덮는 Ta2O5층으로 이루어진 유전막(25)과, 유전막(25) 위에 형성된 Cl을 포함하지 않는 TiN층(26)으로 이루어진 제 1 상부전극(26)과 단차피복도가 우수한 TiCl4를 소스로 하여 증착된 제 2 상부전극(27)이 형성되어 있다. 이때, Cl을 포함하지 않는 TiN층(26)은 TDMAT 또는 TDEAT를 소스로 이용한 유기금속CVD법으로 TiN층을 형성하거나, PVD(Physical Vapor Deposition)법으로 증착한 TiN층을 형성하거나, CVD법으로 Ti층을 유전막(25) 위에 증착한 다음 NH3나 N2분위기에서 Ti층을 질화처리(nitridation)하여 TiN층을 형성한다.
따라서, 유전막인 Ta2O5막(25)과 TiN층(26) 계면에 Cl이 존재하지 않으므로 유전막 또는 그 계면에 금속 Ta가 석출되는 것을 방지하여 캐패시터의 누설전류 특성이 종래 기술보다 향상된다.
따라서, 본 발명에 따라 제조된 캐패시터는 Ta2O5막(25)과 TiN층(26) 계면에 Cl이 함유되지 않도록 형성하므로서 Ta의 형성을 방지하여 누설전류특성을 향상시키고, 제 1 상부전극을 유기금속물질을 소스기체로 하여 형성한 경우 TiN층이 -9 order dyne/㎠의 압축스트레스(compressive stress)를 갖고 제 2 상부전극의 TiCl4-TiN층이 +10 order dyne/㎠의 인장스트레스(tensile stress)를 갖기 때문에 이들의 스트레스값이 서로 상쇄되어 소자의 전기적 특성이 개선된다.

Claims (19)

  1. 반도체기판과,
    상기 반도체기판의 소정부위에 형성된 하부전극과,
    상기 하부전극 표면에 형성된 유전막과,
    상기 유전막의 특성을 손상시키지 않는 물질로 이루어지고 상기 유전막 위에 형성된 제 1 상부전극과,
    상기 제 1 상부전극을 덮는 제 2 상부전극으로 이루어진 반도체장치의 캐패시터.
  2. 청구항 1에 있어서, 상기 하부전극은 금속이나 도전성을 갖는 반도체로 이루어진 것이 특징인 반도체장치의 캐패시터.
  3. 청구항 2에 있어서, 상기 하부전극을 반도체로 형성한 경우 상기 하부전극 표면에 형성된 절연막을 더 포함하는 것이 특징인 반도체장치의 캐패시터.
  4. 청구항 1에 있어서, 상기 유전막은 Ta2O5로 형성한 것이 특징인 반도체장치의 캐패시터.
  5. 청구항 1에 있어서, 상기 제 1 상부전극은 Cl을 함유하지 않은 TiN으로 형성된 것이 특징인 반도체장치의 캐패시터.
  6. 청구항 1에 있어서, 상기 제 2 상부전극은 단차피복성이 우수한 TiN으로 형성된 것이 특징인 반도체장치의 캐패시터.
  7. 청구항 1에 있어서, 상기 제 2 상부전극 위에 소자동작에 필요한 저항확보와 구조형성에 필요한 두께를 확보하기 위한 금속층이 더 형성되어 있는 것이 특징인 반도체장치의 캐패시터.
  8. 반도체기판의 소정 부위에 하부전극을 형성하는 단계와,
    상기 하부전극 위에 유전막을 형성하는 단계와,
    상기 유전막을 덮으며 상기 유전막의 특성을 손상시키지 않는 물질로 이루어진 제 1 상부전극을 형성하는 단게와
    상기 제 1 상부전극을 덮는 단차피복도가 우수한 물질로 제 2 상부전극을 형성하는 단계로 이루어진 반도체장치의 캐패시터 제조방법.
  9. 청구항 8에 있어서, 상기 하부전극은 금속이나 도전성 반도체로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  10. 청구항 8에 있어서, 상기 유전막은 Ta2O5로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  11. 청구항 8에 있어서, 상기 제 1 상부전극은 유기금속물질을 소스로 사용하는 유기금속CVD법에 의한 TiN층으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  12. 청구항 11에 있어서, 상기 유기금속물질 소스는 TDMAT 또는 TDEAT인 것이 특징인 반도체장치의 캐패시터 제조방법.
  13. 청구항 8에 있어서, 상기 제 1 상부전극은 PVD(Physical Vapor Deposition)법으로 증착한 TiN층으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  14. 청구항 8에 있어서, 상기 제 1 상부전극은 CVD법으로 Ti층을 상기 유전막 위에 증착한 다음 NH3나 N2분위기에서 상기 Ti층을 질화처리(nitridation)하여 형성되는 TiN층으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  15. 청구항 8에 있어서, 상기 제 2 상부전극은 단차피복성이 우수한 TiN으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  16. 청구항 8에 있어서, 상기 제 2 상부전극은 TiCl4를 소스 물질로 이용하여 형성한 TiN으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  17. 청구항 8에 있어서, 상기 제 2 상부전극을 형성하는 단계 이후,
    상기 캐패시터 동작에 필요한 저항 확보 및 구조형성에 필요한 두께를 확보하기 위하여 상기 제 2 상부전극 위에 금속층을 추가로 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 캐패시터 제조방법.
  18. 청구항 17에 있어서, 상기 금속층은 텅스텐을 증착하거나 스퍼터링법으로 TiN을 증착하여 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
  19. 청구항 9에 있어서, 상기 하부전극을 반도체로 형성한 경우 상기 하부전극과 상기 유전막 사이에 누설전류 방지용 절연막을 개재시키는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 캐패시터.
KR1019990002876A 1999-01-29 1999-01-29 반도체장치의 캐패시터 및 그 제조방법 KR100310825B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019990002876A KR100310825B1 (ko) 1999-01-29 1999-01-29 반도체장치의 캐패시터 및 그 제조방법
US09/291,305 US6238964B1 (en) 1999-01-29 1999-04-15 Method of fabricating a capacitor in a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990002876A KR100310825B1 (ko) 1999-01-29 1999-01-29 반도체장치의 캐패시터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20000052059A true KR20000052059A (ko) 2000-08-16
KR100310825B1 KR100310825B1 (ko) 2001-10-17

Family

ID=19572708

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990002876A KR100310825B1 (ko) 1999-01-29 1999-01-29 반도체장치의 캐패시터 및 그 제조방법

Country Status (2)

Country Link
US (1) US6238964B1 (ko)
KR (1) KR100310825B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100439028B1 (ko) * 2001-12-27 2004-07-03 삼성전자주식회사 2단계 증착방식을 이용한 반도체 장치의 제조방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030235652A1 (en) * 1999-11-17 2003-12-25 Satoshi Wakabayashi Precoat film forming method
KR100709801B1 (ko) * 1999-11-17 2007-04-23 동경 엘렉트론 주식회사 프리코트막의 형성방법, 성막장치의 아이들링 방법,재치대 구조, 성막장치 및 성막방법
US6451664B1 (en) * 2001-01-30 2002-09-17 Infineon Technologies Ag Method of making a MIM capacitor with self-passivating plates
US6534360B2 (en) * 2001-04-04 2003-03-18 Applied Materials, Inc. Process for depositing layers on a semiconductor wafer
KR100420405B1 (ko) * 2001-06-30 2004-03-03 주식회사 하이닉스반도체 강유전체 메모리 소자에서의 캐패시터의 제조방법
US7129128B2 (en) * 2001-08-29 2006-10-31 Micron Technology, Inc. Method of improved high K dielectric-polysilicon interface for CMOS devices
US6717193B2 (en) 2001-10-09 2004-04-06 Koninklijke Philips Electronics N.V. Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same
KR100456697B1 (ko) * 2002-07-30 2004-11-10 삼성전자주식회사 반도체 장치의 캐패시터 및 그 제조방법
US6949442B2 (en) * 2003-05-05 2005-09-27 Infineon Technologies Ag Methods of forming MIM capacitors
IL157838A (en) * 2003-09-10 2013-05-30 Yaakov Amitai High-brightness optical device
JP2006060170A (ja) * 2004-08-24 2006-03-02 Nec Electronics Corp キャパシタおよび半導体装置の製造方法
US9536940B2 (en) 2012-09-19 2017-01-03 Micron Technology, Inc. Interfacial materials for use in semiconductor structures and related methods
US20150194478A1 (en) * 2014-01-03 2015-07-09 Micron Technology, Inc. Capacitors and Methods of Forming Capacitors
US20170040108A1 (en) * 2015-08-06 2017-02-09 Murata Manufacturing Co., Ltd. Capacitor
US10763431B2 (en) * 2018-11-16 2020-09-01 International Business Machines Corporation Film stress control for memory device stack

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665625A (en) * 1995-05-19 1997-09-09 Micron Technology, Inc. Method of forming capacitors having an amorphous electrically conductive layer
CN1150624C (zh) * 1995-12-08 2004-05-19 株式会社日立制作所 半导体集成电路器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100439028B1 (ko) * 2001-12-27 2004-07-03 삼성전자주식회사 2단계 증착방식을 이용한 반도체 장치의 제조방법

Also Published As

Publication number Publication date
US6238964B1 (en) 2001-05-29
KR100310825B1 (ko) 2001-10-17

Similar Documents

Publication Publication Date Title
US6093615A (en) Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug
US6300215B1 (en) Methods of forming integrated circuit capacitors having composite titanium oxide and tantalum pentoxide dielectric layers therein
KR100310825B1 (ko) 반도체장치의 캐패시터 및 그 제조방법
US6140671A (en) Semiconductor memory device having capacitive storage therefor
KR100401503B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
KR100360396B1 (ko) 반도체소자의 콘택 구조체 형성방법
US20060275991A1 (en) Method of manufacturing a semiconductor integrated circuit device
US7875939B2 (en) Semiconductor device including an ohmic layer
US6511896B2 (en) Method of etching a substantially amorphous TA2O5 comprising layer
KR100310824B1 (ko) 반도체장치의 캐패시터 및 그 제조방법
US5429979A (en) Method of forming a dram cell having a ring-type stacked capacitor
US20060046378A1 (en) Methods of fabricating MIM capacitor employing metal nitride layer as lower electrode
JP2008112826A (ja) 半導体装置の製造方法
US20040126963A1 (en) Capacitor fabrication method
KR20020031283A (ko) 반도체집적회로장치 및 그 제조방법
KR100796724B1 (ko) 커패시터 및 이의 제조 방법
JP2002124649A (ja) 半導体集積回路装置およびその製造方法
KR100672935B1 (ko) 금속-절연막-금속 커패시터 및 그 제조방법
GB2314683A (en) Semiconductor device
US6020248A (en) Method for fabricating semiconductor device having capacitor increased in capacitance by using hemispherical grains without reduction of dopant concentration
KR100351451B1 (ko) 반도체메모리장치의 커패시터제조방법
KR20010092703A (ko) 반도체 장치 및 그 제조 방법
KR100499406B1 (ko) 캐패시터 형성 방법
KR100307967B1 (ko) 복합 반도체장치의 층간절연막 형성방법
KR100359784B1 (ko) 반도체 소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee