KR20100080375A - 반도체 장치의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 하부전극의 부러짐 현상을 방지하고, LET 공정에 의한 지지층의 과도한 손실 및 이에 따른 하부전극의 손실을 방지할 수 있는 반도체 장치의 캐패시터 제조 방법을 제공하기 위한 것으로, 기판 상부에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 희생층 및 지지층을 적층하는 단계; 상기 지지층 상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각마스크로 상기 지지층 및 희생층을 식각하여 홈을 형성하는 단계; 상기 하드마스크패턴을 제거하는 단계; 상기 홈의 하부선폭을 증가시키는 단계; 상기 홈 하부의 상기 식각정지막을 식각하여 오픈부를 형성하는 단계; 상기 오픈부 형성시 발생한 손상층을 제거하는 단계를 포함하여, 대미지층 제거공정으로 이방성 식각을 진행하여 지지층의 손실을 방지하는 효과, 하부전극의 손실 역시 방지하는 효과가 있으며, 이에 따라 딥아웃시 하부전극의 부러짐을 방지하는 효과가 있다.
캐패시터, 대미지층, 식각속도
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 캐패시터 제조 방법에 관한 것이다.
반도체 소자의 고집적화로 인해 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 요구되는 높은 정전용량(Capacitance)을 확보하여야 한다. 이를 위해, 캐패시터 사이의 희생층을 제거하는 실린더형 캐패시터의 제조 방법이 제안되고 있다.
도 1a 내지 도 1f는 종래 기술에 따른 실린더형 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 절연산화막(12)을 형성하고, 절연산화막(12)을 관통하여 기판(11)에 연결되는 스토리지 노드 콘택 플러그(13)를 형 성한다.
이어서, 스토리지 노드 콘택 플러그(13)를 포함하는 전체 구조 상에 식각정지막(14)을 형성하고, 식각정지막(14) 상에 제1희생층(15), 제2희생층(16), 지지층(17) 및 제3희생층(18)을 적층한다.
이어서, 제3희생층(18) 상에 감광막 패턴(19)을 형성한다.
도 1b에 도시된 바와 같이, 제3희생층(18), 지지층(17), 제2희생층(16) 및 제1희생층(15)을 식각하여 콘택홀(20)을 형성하고, 세정공정을 진행한다.
도 1c에 도시된 바와 같이, LET(Light Etch Treatment) 공정을 진행한다. LET 공정은 CF4 및 O2의 혼합가스를 이용한 플라즈마를 사용하여 등방성 식각으로 진행한다. 따라서, 콘택홀(20) 식각시 발생된 대미지층이 산화되고, 콘택홀(20) 하부의 선폭(Critical Dimension)이 증가되는 효과가 있다.
이때, 지지층(17)의 측면이 일부 식각되어 제2희생층(16) 및 제3희생층(18) 사이에 언더컷(Under-cut)이 발생할 수 있다.
이어서, 세정공정을 진행하여 산화된 대미지층을 제거함으로써 저항을 감소시킨다.
도 1d에 도시된 바와 같이, 식각정지막(14)을 식각하여 스토리지 노드 콘택 플러그(13)를 노출시킨다.
이어서, 콘택홀(20)을 포함하는 전체구조의 단차를 따라 하부전극용 도전막(21)을 형성한다.
도 1e에 도시된 바와 같이, 하부전극용 도전막(21, 도 1d 참조)을 분리하여 하부전극(21A)을 형성한다.
하부전극(21A)을 형성하기 위해서는 에치백(Etch Back)을 진행할 수 있으며, 에치백은 제3희생층(18, 도 1d참조) 상의 하부전극용 도전막 및 제3희생층을 식각하여 콘택홀(20) 내에만 하부전극(21A)이 잔류하도록 진행하는 것이 바람직하다.
도 1f에 도시된 바와 같이, 제1 및 제2희생층(15, 16, 도 1e 참조)을 제거하여 실린더형 하부전극(21A)을 형성한다. 제1 및 제2희생층은 딥아웃(Dip out)으로 제거할 수 있다.
위와 같이, 종래 기술은 LET 공정을 통해 콘택홀(20) 형성시 발생된 대미지층을 산화시키고, 세정공정을 진행하여 산화된 대미지층을 제거함으로써 저항을 감소시키고 동시에 콘택홀(20) 하부의 선폭을 증가시키는 효과가 있다.
그러나, LET 공정시 지지층(17)이 과도하게 식각되면서 제2 및 제3희생층(16, 18)과의 폭 차이 즉, 언더컷을 발생시키게 된다. 이후, 하부전극을 형성하기 위한 에치백 공정시 물리적 식각(Physical Etch)에 의한 손실이 발생하여 제2희생층(16)의 어깨부에 형성된 하부전극(21A)이 얇아지는 문제점(100, 도 1e 참조)이 있다. 또한, 얇아진 하부전극(21A)은 스트레스에 취약하게 되어 딥아웃 공정에서 부러짐(200, 도 1f 참조)이 발생하게 되는 문제점이 있다.
이를 방지하기 위해 LET 공정을 생략하는 경우, 대미지층 제거에 의한 저항 감소효과 및 콘택홀(20)의 하부 선폭 확보에 어려움이 발생하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 하부전극의 부러짐 현상을 방지할 수 있는 반도체 장치의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
또한, LET 공정에 의한 지지층의 과도한 손실 및 이에 따른 하부전극의 손실을 방지할 수 있는 반도체 장치의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 기판 상부에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 희생층 및 지지층을 적층하는 단계; 상기 지지층 상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각마스크로 상기 지지층 및 희생층을 식각하여 홈을 형성하는 단계; 상기 하드마스크패턴을 제거하는 단계; 상기 홈의 하부선폭을 증가시키는 단계; 상기 홈 하부의 상기 식각정지막을 식각하여 오픈부를 형성하는 단계; 상기 오픈부 형성시 발생한 손상층을 제거하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 희생층은 제1희생층 및 상기 제1희생층과 습식식각률이 다른 제2희생층의 적층구조인 것을 특징으로 한다.
또한, 상기 하드마스크패턴을 형성하는 단계 전에, 상기 지지층 상에 제3희 생층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 제1 내지 제3희생층은 산화막이며, 상기 제1희생층은 PSG이고, 상기 제2 및 제3희생층은 TEOS인 것을 특징으로 하고, 상기 지지층은 상기 제1 내지 제3희생층과 선택비가 다른 물질로 형성하되, 상기 지지층 및 식각정지막은 질화막인 것을 특징으로 한다.
또한, 상기 하드마스크패턴을 형성하는 단계는, 상기 제3희생층 상에 비정질카본층을 형성하는 단계; 상기 비정질카본층 상에 반사방지막을 형성하는 단계; 상기 반사방지막 상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 상기 반사방지막 및 비정질카본층을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 반사방지막을 식각하는 단계는, CF4 및 O2의 혼합가스를 사용하고, 상기 비정질카본층을 식각하는 단계는, O2 및 COS의 혼합가스를 사용하는 것을 특징으로 한다.
또한, 상기 홈을 형성하는 단계에서, 상기 지지층 식각시 상기 제3희생층을 함께 식각하되, 상기 제3희생층 및 지지층의 식각은 C4F8, O2, CH2F2 및 Ar의 혼합가스를 사용하는 것을 특징으로 한다.
또한, 상기 희생층을 식각하는 단계는, C4F8, C4F6, O2, COS 및 Ar의 혼합가스를 사용하는 것을 특징으로 한다.
또한, 상기 하드마스크패턴을 제거하는 단계는, 건식식각으로 진행하되, CF4, O2 및 Ar의 혼합가스를 이용하여 진행하는 것을 특징으로 한다.
또한, 상기 홈의 하부선폭을 증가시키는 단계는, 세정공정으로 진행하되, 습식식각으로 진행하고, H2SO4 및 H2O2의 혼합용액 또는 NH3F, HF 및 H2O의 혼합용액을 이용하여 진행하는 것을 특징으로 한다.
또한, 상기 오픈부를 형성하는 단계는, C4F8, O2, CH2F3 및 Ar의 혼합가스를 사용하는 것을 특징으로 한다.
또한, 상기 손상층을 제거하는 단계는, 이방성 식각으로 진행하되, 상기 손상층을 제거하는 단계는, 상기 손상층을 산화시키는 단계; 산화된 상기 손상층을 제거하는 단계를 포함하고, 상기 손상층을 산화시키는 단계는, 인시튜로 진행하며, O2 및 Ar의 혼합가스를 이용한 플라즈마를 사용하고, 상기 산화된 손상층을 제거하는 단계는, 습식세정으로 진행하는 것을 특징으로 한다.
또한, 상기 손상층을 제거하는 단계는, 1차 및 2차 식각을 진행하는 단계; 세정공정을 진행하되, 상기 손상층을 제거하는 단계는, 엑시튜로 진행하며, 상기 1차 및 2차 식각을 진행하는 단계는, 바이어스 파워가 인가 가능한 이방성 식각챔버에서 진행하고, 특히 폴리 에처(POLY ECHTER)에서 진행하는 것을 특징으로 한다.
또한, 상기 1차 식각은, 바이어스 파워를 인가하고, CF4, Ar, O2의 혼합가스를 사용하여 진행하며, 상기 2차 식각은, 바이어스 파워를 인가하지 않고 진행하되, HBr, Cl2, SF6, He 및 O2의 혼합가스를 사용하여 진행하는 것을 특징으로 한다.
상술한 본 발명의 반도체 장치의 캐패시터 제조 방법은 대미지층 제거공정으로 이방성 식각을 진행하여 지지층의 손실을 방지하는 효과가 있다.
따라서, 하부전극의 손실 역시 방지하는 효과가 있으며, 이에 따라 딥아웃시 하부전극의 부러짐을 방지하는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(31) 상에 절연막(32)을 형성한다. 기판(31)은 디램(DRAM) 공정이 진행되는 반도체(실리콘) 기판일 수 있다. 또한, 절연막(32)을 형성하기 전에 기판(31) 상에 게이트, 비트라인 등의 소정 공정이 진행된다.
절연막(32)은 기판(31)과 상부층 간의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un- doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 절연막(32)을 관통하여 기판(31)에 연결되는 스토리지 노드 콘택 플러그(33, Storage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(33)는 절연막(32)을 식각하여 기판(31)을 노출시키는 콘택홀(Contact Hole)을 형성한 후, 콘택홀에 도전물질을 매립하고, 절연막(32)의 표면이 드러나는 타겟으로 도전물질을 연마 및 식각하여 형성한다. 이때, 도전물질은 예컨대, 도전성 물질로는 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나로 형성한다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막으로 형성한다. 또한, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.
이어서, 스토리지 노드 콘택 플러그(33)를 포함하는 전체구조 상에 식각정지막(34)을 형성한다. 식각정지막(34)은 후속 콘택홀 형성시 식각정지 역할을 하여 하부층의 손실을 방지하기 위한 것으로, 절연막(32) 및 후속 희생층과 선택비를 갖는 물질 즉, 산화막과 선택비를 갖는 물질로 형성하며, 질화막으로 형성하는 것이 바람직하다.
이어서, 식각정지막(34) 상에 희생층(35, 36)을 형성한다. 희생층(35, 36)은 하부전극을 형성하기 위한 콘택홀을 제공하기 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 또한, 희생층(35, 36)은 적층구조로 형성하되, 습식식각속도가 다른 제1 및 제2산화막(35, 36)의 적층구조로 형성할 수 있다. 특히, 제1산화막(35)은 제2산화막(36)보다 습식식각속도가 더 빠른 물질로 형성하는 것이 바람직하다. 예컨대, 제1산화막(35)은 PSG산화막으로 형성하고, 제2산화막(36)은 TEOS산화막으로 형성한다. 특히, 제1산화막(35)은 막 내에 인(P)의 도핑농도가 3％∼7％인 PSG산화막으로 형성하는 것이 바람직하다.
이어서, 희생층(36) 상에 지지층(37)을 형성한다. 지지층(37)은 후속 딥아웃 시 하부전극의 쓰러짐(Leaning) 현상을 방지하기 위한 것으로, 희생층(35, 36)에 대해 습식식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 희생층(35, 36)을 산화막으로 형성하는 경우, 지지층(37)은 질화막으로 형성하는 것이 바람직하다.
이어서, 지지층(37) 상에 제3산화막(38)을 형성한다. 제3산화막(38)은 제2산화막(36)과 동일한 물질 즉, TEOS산화막으로 형성할 수 있다.
이어서, 제3산화막(38) 상에 마스크 패턴(39)을 형성한다. 마스크 패턴(39)은 제3산화막(38) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Developement)으로 콘택홀 예정지역이 오픈되도록 패터닝하여 형성할 수 있다. 또한, 감광막으로 부족한 식각마진을 확보하기 위해 감광막 형성 전에 하드마스크층(예컨대, 비정질카본층)을 형성할 수 있으며, 감광막의 노광 공정시 반사방지를 위해 하드마스크층 상에 반사방지막을 형성할 수 있다. 하드마스크층을 비정질카본 층으로 형성하는 경우, 비정질카본층을 식각하기 위한 식각마스크로 하드마스크층과 반사방지막 사이에 실리콘산화질화막(SiON)을 추가로 형성할 수 있다.
감광막 형성 전에 하드마스크층, 실리콘산화질화막 및 반사방지막을 형성하는 경우, 패터닝된 감광막을 식각장벽으로 반사방지막 및 실리콘산화질화막을 식각하고, 실리콘산화질화막을 식각장벽으로 하드마스크층을 식각한다. 이때, 반사방지막 및 실리콘산화질화막은 O2 및 CF4의 혼합가스를 사용하여 식각하고, 하드마스크층이 비정질카본층인 경우 O2 및 COS의 혼합가스를 사용하여 식각하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 마스크 패턴(39, 도 2a 참조)을 식각장벽으로 제3산화막(38), 지지층(37) 및 희생층(35, 36)을 식각하여 홈(40)을 형성한다. 홈(40)을 형성하기 위해서는 제3산화막(38) 및 지지층(37)의 식각공정과 희생층(35, 36)의 식각공정으로 각각 나누어 식각을 진행하는 것이 바람직하다.
먼저, 제3산화막(38) 및 지지층(37)은 산화막 및 질화막이 모두 식각되는 가스로 진행하는 것이 바람직하다. 예컨대, C4F8, O2, CH2F2 및 Ar의 혼합가스를 이용하여 식각한다.
이어서, 희생층(35, 36)의 식각은 질화막에 대해 선택비를 갖고, 산화막을 선택적으로 식각하는 가스를 이용하여 식각을 진행하는 것이 바람직하다. 예컨대, C4F6, C4F8, O2, COS 및 Ar의 혼합가스를 이용하여 식각한다.
질화막에 대해 선택비를 갖는 산화막 식각가스를 이용하여 희생층(35, 36)을 식각함으로써 식각정지막(34)에서 식각이 정지된다. 따라서, 산화막으로 형성된 하부 절연막(32)의 손실이 방지된다.
이어서, 마스크 패턴(39, 도 2a 참조)을 제거한다. 마스크 패턴(39, 도 2a 참조)의 제거는 건식식각으로 진행하며, CF4, O2 및 Ar의 혼합가스를 이용하여 진행하는 것이 바람직하다. 마스크 패턴(39)의 제거공정은 마스크 패턴(39)을 비정질카본층, 실리콘산화질화막, 반사방지막 및 감광막 패턴의 적층구조로 형성한 경우를 포함한다.
도 2c에 도시된 바와 같이, 세정공정을 진행한다. 세정공정은 홈(40) 형성시 발생한 폴리머 등을 제거하기 위한 것으로, 습식세정으로 진행한다.
특히, 습식세정은 제2산화막(36)보다 제1산화막(35)의 습식식각속도가 더 빠르게 진행되는 조건으로 실시하는 것이 바람직하며, 이를 위해 H2SO4 및 H2O2의 혼합용액 또는 NH4F, HF 및 H2O의 혼합용액으로 진행한다.
제1산화막(35)의 식각이 제2산화막(36)보다 더 빠르게 진행되므로, 세정공정시 홈(40)의 하부선폭이 증가되며, 세정공정을 시간 등을 조절하여 하부선폭의 조절이 가능하다. 특히 본 발명에서는 LET 공정의 생략을 보완하기 위해 LET 공정을 진행할 때보다 세정공정 시간을 증가시키는 것이 바람직하다. 따라서, LET 공정을 진행하지 않아도, 충분한 콘택홀 하부의 선폭을 확보할 수 있다.
도 2d에 도시된 바와 같이, 홈(40, 도 2c 참조) 하부의 식각정지막(34)을 식각하여 스토리지 노드 콘택 플러그(33)를 오픈시키는 오픈부(40A)를 형성한다. 식 각정지막(34)은 건식식각으로 식각하며, 질화막인 경우, C4F8, O2, CH2F3 및 Ar의 혼합가스를 이용하여 식각한다. 식각정지막(34)을 식각한 후, 세정공정을 진행할 수 있다.
오픈부(40A)를 형성하기 위해 식각정지막(34)을 식각하는 과정에서 노출된 스토리지 노드 콘택 플러그(33)의 표면이 대미지(Damage)를 받을 수 있으며, 이로 인해 발생한 대미지층(도시생략)은 후속 하부전극 형성시 영향을 미치므로 후속 공정을 진행하기 전에 대미지층을 제거하는 공정이 필요하다.
도 2e에 도시된 바와 같이, 후처리를 통해 대미지층을 제거한다. 후처리는 이방성 식각으로 진행하며, 인시튜로 진행한다.
인시튜 공정은 대미지층을 산화시키는 단계와 세정공정으로 진행한다.
먼저, 식각정지막(34)을 식각하는 과정에서 노출된 스토리지 노드 콘택 플러그(33)의 표면에 형성된 대미지층(Damage Layer)을 산화시킨다. 산화공정은 O2 및 Ar의 혼합가스를 이용한 플라즈마를 사용하여 진행하는 것이 바람직하다. 특히, 산화공정은 O2 및 Ar의 혼합가스를 이용한 플라즈마를 사용하여 대미지층만을 선택적으로 산화시킨다. 이어서, 산화된 대미지층을 제거한다. 산화된 대미지층은 세정공정을 통해 제거하며, 세정공정은 습식세정으로 진행할 수 있다.
산화공정 및 세정공정을 통해 스토리지 노드 콘택 플러그(33)의 표면에 형성된 대미지층만을 선택적으로 제거함으로써 결과적으로 이방성 식각을 진행하게 된다.
위와 같이, 산화 및 세정공정을 통한 대미지층의 선택적 제거는 지지층(37)의 손실을 방지하며, 또한 지지층(37)의 손실로 인한 제2 및 제3산화막(36, 37) 사이의 언더컷(Under-cut) 역시 방지할 수 있다. 또한, 도 2c에서 세정공정시 시간을 증가시켜 홈(40, 도 2c 참조) 하부의 선폭을 확보함으로써 LET 공정 생략에 의한 문제점을 보완할 수 있다.
대미지층의 제거로 후속 하부전극 형성시 실리사이드(Silicide)가 쉽게 형성되며 이에 따라 저항 역시 감소되는 효과가 있다.
도 2f에 도시된 바와 같이, 오픈부(40A)를 포함하는 전체구조의 단차를 따라 하부전극용 도전막을 형성하고, 에치백(Etch back)을 진행하여 하부전극(41)을 형성한다. 하부전극(41)은 예컨대, 티타늄질화막(TiN)으로 형성할 수 있다. 또한, 에치백은 하부전극(41)이 오픈부(40A) 내에만 존재하도록 제3산화막(38) 상부에 형성된 하부전극용 도전막을 식각하며, 하부전극용 도전막이 잔류하지 않도록 충분한 식각을 진행한다. 또한, 에치백 진행시 제3산화막(38)을 식각하여 지지층(37)의 표면이 드러나는 타겟으로 진행할 수 있다.
특히, 본 발명에서는 도 2d에서 등방성 식각특성을 갖는 LET 공정 대신 이방성 식각을 통해 대미지층을 제거함으로써 지지층(37)의 손실 방지 및 이로 인한 언더컷을 방지하여, 제2산화막(36)의 어깨부가 드러나지 않는다.
따라서, 지지층(37)과 제2산화막(36)의 계면에 존재하는 하부전극(41)이 에치백에 의해 손실되거나, 손실로 인해 두께가 감소되는 것을 방지할 수 있다.
도 2g에 도시된 바와 같이, 희생층(35, 36, 도 2f 참조)을 제거한다. 희생 층(35, 36)은 모두 산화막이므로, 산화막을 제거하기 위한 습식식각으로 제거할 수 있다.
또한, 바람직하게는 BOE(Buffered Oxide Etchant) 또는 HF를 이용하여 딥아웃(Dip out)으로 진행한다. 이때, 식각정지막(34)이 딥아웃 용액에 의한 절연막(32)의 손실을 방지하고, 지지층(37)이 스트레스에 의한 하부전극(41)의 쓰러짐(Leaning) 현상을 방지한다. 더욱이, 도 2f에서 에치백시 지지층(37)과 제2산화막(36, 도 2d 참조)의 계면에 존재하는 하부전극의 손실을 방지함으로써 스트레스에 의한 하부전극(41)의 부러짐 역시 방지할 수 있다.
희생층을 모두 제거함으로써, 실린더형 하부전극(41)이 형성된다.
후속 공정으로, 실린더형 하부전극(41A)을 포함하는 전체구조의 단차를 따라 유전막을 형성하고, 유전막 상에 상부전극을 적층하여 실린더형 캐패시터(Cylinder Type Capacitor)를 형성한다.
((실시예 2))
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(51) 상에 절연막(52)을 형성한다. 기판(51)은 디램(DRAM) 공정이 진행되는 반도체(실리콘) 기판일 수 있다. 또한, 절연막(52)을 형성하기 전에 기판(51) 상에 게이트, 비트라인 등의 소정 공정이 진행된다.
절연막(52)은 기판(51)과 상부층 간의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 절연막(52)을 관통하여 기판(51)에 연결되는 스토리지 노드 콘택 플러그(53, Storage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(53)는 절연막(52)을 식각하여 기판(51)을 노출시키는 콘택홀(Contact Hole)을 형성한 후, 콘택홀에 도전물질을 매립하고, 절연막(52)의 표면이 드러나는 타겟으로 도전물질을 연마 및 식각하여 형성한다. 이때, 도전물질은 예컨대, 도전성 물질로는 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나로 형성한다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막으로 형성한다. 또한, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.
이어서, 스토리지 노드 콘택 플러그(53)를 포함하는 전체구조 상에 식각정지막(54)을 형성한다. 식각정지막(54)은 후속 콘택홀 형성시 식각정지 역할을 하여 하부층의 손실을 방지하기 위한 것으로, 절연막(52) 및 후속 희생층과 선택비를 갖는 물질 즉, 산화막과 선택비를 갖는 물질로 형성하며, 질화막으로 형성하는 것이 바람직하다.
이어서, 식각정지막(54) 상에 희생층(55, 56)을 형성한다. 희생층(55, 56)은 하부전극을 형성하기 위한 콘택홀을 제공하기 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 또한, 희생층(55, 56)은 적층구조로 형성하되, 습식식각속도가 다른 제1 및 제2산화막(55, 56)의 적층구조로 형성할 수 있다. 특히, 제1산화막(55)은 제2산화막(56)보다 습식식각속도가 더 빠른 물질로 형성하는 것이 바람직하다. 예컨대, 제1산화막(55)은 PSG산화막으로 형성하고, 제2산화막(56)은 TEOS산화막으로 형성한다. 특히, 제1산화막(55)은 막 내에 인(P)의 도핑농도가 3％∼7％인 PSG산화막으로 형성하는 것이 바람직하다.
이어서, 희생층(56) 상에 지지층(57)을 형성한다. 지지층(57)은 후속 딥아웃 시 하부전극의 쓰러짐(Leaning) 현상을 방지하기 위한 것으로, 희생층(55, 56)에 대해 습식식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 희생층(55, 56)을 산화막으로 형성하는 경우, 지지층(57)은 질화막으로 형성하는 것이 바람직하다.
이어서, 지지층(57) 상에 제3산화막(58)을 형성한다. 제3산화막(58)은 제2산화막(56)과 동일한 물질 즉, TEOS산화막으로 형성할 수 있다.
이어서, 제3산화막(58) 상에 마스크 패턴(59)을 형성한다. 마스크 패턴(59)은 제3산화막(58) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Developement)으로 콘택홀 예정지역이 오픈되도록 패터닝하여 형성할 수 있다. 또한, 감광막으로 부족한 식각마진을 확보하기 위해 감광막 형성 전에 하드마스크 층(예컨대, 비정질카본층)을 형성할 수 있으며, 감광막의 노광 공정시 반사방지를 위해 하드마스크층 상에 반사방지막을 형성할 수 있다. 하드마스크층을 비정질카본층으로 형성하는 경우, 비정질카본층을 식각하기 위한 식각마스크로 하드마스크층과 반사방지막 사이에 실리콘산화질화막(SiON)을 추가로 형성할 수 있다.
감광막 형성 전에 하드마스크층, 실리콘산화질화막 및 반사방지막을 형성하는 경우, 패터닝된 감광막을 식각장벽으로 반사방지막 및 실리콘산화질화막을 식각하고, 실리콘산화질화막을 식각장벽으로 하드마스크층을 식각한다. 이때, 반사방지막 및 실리콘산화질화막은 O2 및 CF4의 혼합가스를 사용하여 식각하고, 하드마스크층이 비정질카본층인 경우 O2 및 COS의 혼합가스를 사용하여 식각하는 것이 바람직하다.
도 3b에 도시된 바와 같이, 마스크 패턴(59, 도 3a 참조)을 식각장벽으로 제3산화막(58), 지지층(57) 및 희생층(55, 56)을 식각하여 홈(60)을 형성한다. 홈(60)을 형성하기 위해서는 제3산화막(58) 및 지지층(57)의 식각공정과 희생층(55, 56)의 식각공정으로 각각 나누어 식각을 진행하는 것이 바람직하다.
먼저, 제3산화막(58) 및 지지층(57)은 산화막 및 질화막이 모두 식각되는 가스로 진행하는 것이 바람직하다. 예컨대, C4F8, O2, CH2F2 및 Ar의 혼합가스를 이용하여 식각한다.
이어서, 희생층(55, 56)의 식각은 질화막에 대해 선택비를 갖고, 산화막을 선택적으로 식각하는 가스를 이용하여 식각을 진행하는 것이 바람직하다. 예컨대, C4F6, C4F8, O2, COS 및 Ar의 혼합가스를 이용하여 식각한다.
질화막에 대해 선택비를 갖는 산화막 식각가스를 이용하여 희생층(55, 56)을 식각함으로써 식각정지막(54)에서 식각이 정지된다. 따라서, 산화막으로 형성된 하부 절연막(52)의 손실이 방지된다.
이어서, 마스크 패턴(59, 도 3a 참조)을 제거한다. 마스크 패턴(59, 도 3a 참조)의 제거는 건식식각으로 진행하며, CF4, O2 및 Ar의 혼합가스를 이용하여 진행하는 것이 바람직하다. 마스크 패턴(59)의 제거공정은 마스크 패턴(59)을 비정질카본층, 실리콘산화질화막, 반사방지막 및 감광막 패턴의 적층구조로 형성한 경우를 포함한다.
도 3c에 도시된 바와 같이, 세정공정을 진행한다. 세정공정은 홈(60) 형성시 발생한 폴리머 등을 제거하기 위한 것으로, 습식세정으로 진행한다.
특히, 습식세정은 제2산화막(56)보다 제1산화막(55)의 습식식각속도가 더 빠른 조건으로 진행하는 것이 바람직하며, 이를 위해 H2SO4 및 H2O2의 혼합용액 또는 NH4F, HF 및 H2O의 혼합용액으로 진행한다.
제1산화막(55)의 식각이 제2산화막(56)보다 더 빠르게 진행되므로, 세정공정시 홈(60)의 하부선폭이 증가되며, 세정공정을 시간 등을 조절하여 하부선폭의 조절이 가능하다. 특히 본 발명에서는 LET 공정의 생략을 보완하기 위해 LET 공정을 진행할 때보다 세정공정 시간을 증가시키는 것이 바람직하다. 따라서, LET 공정을 진행하지 않아도, 충분한 콘택홀 하부의 선폭을 확보할 수 있다.
도 3d에 도시된 바와 같이, 식각정지막(54)을 식각하여 스토리지 노드 콘택 플러그(53)를 오픈시키는 오픈부(60A)를 형성한다. 식각정지막(54)은 건식식각으로 식각하며, 질화막인 경우, C4F8, O2, CH2F3 및 Ar의 혼합가스를 이용하여 식각한다.
오픈부(60A)를 형성하기 위해 식각정지막(54)을 식각하는 과정에서 노출된 스토리지 노드 콘택 플러그(53)의 표면이 대미지(Damage)를 받을 수 있으며, 이로 인해 발생한 대미지층(도시생략)은 후속 하부전극 형성시 영향을 미치므로 후속 공정을 진행하기 전에 대미지층을 제거하는 공정이 필요하다.
도 3e에 도시된 바와 같이, 후처리를 통해 대미지층을 제거한다. 후처리는 이방성 식각으로 진행하며, 엑시튜로 진행한다.
엑시튜는 대미지층을 제거하는 단계, 스토리지 노드 콘택 플러그의 표면처리(거칠기 완화) 및 세정공정으로 진행한다.
엑시튜 공정은 대미지층을 제거하는 1차 식각과 거칠기 완화를 위한 2차 식각으로 각각 나누어 진행한다. 먼저 1차 식각은 바이어스 파워가 인가 가능한 이방성 식각챔버에서 진행하는 것이 바람직하다. 예컨대, 이방성 식각챔버는 폴리 에처(Poly Echter)를 포함한다. 또한, 1차 식각은 이방성 식각챔버에서 바이어스 파워를 인가하고, CF4, Ar, O2의 혼합가스를 사용하여 진행한다.
위와 같이, 바이어스 파워를 인가함으로써 이방성 식각특성을 증가시키고 CF4, Ar, O2의 혼합가스를 사용하여 스토리지 노드 콘택 플러그(53)의 표면에 형성된 대미지층을 선택적으로 제거한다.
이어서, 2차 식각은 바이어스 파워를 인가하지 않고 진행하되 HBr, Cl2, SF6, He 및 O2의 혼합가스를 사용하여 진행하여 대미지층 제거 후 스토리지 노드 콘택 플러그(53)의 거칠기를 완화시키는 역할을 한다.
이어서, 세정공정을 진행하여 1차 및 2차 식각시의 식각부산물을 제거한다.
위와 같이, 이방성 식각특성을 갖는 1차 식각 및 거칠기 완화를 위한 2차 식각을 통해 지지층(57)의 손실없이 스토리지 노드 콘택 플러그(53)의 표면에 형성된 대미지층만을 선택적으로 제거하고, 더욱이 거칠기를 완화하여 후속 하부전극 형성시 실리사이드가 쉽게 형성될 수 있게 함으로써 저항이 감소되는 효과가 있다.
도 3f에 도시된 바와 같이, 오픈부(60A)를 포함하는 전체구조의 단차를 따라 하부전극용 도전막을 형성하고, 에치백(Etch back)을 진행하여 하부전극(61)을 형성한다. 하부전극(61)은 예컨대, 티타늄질화막(TiN)으로 형성할 수 있다. 또한, 에치백은 하부전극(61)이 오픈부(60A) 내에만 존재하도록 제3산화막(58) 상부에 형성된 하부전극용 도전막을 식각하며, 하부전극용 도전막이 잔류하지 않도록 충분한 식각을 진행한다. 또한, 에치백 진행시 제3산화막(58)을 식각하여 지지층(57)의 표면이 드러나는 타겟으로 진행할 수 있다.
특히, 본 발명에서는 도 3d에서 등방성 식각특성을 갖는 LET 공정 대신 이방성 식각을 통해 대미지층을 제거함으로써 지지층(57)의 손실 방지 및 이로 인한 언더컷을 방지하여, 제2산화막(56)의 어깨부가 드러나지 않는다.
따라서, 지지층(57)과 제2산화막(56)의 계면에 존재하는 하부전극(61)이 에 치백에 의해 손실되거나, 손실로 인해 두께가 감소되는 것을 방지할 수 있다.
도 3g에 도시된 바와 같이, 희생층(55, 56, 도 3f 참조)을 제거한다. 희생층(55, 56)은 모두 산화막이므로, 산화막을 제거하기 위한 습식식각으로 제거할 수 있다.
또한, 바람직하게는 BOE(Buffered Oxide Etchant) 또는 HF를 이용하여 딥아웃(Dip out)으로 진행한다. 이때, 식각정지막(54)이 딥아웃 용액에 의한 절연막(52)의 손실을 방지하고, 지지층(57)이 스트레스에 의한 하부전극(61)의 쓰러짐(Leaning) 현상을 방지한다. 더욱이, 도 3f에서 에치백시 지지층(57)과 제2산화막(56, 도 3d 참조)의 계면에 존재하는 하부전극의 손실을 방지함으로써 스트레스에 의한 하부전극(61)의 부러짐 역시 방지할 수 있다.
희생층을 모두 제거함으로써, 실린더형 하부전극(61)이 형성된다.
후속 공정으로, 실린더형 하부전극(61A)을 포함하는 전체구조의 단차를 따라 유전막을 형성하고, 유전막 상에 상부전극을 적층하여 실린더형 캐패시터(Cylinder Type Capacitor)를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 실린더형 캐패시터 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 절연막
33 : 스토리지 노드 콘택 플러그
34 : 식각정지막 35 : 제1산화막
36 : 제2산화막 37 : 지지층
38 : 제3산화막 39 : 마스크패턴
40A : 오픈부 41 : 하부전극
Claims (31)
- 기판 상부에 식각정지막을 형성하는 단계;상기 식각정지막 상에 희생층 및 지지층을 적층하는 단계;상기 지지층 상에 하드마스크패턴을 형성하는 단계;상기 하드마스크패턴을 식각마스크로 상기 지지층 및 희생층을 식각하여 홈을 형성하는 단계;상기 하드마스크패턴을 제거하는 단계;상기 홈의 하부선폭을 증가시키는 단계;상기 홈 하부의 상기 식각정지막을 식각하여 오픈부를 형성하는 단계; 및상기 오픈부 형성시 발생한 손상층을 제거하는 단계를 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,상기 희생층은 제1희생층 및 상기 제1희생층과 습식식각률이 다른 제2희생층의 적층구조인 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,상기 하드마스크패턴을 형성하는 단계 전에,상기 지지층 상에 제3희생층을 형성하는 단계를 더 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제3항에 있어서,상기 제1 내지 제3희생층은 산화막인 반도체 장치의 캐패시터 제조 방법.
- 제4항에 있어서,상기 제1희생층은 PSG이고, 상기 제2 및 제3희생층은 TEOS인 반도체 장치의 캐패시터 제조 방법.
- 제4항에 있어서,상기 지지층은 상기 제1 내지 제3희생층과 선택비가 다른 반도체 장치의 캐패시터 제조 방법.
- 제6항에 있어서,상기 지지층 및 식각정지막은 질화막인 반도체 장치의 캐패시터 제조 방법.
- 제3항에 있어서,상기 하드마스크패턴을 형성하는 단계는,상기 제3희생층 상에 비정질카본층을 형성하는 단계;상기 비정질카본층 상에 반사방지막을 형성하는 단계;상기 반사방지막 상에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각장벽으로 상기 반사방지막 및 비정질카본층을 식각하는 단계를 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제8항에 있어서,상기 반사방지막을 식각하는 단계는,CF4 및 O2의 혼합가스를 사용하는 반도체 장치의 캐패시터 제조 방법.
- 제8항에 있어서,상기 비정질카본층을 식각하는 단계는,O2 및 COS의 혼합가스를 사용하는 반도체 장치의 캐패시터 제조 방법.
- 제7항에 있어서,상기 홈을 형성하는 단계에서,상기 지지층 식각시 상기 제3희생층을 함께 식각하는 반도체 장치의 캐패시터 제조 방법.
- 제11항에 있어서,상기 홈을 형성하는 단계에서,상기 제3희생층 및 지지층의 식각은C4F8, O2, CH2F2 및 Ar의 혼합가스를 사용하는 반도체 장치의 캐패시터 제조 방법.
- 제4항에 있어서,상기 희생층을 식각하는 단계는,C4F8, C4F6, O2, COS 및 Ar의 혼합가스를 사용하는 반도체 장치의 캐패시터 제조 방법.
- 제8항에 있어서,상기 하드마스크패턴을 제거하는 단계는,건식식각으로 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제14항에 있어서,상기 건식식각은 CF4, O2 및 Ar의 혼합가스를 이용하여 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,상기 홈의 하부선폭을 증가시키는 단계는,세정공정으로 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제16항에 있어서,상기 세정공정은 습식식각으로 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제17항에 있어서,상기 습식식각은 H2SO4 및 H2O2의 혼합용액 또는 NH3F, HF 및 H2O의 혼합용액을 이용하여 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,상기 오픈부를 형성하는 단계는,C4F8, O2, CH2F3 및 Ar의 혼합가스를 사용하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,상기 손상층을 제거하는 단계는,이방성 식각으로 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제20항에 있어서,상기 손상층을 제거하는 단계는,상기 손상층을 산화시키는 단계; 및산화된 상기 손상층을 제거하는 단계를 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제21항에 있어서,상기 손상층을 산화시키는 단계는,인시튜로 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제22항에 있어서,상기 손상층을 산화시키는 단계는,O2 및 Ar의 혼합가스를 이용한 플라즈마를 사용하는 반도체 장치의 캐패시터 제조 방법.
- 제21항에 있어서,상기 산화된 손상층을 제거하는 단계는,습식세정으로 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제20항에 있어서,상기 손상층을 제거하는 단계는,1차 및 2차 식각을 진행하는 단계; 및세정공정을 진행하는 단계를 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제25항에 있어서,상기 손상층을 제거하는 단계는,엑시튜로 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제25항에 있어서,상기 1차 및 2차 식각을 진행하는 단계는,바이어스 파워가 인가 가능한 이방성 식각챔버에서 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제27항에 있어서,상기 1차 및 2차 식각을 진행하는 단계는,폴리 에처(POLY ECHTER)에서 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제28항에 있어서,상기 1차 식각은,바이어스 파워를 인가하고, CF4, Ar, O2의 혼합가스를 사용하여 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제28항에 있어서,상기 2차 식각은,바이어스 파워를 인가하지 않고 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제28항에 있어서,상기 2차 식각은,HBr, Cl2, SF6, He 및 O2의 혼합가스를 사용하여 진행하는 반도체 장치의 캐패시터 제조 방법.
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