CN114582958B - 半导体结构的制作方法及半导体结构 - Google Patents

半导体结构的制作方法及半导体结构 Download PDF

Info

Publication number
CN114582958B
CN114582958B CN202210462531.7A CN202210462531A CN114582958B CN 114582958 B CN114582958 B CN 114582958B CN 202210462531 A CN202210462531 A CN 202210462531A CN 114582958 B CN114582958 B CN 114582958B
Authority
CN
China
Prior art keywords
layer
dielectric layer
electrode
support structure
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210462531.7A
Other languages
English (en)
Other versions
CN114582958A (zh
Inventor
郭帅
左明光
刘忠明
白世杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Changxin Jidian Beijing Memory Technologies Co Ltd
Original Assignee
Changxin Memory Technologies Inc
Changxin Jidian Beijing Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc, Changxin Jidian Beijing Memory Technologies Co Ltd filed Critical Changxin Memory Technologies Inc
Priority to CN202210462531.7A priority Critical patent/CN114582958B/zh
Publication of CN114582958A publication Critical patent/CN114582958A/zh
Application granted granted Critical
Publication of CN114582958B publication Critical patent/CN114582958B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开提供了一种半导体结构的制作方法及半导体结构，涉及半导体技术领域。该方法包括：提供具有多个接触结构的基底；于基底上形成第一支撑结构和牺牲层；形成第一通孔；于第一通孔的侧壁和第一支撑结构的部分顶面形成介电层，第一通孔内的介电层形成第二通孔；于第二通孔内形成第一电极结构，第一电极结构覆盖部分接触结构表面和位于第二通孔内的介电层的侧壁；在第一电极结构上形成第二支撑结构；去除牺牲层、部分第一支撑结构、部分第二支撑结构；形成至少覆盖部分介电层表面的第二电极结构。本公开通过先形成介电层，解决了第一电极结构和第二电极结构之间漏电的问题，提高了半导体结构的性能和良率。

Description

半导体结构的制作方法及半导体结构
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
动态随机存取存储器（DRAM，Dynamic Random Access Memory）具有体积小、集成度高、功耗低的优点，同时存取速度比只读存储器（ROM，Read Only Memory）快。随着半导体行业的不断发展，对半导体结构的要求越来越高。
其中，DRAM芯片主要由晶体管和电容组成，为提高DRAM芯片的存储密度，电容器的尺寸越来越小。而随着电容器尺寸的缩小，电容结构在形成过程中先形成下电极，形成的下电极与支撑层之间的深宽比越来越大，导致后续形成介电层的材料的填充能力下降，严重时会造成电容底部无法填入介质层或者填入的介质层的厚度达不到要求，从而造成严重的漏电问题。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供了一种半导体结构的制作方法及半导体结构。
本公开的第一方面提供了一种半导体结构的制作方法，所述半导体结构的制作方法包括：
提供基底，所述基底内设有多个分立设置的接触结构；
于所述基底上形成第一支撑结构和牺牲层；
形成第一通孔，所述第一通孔的底部暴露所述接触结构的顶面；
于所述第一通孔的侧壁形成介电层，所述第一通孔内的所述介电层之间形成第二通孔；
于所述第二通孔内形成第一电极结构，所述第一电极结构覆盖部分所述接触结构表面和位于所述第二通孔内的所述介电层的侧壁，每个所述第一电极结构对应不同的接触结构；
在所述第一电极结构上形成第二支撑结构；
去除所述牺牲层、部分所述第一支撑结构、部分所述第二支撑结构；
形成第二电极结构，所述第二电极结构至少覆盖部分所述介电层表面。
根据本公开的一些实施例，于所述第二通孔内形成第一电极结构，包括：
于所述第二通孔的侧壁和底部形成第一电极层，所述第二通孔内的所述第一电极层形成第三通孔；
于所述第三通孔内形成缓冲层，其中，所述缓冲层和所述第一电极层形成所述第一电极结构。
根据本公开的一些实施例，于所述第二通孔的侧壁和底部形成第一电极层，包括：
于所述第二通孔内形成第一初始电极层，所述第一初始电极层延伸至所述第二通孔外，并覆盖所述介电层的顶面；
将位于所述介电层的顶面的部分所述第一初始电极层断开，被保留下来的所述第一初始电极层形成所述第一电极层。
根据本公开的一些实施例，将位于所述介电层的顶面的部分所述第一初始电极层断开，包括：
于所述第一初始电极层上形成依次层叠设置的第一介质层、隔离层和掩膜层；
图形化所述掩膜层，以在所述掩膜层上形成掩膜开口；
通过所述掩膜开口刻蚀部分所述隔离层、部分所述第一介质层和部分所述第一初始电极层；
将位于所述介电层的顶面的部分所述第一初始电极层断开。
根据本公开的一些实施例，所述介电层覆盖所述第一支撑结构的部分顶面。
根据本公开的一些实施例，于所述第一通孔的侧壁形成介电层，包括：
于所述第一通孔内形成初始介电层，所述初始介电层延伸至所述第一通孔外，并覆盖所述第一支撑结构的顶面；
去除位于所述第一通孔底部的所述初始介电层，被保留下来的所述初始介电层形成中间介电层，所述第一通孔内的所述中间介电层之间形成所述第二通孔；
去除相邻的所述第一通孔之间的所述第一支撑结构的顶面的部分所述中间介电层，形成所述介电层。
根据本公开的一些实施例，去除所述牺牲层、部分所述第一支撑结构、部分所述第二支撑结构，包括：
于所述第二支撑结构上形成多个分立设置的第四通孔，所述第四通孔贯穿所述第二支撑结构、所述介电层、所述第一支撑结构和所述牺牲层；
去除所述牺牲层，暴露出所述介电层的部分侧壁，其中，被保留下来的所述第一支撑结构和所述第二支撑结构形成支撑结构。
根据本公开的一些实施例，形成第二电极结构，包括：
形成所述第二电极结构，所述第二电极结构包裹所述支撑结构的部分侧壁和所述介电层的部分侧壁。
根据本公开的一些实施例，于所述基底上形成第一支撑结构和牺牲层，包括：
于所述基底上形成层叠设置的第一初始支撑层、第一牺牲层、第二初始支撑层、第二牺牲层和第三初始支撑层。
根据本公开的一些实施例，形成第一通孔，包括：
于所述第一支撑结构上形成依次层叠设置的第二介质层和第三牺牲层；
图形化所述第三牺牲层，以在所述第三牺牲层上形成多个间隔设置的第五通孔；
沿所述第五通孔刻蚀所述第二介质层，以在所述第二介质层内形成多个间隔设置的第六通孔；
去除剩余的所述第三牺牲层；
沿所述第六通孔刻蚀所述第一支撑结构，以在所述第一支撑结构上形成所述第一通孔，多个所述第一通孔间隔设置；
去除剩余的所述第二介质层。
根据本公开的一些实施例，图形化所述第三牺牲层，以在所述第三牺牲层上形成多个间隔设置的第五通孔，包括：
于所述第三牺牲层上形成层叠设置的第三介质层和第一隔离层；
图形化所述第三介质层和所述第一隔离层，以在所述第一隔离层和所述第三介质层内形成第七通孔；
沿所述第七通孔刻蚀所述第三牺牲层，以在所述第三牺牲层上形成所述第五通孔；
去除剩余的所述第三介质层和所述第一隔离层。
本公开的第二方面提供了一种半导体结构，包括：
基底，所述基底设有多个分立设置的接触结构；
第一电极结构，所述第一电极结构与所述接触结构连接；
介电层，所述介电层设在所述第一电极结构的外侧壁；
第一支撑结构，所述第一支撑结构位于所述介电层两侧的侧壁上，其中，所述介电层还覆盖所述第一支撑结构的部分顶面；
第二支撑结构，所述第二支撑结构设在所述介电层的顶面；
第二电极结构，所述第二电极结构覆盖所述第一支撑结构、所述第二支撑结构和所述介电层外表面。
根据本公开的一些实施例，所述介电层包括第一介电层和第二介电层；
所述第一介电层设在所述第一电极结构的外侧壁上；
所述第二介电层与所述第一介电层连接，所述第二介电层覆盖整个所述第一支撑结构的顶面，且所述第二介电层位于所述第一支撑结构和所述第二支撑结构之间。
根据本公开的一些实施例，所述介电层包括第三介电层；
所述第三介电层设在所述第一电极结构的外侧壁上，且所述第三介电层的顶面与所述第一电极结构的顶面平齐。
根据本公开的一些实施例，所述介电层包括第四介电层和第五介电层；
所述第四介电层设在所述第一电极结构的外侧壁上；
所述第五介电层与所述第四介电层连接，所述第五介电层覆盖部分所述第一支撑结构的顶面，且所述第五介电层位于所述第一支撑结构和所述第二支撑结构之间。
根据本公开的一些实施例，所述第一电极结构包括第一电极层和缓冲层；
所述第一电极层与所述接触结构连接，并包裹所述缓冲层，其中，所述第一电极层的外侧壁与所述介电层连接。
根据本公开的一些实施例，所述缓冲层的材质包括多晶硅、掺杂碳的氮化硅或掺杂碳的氧化硅中的一种或多种。
本公开实施例所提供的半导体结构的制作方法及半导体结构中，先在第一通孔的侧壁和第一支撑结构的部分顶面上形成介电层，有效提高了由高K材料制成的介电层的填充能力和填充质量，从而有效提高了后续所形成的第一电极结构和第二电极结构之间的绝缘性，防止第一电极结构和第二电极结构之间发生漏电，从而提高了半导体结构的性能和良率。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的半导体结构的制作方法的流程图。
图2是根据一示例性实施例示出的半导体结构的制作方法中形成第一光刻胶层的示意图。
图3是根据一示例性实施例示出的半导体结构的制作方法中形成第八通孔的示意图。
图4是根据一示例性实施例示出的半导体结构的制作方法中形成第一掩膜层的示意图。
图5是根据一示例性实施例示出的半导体结构的制作方法中形成第一掩膜柱的示意图。
图6是根据一示例性实施例示出的半导体结构的制作方法中形成第三氮氧化硅层的示意图。
图7是根据一示例性实施例示出的半导体结构的制作方法中形成第二掩膜层的示意图。
图8是根据一示例性实施例示出的半导体结构的制作方法中去除顶面的第二掩膜层的示意图。
图9是根据一示例性实施例示出的半导体结构的制作方法中形成第二掩膜柱的示意图。
图10是根据一示例性实施例示出的半导体结构的制作方法中形成第七通孔的示意图。
图11是根据一示例性实施例示出的半导体结构的制作方法中形成第五通孔的示意图。
图12是根据一示例性实施例示出的半导体结构的制作方法中形成第六通孔的示意图。
图13是根据一示例性实施例示出的半导体结构的制作方法中形成第一通孔的示意图。
图14是根据一示例性实施例示出的半导体结构的制作方法中形成初始介电层的示意图。
图15是根据一示例性实施例示出的半导体结构的制作方法中形成第二通孔的示意图。
图16是根据一示例性实施例示出的半导体结构的制作方法中形成第一初始电极层的示意图。
图17是根据一示例性实施例示出的半导体结构的制作方法中形成掩膜层的示意图。
图18是根据一示例性实施例示出的半导体结构的制作方法中形成第一电极层的示意图。
图19是根据一示例性实施例示出的半导体结构的制作方法中形成初始缓冲层的示意图。
图20是根据一示例性实施例示出的半导体结构的制作方法中形成缓冲层的示意图。
图21是根据一示例性实施例示出的半导体结构的制作方法中形成第四掩膜层的示意图。
图22是根据一示例性实施例示出的半导体结构的制作方法中形成第四通孔的示意图。
图23是根据一示例性实施例示出的半导体结构的制作方法中形成支撑结构的示意图。
图24是根据一示例性实施例示出的半导体结构的制作方法中形成第二电极结构的示意图。
图25是根据一示例性实施例示出的半导体结构的制作方法中介电层的示意图。
图26是根据一示例性实施例示出的半导体结构的制作方法中介电层的示意图。
附图标记：
10、基底；20、接触结构；30、第一支撑结构；31、第一初始支撑层；32、第二初始支撑层；33、第三初始支撑层；40、牺牲层；41、第一牺牲层；42、第二牺牲层；50、第一通孔；60、第二介质层；70、第三牺牲层；80、第五通孔；90、第六通孔；100、第三介质层；110、第一隔离层；120、第七通孔；130、第一旋涂碳层；140、第一氮氧化硅层；141、第一光刻胶层；150、第八通孔；160、第一掩膜层；170、第一掩膜柱；180、第二旋涂碳层；190、第二氮氧化硅层；200、第三旋涂碳层；210、第三氮氧化硅层；220、第九通孔；230、第二掩膜层；240、第二掩膜柱；250、介电层；251、初始介电层；252、中间介电层；253、第一介电层；254、第二介电层；255、第三介电层；256、第四介电层；257、第五介电层；260、第二通孔；270、第一电极结构；271、第一电极层；272、缓冲层；280、第三通孔；290、第一介质层；300、隔离层；310、掩膜层；320、第二支撑结构；321、第四旋涂碳层；322、第四氮氧化硅层；323、第四掩膜层；330、第四通孔；340、支撑结构；350、第二电极结构；2711、第一初始电极层；2721、初始缓冲层。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
动态随机存取存储器（DRAM，Dynamic Random Access Memory）具有体积小、集成度高、功耗低的优点，同时存取速度比只读存储器（ROM，Read Only Memory）快。随着半导体行业的不断发展，对半导体结构的要求越来越高。
其中，DRAM芯片主要由晶体管和电容组成，为提高DRAM芯片的存储密度，电容器的尺寸越来越小。而随着电容器尺寸的缩小，电容结构在形成过程中先形成下电极，形成的下电极与支撑层之间的深宽比越来越大，导致后续形成介电层的材料的填充能力下降，严重时会造成电容底部无法填入介质层或者填入的介质层的厚度达不到要求，从而造成严重的漏电问题。
为了解决上述技术问题之一，本公开示例性的实施例中提供了一种半导体结构的制作方法，下面结合图1至图26对半导体结构的制作方法进行介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器（DRAM）为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图1所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：
步骤S100：提供基底，基底设有多个分立设置的接触结构。
步骤S200：于基底上形成第一支撑结构和牺牲层。
步骤S300：形成第一通孔，第一通孔的底部暴露接触结构的顶面。
步骤S400：于第一通孔的侧壁形成介电层，第一通孔内的介电层之间形成第二通孔。
步骤S500：于第二通孔内形成第一电极结构，第一电极结构覆盖部分接触结构表面和位于第二通孔内的介电层的侧壁，每个第一电极结构对应不同的接触结构。
步骤S600：在第一电极结构上形成第二支撑结构。
步骤S700：去除牺牲层、部分第一支撑结构、部分第二支撑结构。
步骤S800：形成第二电极结构，第二电极结构至少覆盖部分介电层表面。
如图2所示，在步骤S100中，基底10作为动态随机存储器的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。在本实施例中基底10采用硅材料，而本实施例采用硅材料作为基底10是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的基底的材料。
参照图2所示，基底10内设有多个分立设置的接触结构20。
其中，接触结构20可以设置在基底10内的有源区的源漏区和栅极结构中的至少一个上，作为电极引出结构，施加工作电压、引出工作电流。比如，当接触结构20设置在源极区上，该接触结构20作为电容接触结构与电容结构连接；又比如，当接触结构20设置在漏极区上，该接触结构20作为位线接触结构与位线连接；再比如，当接触结构20设置在栅极结构上，该接触结构20用于连接栅极结构和芯片的焊盘等结构连接，方便外部给芯片施加电压。其中，接触结构20的材料可以包括但不限于多晶硅、氮化钛或钨。
在步骤S400中，如图24所示，形成的介电层250的材料可以包括但不限于高K材料。其中，高K材料例如可以为氧化锆（ZrOx）、氧化铪（HfOx）、氧化钛锆（ZrTiOx）、氧化钌（RuOx）、氧化铝（AlOx）中的一种或其组合，也就是说，介电层250的材质可以为上述材料的一种，也可以是上述材料的混合物。介电层250的材料使用高K材料形成，有利于提高后续单位面积电容结构的电容值，增加后续形成的电容结构的存储量，提高半导体结构的性能。
如图26所示，第一电极结构270可以包括下电极以及位于下电极围成区域内的缓冲层，而缓冲层的材料可以包括但不限于多晶硅等。上电极一般形成在第二电极结构350中（后面有详细介绍）。
本公开实施例所提供的半导体结构的制作方法及半导体结构中，先在第一通孔50的侧壁和第一支撑结构30的部分顶面上形成介电层250，有效提高了由高K材料制成的介电层250的填充能力和填充质量。而后形成第一电极结构270和第二电极结构350，第一电极结构270、介电层250和第二电极结构350共同构成一种电容结构，从而有效提高了后续所形成的第一电极结构270和第二电极结构350之间的绝缘性，防止第一电极结构270和第二电极结构350之间发生漏电，从而提高了半导体结构的性能和良率。
根据一个示例性实施例，如图2至图13所示，本实施例是对上文中步骤S200的进一步说明。
于基底10上形成第一支撑结构30和牺牲层40。第一支撑结构30、牺牲层40层叠设置。第一支撑结构30和牺牲层40的层数为多层，且第一支撑结构30和牺牲层40依次交替层叠设置。
其中，第一支撑结构30和牺牲层40的形成过程可以采用以下方法：
利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在基底10上依次形成层叠设置的第一初始支撑层31、第一牺牲层41、第二初始支撑层32、第二牺牲层42和第三初始支撑层33。
也就是说，在该实施例中，第一支撑结构30的层数为间隔设置的三层，牺牲层40的层数为间隔设置的两层。其中，第一支撑结构30的材料可以包括但不限于氮化硅或碳氮化硅，牺牲层40的材料可以包括但不限于氧化物或多晶硅。
本实施例中，通过上述第一支撑结构和牺牲层的结构设计，可以对后续所形成的介电层和第一电极结构进行侧壁支撑，防止介电层和第一电极结构在后续工艺中倾斜或倒塌。而牺牲层40可以在后续形成第二电极结构时去除。
根据一个示例性实施例，本实施例是对上文中步骤S300的进一步说明。
如图13所示，于位于顶层的第一支撑结构30上形成多个第一通孔50，其中，多个第一通孔50与多个分立设置的接触结构20一一对应设置，并且，每个第一通孔50依次贯穿第三初始支撑层33、第二牺牲层42、第二初始支撑层32、第一牺牲层41和第一初始支撑层31，并暴露出位于第一通孔50下方的接触结构20的顶面。
在一些实施例中，如图2至图13所示，第一通孔50的形成过程可以采用以下方法：
利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在顶层的第一支撑结构30（具体为第三初始支撑层33）上形成层叠设置的第二介质层60和第三牺牲层70。其中，第二介质层60的材质可以包括但不限于多晶硅。第三牺牲层70的材质可以包括但不限于氧化物，比如氧化硅等。
而后，图形化第三牺牲层70，以在第三牺牲层70上形成多个间隔设置的第五通孔80。其中，多个第五通孔80与多个分立设置的接触结构20一一对应设置。
沿第五通孔80，利用刻蚀工艺对第二介质层60进行刻蚀处理，以在第二介质层60内形成多个间隔设置的第六通孔90。多个第六通孔90与多个第五通孔80一一对应设置。
然后，通过刻蚀气体或刻蚀液去除剩余的第三牺牲层70。
待第三牺牲层70去除完成后，沿第六通孔90利用刻蚀工艺对第一支撑结构30进行刻蚀处理，以在第一支撑结构30上形成多个间隔设置的第一通孔50。
最后，利用刻蚀气体或刻蚀液去除剩余的第二介质层60。
在本实施例中，利用层叠设置的第二介质层60和第三牺牲层70，经过多次刻蚀依次形成第五通孔80和第六通孔90，最后沿第六通孔90刻蚀形成第一通孔50，能够有效增加第一通孔50的刻蚀精度，以及获得高深宽比的第一通孔50，提高了后续形成的电容结构的器件性能和半导体结构的良率。
如图10至图11所示，在一些实施例中，形成上文中第五通孔80的过程可以采用以下方法：
利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在第三牺牲层70上沉积层叠设置的第三介质层100和第一隔离层110。其中，第三介质层100可以包括旋涂碳层，第一隔离层110的材料可以包括但不限于氮氧化硅。
而后，图形化第三介质层100和第一隔离层110，以在第一隔离层110和第三介质层100内形成第七通孔120。
然后，沿第七通孔120利用刻蚀工艺对第三牺牲层70进行刻蚀处理，从而形成间隔设置的多个第五通孔80。
待第五通孔80形成之后，去除剩余的第三介质层100和第一隔离层110。
本实施例中，通过在第三介质层100和第一隔离层110中形成第七通孔120，而后形成第五通孔80，能够有效提高第五通孔80的刻蚀质量，从而保证后续所形成的第一通孔50的形成质量。
参照图2至图10所示，为了提高第七通孔120的形成质量，保证所形成的第一通孔50的形状质量，并有效提高半导体结构的性能和良率。在一些实施例中，第七通孔120的形成过程可以采用以下方法：
利用原子层沉积工艺、物理气相沉积工艺或化学沉积工艺在第一隔离层110上依次沉积形成层叠设置的第一旋涂碳层130和第一氮氧化硅层140。
待第一氮氧化硅层140形成之后，在第一氮氧化硅层140顶面上形成一层第一光刻胶层141，图形化第一光刻胶层141，以在第一光刻胶层141上形成多个掩膜开口，以掩膜开口为基准，利用刻蚀工艺在第一旋涂碳层130和第一氮氧化硅层140上形成多个间隔设置第八通孔150。
而后，利用原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺在第八通孔150内形成第一掩膜层160。第一掩膜层160延伸至第八通孔150外并覆盖第一氮氧化硅层140的顶面。
通过刻蚀工艺去除部分第一掩膜层160，保留位于第八通孔150侧壁上的第一掩膜层160，被保留下来的第一掩膜层160形成第一掩膜柱170。
利用刻蚀工艺去除剩余的第一旋涂碳层130和第一氮氧化硅层140，保留第一掩膜柱170。
然后，在第一隔离层110上形成第二旋涂碳层180、第二氮氧化硅层190、第三旋涂碳层200和第三氮氧化硅层210。其中，第二旋涂碳层180覆盖多个第一掩膜柱170。
利用刻蚀工艺在第三氮氧化硅层210和第三旋涂碳层200中形成多个间隔设置的第九通孔220。利用沉积工艺在第九通孔220内形成第二掩膜层230，第二掩膜层230延伸至第九通孔220外并覆盖第三氮氧化硅层210的顶面。
通过刻蚀工艺去除部分第二掩膜层230，保留位于第九通孔220侧壁上的第二掩膜层230，被保留下来的第二掩膜层230形成第二掩膜柱240。其中，第二掩膜柱240和第一掩膜柱170错位设置。
最后，以第一掩膜柱170和第二掩膜柱240为掩膜利用刻蚀工艺对第一隔离层110和第三介质层100进行刻蚀处理，从而形成多个间隔设置的第七通孔120。
根据一个示例性实施例，本实施例是对上文中步骤S400的进一步说明。
如图13至图23所示，在一些实施例中，介电层250的形成过程可以采用以下方法：
利用原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺在第一通孔50内形成初始介电层251，初始介电层251延伸至第一通孔50外，并覆盖第一支撑结构30的部分顶面，即，上层第一支撑结构30的顶面。其中，初始介电层251的材料可以包括但不限于高K材料。
而后，通过刻蚀工艺去除位于第一通孔50底部的初始介电层251，被保留下来的初始介电层251形成中间介电层252，此时，第一通孔50内的中间介电层252之间形成第二通孔260。
然后，再通过刻蚀工艺去除相邻的第一通孔50之间的第一支撑结构30的顶面的部分中间介电层252，被保留下来的中间介电层252形成介电层250。
参照图13至图26所示，在一些实施例中，相邻的第一通孔50之间的第一支撑结构30顶面的中间介电层252可以全部去除；或者，去除一部分中间介电层252，保留靠近第一通孔50的部分中间介电层252，该部分中间介电层252的侧壁与位于其下方的第一支撑结构30的外侧壁平齐；又或者，去除一部分中间介电层252，被保留下来的部分中间介电层252的长度为位于其下方的第一支撑结构30的顶面的长度的三分之一至二分之一。
需要说明的是，在一些实施例中，介电层250可以为叠层结构，例如，介电层250可以包括三层结构，且三层结构的材质分别为氧化锆-氧化铝-氧化锆，即，介电层250可以包括依次连接的氧化锆层、氧化铝层和氧化锆层。
本实施例中，先形成初始介电层，而后去除第一通孔的底壁的初始介电层以形成中间介电层，最后再将相邻第一通孔之间的支撑结构顶面的部分中间介电层去除，形成介电层，上述形成介电层的过程的方法简单，且便于操作，能有效保证介电层的形成质量和形成厚度，从而提高半导体结构的性能和良率。
根据一个示例性实施例，本实施例是对上文中步骤S500的进一步说明。
如图15至图20所示，在第二通孔260内形成第一电极结构270。其中，第一电极结构270包括第一电极层271和缓冲层272，第一电极层271可以包括电容结构中的下电极，且第一电极层271的材料可以包括但不限于钨、多晶硅或氮化钛等。缓冲层272的材料可以包括但不限于多晶硅、掺杂碳的氮化硅或掺杂碳的氧化硅中的一种或多种，或者，其他低应力材料。
在一些实施例中，第一电极结构270的形成可以采用以下方法：
首先，利用原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺在第二通孔260的侧壁和底部形成第一电极层271。第二通孔260内的第一电极层271之间形成第三通孔280。
本实施例中，第一电极层271的形成过程包括：
利用沉积工艺在第二通孔260内形成第一初始电极层2711，第一初始电极层2711延伸至第二通孔260外，并覆盖介电层250的顶面。
而后，将位于介电层250的顶面的部分第一初始电极层2711断开，被保留下来的第一初始电极层2711形成第一电极层271。
其中，第一初始电极层2711的断开过程可以包括：
利用沉积工艺在第一初始电极层2711上形成依次层叠设置的第一介质层290、隔离层300和掩膜层310。
图形化掩膜层310，以在掩膜层310上形成掩膜开口。通过掩膜开口刻蚀去除部分隔离层300、部分第一介质层290和部分第一初始电极层2711。最后通过刻蚀工艺去除剩余的掩膜层310、隔离层300和第一介质层290，从而将介电层250顶面的部分第一初始电极层2711断开。
本实施例中，利用第一介质层、隔离层和掩膜层，能够准确去除部分第一初始电极层，提高后续保留下来的第一电极层的形成精度。
待第一电极层271形成之后，通过沉积工艺在第三通孔280内沉积一层初始缓冲层2721，该初始缓冲层2721延伸至第三通孔280外，并覆盖中间介电层252的顶面上。待初始缓冲层2721形成之后，通过刻蚀或化学机械研磨去除中间介电层250的顶面的初始缓冲层2721，保留位于第三通孔280内的初始缓冲层2721，被保留下来的初始缓冲层2721形成缓冲层272。缓冲层272和第一电极层271形成第一电极结构270。该第一电极结构270形成之后覆盖部分接触结构20的表面以及位于第二通孔260内的介电层250的侧壁上，每个第一电极结构270对应不同的接触结构20。
本实施例中，第一电极结构包括第一电极层和缓冲层，并且第一电极层包裹缓冲层，从而通过缓冲层减少后续电容结构在形成过程中的应力，提高电容结构的稳定性。
根据一个示例性实施例，本实施例是对上文中步骤S600的进一步说明。
如图21至图23所示，待第一电极结构270形成之后，在第一电极结构270上形成第二支撑结构320。其中，第二支撑结构320的材料包括但不限于氮化硅或硅碳氮，且第二支撑结构320可以为单层结构，也可以为层叠设置的多层结构。
以第二支撑结构320为单层结构为例，可以利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在介电层250的顶面上形成第二支撑结构320。
根据一个示例性实施例，本实施例是对上文中步骤S700的进一步说明。
继续参照图21至图23所示，在一些实施例中，将第一电极结构270断开的过程可以通过去除牺牲层40、部分第一支撑结构30和部分第二支撑结构320的方式来实现，具体过程如下：
通过沉积工艺在第二支撑结构320上形成依次层叠设置的第四旋涂碳层321、第四氮氧化硅层322和第四掩膜层323。
图形化第四掩膜层323，从而在第四掩膜层323上形成掩膜开口。而后，利用掩膜开口对第四氮氧化硅层322、第四旋涂碳层321和第二支撑结构320上进行刻蚀，以在第二支撑结构320上形成多个分立设置的第四通孔330，并通过刻蚀工艺去除剩余的第四旋涂碳层321、第四氮氧化硅层322和第四掩膜层323。
然后，继续刻蚀，直至第四通孔330依次贯穿第二支撑结构320、中间介电层252、第一支撑结构30和牺牲层40。
待第四通孔330形成之后，利用第四通孔330所形成的开口区域，通过刻蚀工艺去除剩余的牺牲层40（包括第一牺牲层41和第二牺牲层42），以暴露介电层250的部分侧壁，被保留下来的第一支撑结构30和第二支撑结构320形成支撑结构340。
在本实施例中，利用第四通孔一方面可以将中间介电层断开，另一方面也便于去除牺牲层，从而方便后续形成第二电极结构。
根据一个示例性实施例，本实施例是对上文中步骤S800的进一步说明。
如图24所示，待支撑结构340形成之后，形成第二电极结构350，第二电极结构350可以包括电容结构中的上电极，第二电极结构350的材料可以包括但不限于多晶硅、钨或氮化钛等。其中，在一些实施例中，第二电极结构350的形成过程可以采用以下方法：
利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺形成第二电极结构350，该第二电极结构350包裹支撑结构340和介电层250的部分侧壁。
其中，在一些公开示例中，可以通过原子层沉积工艺于支撑结构340和介电层250的部分侧壁上形成第二电极结构350。原子层沉积工艺具有沉积速率慢、沉积形成的膜层致密性高以及阶梯覆盖率好的特点。利用原子层沉积工艺形成第二电极结构能够在空间范围较小的条件下对支撑结构和介电层的侧壁进行覆盖，避免占据较大的空间，有效保证第二电极结构的形成质量，进而提高后续所形成的电容结构的性能和良率。
如图24至图26所示，本公开一示例性的实施例提供了一种半导体结构。该半导体结构包括：基底10、第一电极结构270、介电层250、第一支撑结构30、第二支撑结构320和第二电极结构350。
其中，在基底10内设有多个分立设置的接触结构20。第一电极结构270设在基底10上，并与接触结构20连接，多个第一电极结构270与多个接触结构20一一对应设置，即，每个第一电极结构270对应不同的接触结构20。介电层250设在第一电极结构270的外侧壁上。
第一支撑结构30设置在介电层250两侧的侧壁上，并且，介电层250还覆盖第一支撑结构30的部分顶面。第二支撑结构320设在介电层250的顶面上。第二电极结构350覆盖第一支撑结构30、第二支撑结构320和介电层250的外表面。
在本实施例中，第一电极结构、介电层和第二电极结构共同构成一种电容结构。而在该电容结构的形成过程中，先形成介电层，在保证介电层的填充能力和填充质量的前提下，再形成第一电极结构和第二电极结构，从而有效提高了后续所形成的第一电极结构和第二电极结构之间的绝缘性，防止第一电极结构和第二电极结构之间发生漏电，从而提高了半导体结构的性能和良率。
如图25所示，在一些实施例中，介电层250包括第一介电层253和第二介电层254。其中，第一介电层253设在第一电极结构270的外侧壁上，第一介电层253沿自基底10的底面至其顶面的延伸方向设置。第二介电层254位于第一支撑结构30和第二支撑结构320之间，第二介电层254的一端与第一介电层253的顶端连接，且第二介电层254覆盖整个第一支撑结构30的顶面。
本实施例中，第二介电层的外侧壁与第一支撑结构和第二支撑结构的外侧壁平齐设置，能够减少半导体结构的制程工序，有助于提高半导体结构的产能，另一个方面，第二介电层也能提高第一电极结构和第二电极结构之间的绝缘效果，提高半导体结构的性能和良率。
如图26所示，在一些实施例中，介电层250包括第三介电层255。第三介电层255设在第一电极结构270的外侧壁上，并沿自基底10的底面至其顶面的延伸方向设置。其中，第三介电层255的顶面与第一电极结构270的顶面平齐。
本实施例中，第三介电层的顶面与第一电极结构的顶面平齐，由此，可以在同一刻蚀步骤中去除部分第三介电层和部分第一电极结构，减少半导体结构的制程工序，从而提高半导体结构的产能。
如图24所示，在一些实施例中，介电层250包括第四介电层256和第五介电层257。第四介电层256设在第一电极结构270的外侧壁上，并沿自基底10的底面至其顶面的方向延伸。第五介电层257位于第一支撑结构30和第二支撑结构320之间，第五介电层257的一端与第四介电层256的顶端连接，其中，第五介电层257覆盖部分第一支撑结构30的顶面。
在一些公开实施例中，第五介电层257可以覆盖第一支撑结构30的顶面的三分之一至二分之一之间。
本实施例中，第五介电层覆盖部分第一支撑结构的顶面，且第五介电层的长度与第一支撑结构的顶面的长度之间可以存在比例关系，从而可以使得后续形成不同规格的电容结构，提高了半导体结构的适用性。
如图24至图26所示，在一些实施例中，第一电极结构270包括第一电极层271和缓冲层272。第一电极层271与接触结构20连接，并包裹缓冲层272。其中，第一电极层271的外侧壁与介电层250连接。其中，缓冲层272的材质可以包括但不限于多晶硅、掺杂碳的氮化硅或掺杂碳的氧化硅中的一种或多种。或者，缓冲层272的材质还可以是其他低应力的材料。
本实施例中，第一电极层包裹缓冲层设置，而缓冲层可以减少后续电容结构在形成过程中的应力，提高电容结构的稳定性。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (17)

1.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：
提供基底，所述基底内设有多个分立设置的接触结构；
于所述基底上形成第一支撑结构和牺牲层；
形成第一通孔，所述第一通孔的底部暴露所述接触结构的顶面；
于所述第一通孔的侧壁形成介电层，所述第一通孔内的所述介电层之间形成第二通孔；
于所述第二通孔内形成第一电极结构，所述第一电极结构覆盖部分所述接触结构表面和位于所述第二通孔内的所述介电层的侧壁，每个所述第一电极结构对应不同的接触结构；
在所述第一电极结构上形成第二支撑结构；
去除所述牺牲层、部分所述第一支撑结构、部分所述第二支撑结构；
形成第二电极结构，所述第二电极结构至少覆盖部分所述介电层表面。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，于所述第二通孔内形成第一电极结构，包括：
于所述第二通孔的侧壁和底部形成第一电极层，所述第二通孔内的所述第一电极层形成第三通孔；
于所述第三通孔内形成缓冲层，其中，所述缓冲层和所述第一电极层形成所述第一电极结构。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，于所述第二通孔的侧壁和底部形成第一电极层，包括：
于所述第二通孔内形成第一初始电极层，所述第一初始电极层延伸至所述第二通孔外，并覆盖所述介电层的顶面；
将位于所述介电层顶面的部分所述第一初始电极层断开，被保留下来的所述第一初始电极层形成所述第一电极层。
4.根据权利要求3所述半导体结构的制作方法，其特征在于，将位于所述介电层的顶面的部分所述第一初始电极层断开，包括：
于所述第一初始电极层上形成依次层叠设置的第一介质层、隔离层和掩膜层；
图形化所述掩膜层，以在所述掩膜层上形成掩膜开口；
通过所述掩膜开口刻蚀部分所述隔离层、部分所述第一介质层和部分所述第一初始电极层；
将位于所述介电层的顶面的部分所述第一初始电极层断开。
5.根据权利要求1所述半导体结构的制作方法，其特征在于，所述介电层覆盖所述第一支撑结构的部分顶面。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，于所述第一通孔的侧壁形成介电层，包括：
于所述第一通孔内形成初始介电层，所述初始介电层延伸至所述第一通孔外，并覆盖所述第一支撑结构的顶面；
去除位于所述第一通孔底部的所述初始介电层，被保留下来的所述初始介电层形成中间介电层，所述第一通孔内的所述中间介电层之间形成所述第二通孔；
去除相邻的所述第一通孔之间的所述第一支撑结构的顶面的部分所述中间介电层，形成所述介电层。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，去除所述牺牲层、部分所述第一支撑结构、部分所述第二支撑结构，包括：
于所述第二支撑结构上形成多个分立设置的第四通孔，所述第四通孔贯穿所述第二支撑结构、所述介电层、所述第一支撑结构和所述牺牲层；
去除所述牺牲层，暴露出所述介电层的部分侧壁，其中，被保留下来的所述第一支撑结构和所述第二支撑结构形成支撑结构。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，形成第二电极结构，包括：
形成所述第二电极结构，所述第二电极结构包裹所述支撑结构的部分侧壁和所述介电层的部分侧壁。
9.根据权利要求1所述的半导体结构的制作方法，其特征在于，于所述基底上形成第一支撑结构和牺牲层，包括：
于所述基底上形成层叠设置的第一初始支撑层、第一牺牲层、第二初始支撑层、第二牺牲层和第三初始支撑层。
10.根据权利要求1-9任一项所述的半导体结构的制作方法，其特征在于，形成第一通孔，包括：
于所述第一支撑结构上形成依次层叠设置的第二介质层和第三牺牲层；
图形化所述第三牺牲层，以在所述第三牺牲层上形成多个间隔设置的第五通孔；
沿所述第五通孔刻蚀所述第二介质层，以在所述第二介质层内形成多个间隔设置的第六通孔；
去除剩余的所述第三牺牲层；
沿所述第六通孔刻蚀所述第一支撑结构，以在所述第一支撑结构上形成所述第一通孔，多个所述第一通孔间隔设置；
去除剩余的所述第二介质层。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，图形化所述第三牺牲层，以在所述第三牺牲层上形成多个间隔设置的第五通孔，包括：
于所述第三牺牲层上形成层叠设置的第三介质层和第一隔离层；
图形化所述第三介质层和所述第一隔离层，以在所述第一隔离层和所述第三介质层内形成第七通孔；
沿所述第七通孔刻蚀所述第三牺牲层，以在所述第三牺牲层上形成所述第五通孔；
去除剩余的所述第三介质层和所述第一隔离层。
12.一种半导体结构，其特征在于，采用权利要求1-11任一所述的半导体结构的制作方法制作，所述半导体结构包括：
基底，所述基底设有多个分立设置的接触结构；
第一电极结构，所述第一电极结构与所述接触结构连接；
介电层，所述介电层设在所述第一电极结构的外侧壁；
第一支撑结构，所述第一支撑结构位于所述介电层两侧的侧壁上，其中，所述介电层还覆盖所述第一支撑结构的部分顶面；
第二支撑结构，所述第二支撑结构设在所述介电层的顶面；
第二电极结构，所述第二电极结构覆盖所述第一支撑结构、所述第二支撑结构和所述介电层外表面。
13.根据权利要求12所述的半导体结构，其特征在于，所述介电层包括第一介电层和第二介电层；
所述第一介电层设在所述第一电极结构的外侧壁上；
所述第二介电层与所述第一介电层连接，所述第二介电层覆盖整个所述第一支撑结构的顶面，且所述第二介电层位于所述第一支撑结构和所述第二支撑结构之间。
14.根据权利要求12所述的半导体结构，其特征在于，所述介电层包括第三介电层；
所述第三介电层设在所述第一电极结构的外侧壁上，且所述第三介电层的顶面与所述第一电极结构的顶面平齐。
15.根据权利要求12所述的半导体结构，其特征在于，所述介电层包括第四介电层和第五介电层；
所述第四介电层设在所述第一电极结构的外侧壁上；
所述第五介电层与所述第四介电层连接，所述第五介电层覆盖部分所述第一支撑结构的顶面，且所述第五介电层位于所述第一支撑结构和所述第二支撑结构之间。
16.根据权利要求12所述的半导体结构，其特征在于，所述第一电极结构包括第一电极层和缓冲层；
所述第一电极层与所述接触结构连接，并包裹所述缓冲层，其中，所述第一电极层的外侧壁与所述介电层连接。
17.根据权利要求16所述的半导体结构，其特征在于，所述缓冲层的材质包括多晶硅、掺杂碳的氮化硅或掺杂碳的氧化硅中的一种或多种。
CN202210462531.7A 2022-04-29 2022-04-29 半导体结构的制作方法及半导体结构 Active CN114582958B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210462531.7A CN114582958B (zh) 2022-04-29 2022-04-29 半导体结构的制作方法及半导体结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210462531.7A CN114582958B (zh) 2022-04-29 2022-04-29 半导体结构的制作方法及半导体结构

Publications (2)

Publication Number Publication Date
CN114582958A CN114582958A (zh) 2022-06-03
CN114582958B true CN114582958B (zh) 2022-08-02

Family

ID=81784782

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210462531.7A Active CN114582958B (zh) 2022-04-29 2022-04-29 半导体结构的制作方法及半导体结构

Country Status (1)

Country Link
CN (1) CN114582958B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118042824A (zh) * 2022-11-04 2024-05-14 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107706181A (zh) * 2017-10-27 2018-02-16 睿力集成电路有限公司 高深宽比结构、电容器结构、半导体存储器件及制备方法
CN110504283A (zh) * 2018-05-17 2019-11-26 长鑫存储技术有限公司 柱状电容器阵列结构及制备方法
CN111106095A (zh) * 2018-10-29 2020-05-05 长鑫存储技术有限公司 沟槽及其形成方法、电容器的制备方法及电容器
CN111328428A (zh) * 2020-02-10 2020-06-23 长江存储科技有限责任公司 在三维存储器件中具有抗蚀刻层的半导体插塞
CN113161484A (zh) * 2021-04-19 2021-07-23 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
CN113314669A (zh) * 2020-02-27 2021-08-27 长鑫存储技术有限公司 双面电容结构及其形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11869932B2 (en) * 2020-09-10 2024-01-09 Changxin Memory Technologies, Inc. Manufacturing method of capacitive structure, and capacitor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107706181A (zh) * 2017-10-27 2018-02-16 睿力集成电路有限公司 高深宽比结构、电容器结构、半导体存储器件及制备方法
CN110504283A (zh) * 2018-05-17 2019-11-26 长鑫存储技术有限公司 柱状电容器阵列结构及制备方法
CN111106095A (zh) * 2018-10-29 2020-05-05 长鑫存储技术有限公司 沟槽及其形成方法、电容器的制备方法及电容器
CN111328428A (zh) * 2020-02-10 2020-06-23 长江存储科技有限责任公司 在三维存储器件中具有抗蚀刻层的半导体插塞
CN113314669A (zh) * 2020-02-27 2021-08-27 长鑫存储技术有限公司 双面电容结构及其形成方法
CN113161484A (zh) * 2021-04-19 2021-07-23 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构

Also Published As

Publication number Publication date
CN114582958A (zh) 2022-06-03

Similar Documents

Publication Publication Date Title
US10756091B2 (en) Semiconductor device and method for fabricating the same
US8058678B2 (en) Semiconductor memory device including a cylinder type storage node and a method of fabricating the same
US9082784B2 (en) Method of fabricating a semiconductor device having stacked storage nodes of capacitors in cell region separated from peripheral region
US7321150B2 (en) Semiconductor device precursor structures to a double-sided capacitor or a contact
CN114582809B (zh) 电容器的制作方法、电容器以及存储器
KR20040100822A (ko) 반도체 장치의 제조 방법 및 반도체 장치
CN113345835A (zh) 半导体器件及其制造方法
US10910382B2 (en) Method for fabricating semiconductor device
CN114582958B (zh) 半导体结构的制作方法及半导体结构
US6709915B2 (en) Methods of fabricating integrated circuit memory devices
US6844229B2 (en) Method of manufacturing semiconductor device having storage electrode of capacitor
US20100078697A1 (en) Semiconductor device including capacitor and method for manufacturing the same
US7727850B2 (en) Method for forming capacitor of semiconductor device
US5849617A (en) Method for fabricating a nested capacitor
US11974424B2 (en) Memory device and method of forming the same
CN116782644B (zh) 半导体器件及其制造方法、电子设备
TWI795025B (zh) 記憶體元件及其形成方法
US20220344341A1 (en) Semiconductor devices having air gaps
CN113594098B (zh) 半导体器件及其制备方法
US20240071771A1 (en) Method of manufacturing integrated circuit device
US20210320105A1 (en) Method for fabricating semiconductor device
CN117337030A (zh) 半导体结构的制备方法、半导体结构和半导体存储器
CN116033736A (zh) 存储器组件及其形成方法
KR20040002221A (ko) 반도체소자의 저장전극 및 그 제조방법
CN117038574A (zh) 半导体结构的制作方法及半导体结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant