CN101170127A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置，包括：一主要电极；一介电质，连接于上述主要电极，上述主要电极包括：一材料，其具有一功函数和一功函数调整元素，上述功函数调整元素用以调整上述主要电极的上述材料的功函数以达到一预定值，其中上述主要电极还包括：一防止扩散掺质元素，其用以防止上述功函数调整元素朝上述介电质扩散和/或扩散进入上述介电质。本发明也提供一种半导体装置的制造方法。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置，特别涉及一种例如为场效应晶体管(fieldeffect transistor)，其包括一主要电极，以及与上述主要电极连接的一介电质。上述主要电极包括一材料，其具有一功函数和一功函数调整元素，上述功函数调整元素用以调整上述主要电极的上述材料的功函数。本发明也涉及一种半导体装置的制造方法。
背景技术
在半导体主流技术中，可利用金属氧化物半导体晶体管(metal oxidesemiconductor field effect transistor，以下简称MOSFET)做为基本元件(basicelement)，或是开关元件(switching element)或电荷储存元件(charge storageelement)。一MOSFET元件包括一半导体沟道区域，上述半导体沟道区域通过一栅极介电质非传导性(dielectrically)的耦合至一栅极。上述半导体沟道区域的不同侧分别接触于一源极接面和一漏极接面。
多晶硅通常用来做为一栅极材料。然而，为改善MOSFET元件的电性，利用例如金属硅化物(metal silicide)的金属化材料(metallic material)为栅极材料，以取代多晶硅的栅极材料。上述的金属化栅极不会具有半导体栅极的缺点。举例来说，栅极耗尽效应(gate depletion)、掺质扩散或中等范围的电阻值(medium range resistance)。最近，利用硅化物做为金属化栅极的应用受到重视。尤其完全硅化(fully silicide，FUSI)栅极为最有希望的候选元件。以工艺的观点来看，一完全硅化(FUSI)栅极可应用于已知技术的自对准硅化工艺的不同实施例，意即用以降低半导体区域的片电阻(sheet resistance)。在完全硅化(FUSI)栅极工艺中，首先，形成一多晶硅栅极。接着，于栅极中形成硅化物，并使硅化物往下形成至栅极介电质的界面(interface)。因而完全消耗栅极的多晶硅材料。
因为镍硅化物(Ni-silicide)可以维持用于已知互补型金属氧化物半导体(complementary MOS，CMOS)技术时代的多种工艺。举例来说，图案化硅栅极和自对准硅化工艺(self-aligned silicide-forming process)。所以，镍硅化物(Ni-silicide)为形成栅极的引人注目的候选元件。完全硅化的镍硅化物栅极(NiSi FUSI gate)的所以会引起注意的一重要特性为，其可利用掺质以调整于二氧化硅栅极介电质上的栅极的有效功函数(effective work function)。上述完全硅化的镍硅化物栅极(NiSi FUSI gate)，可不需利用不同的块材做为不同导电类型的栅极，即可调整n型MOS或p型MOS的起始电压(threshold voltage，Vt)。在先进CMOS应用方面，完全硅化的镍硅化物栅极(NiSi FUSI gate)的工艺和其电性也成同样地引人注目。
H.Y.Yu等人在2005年的technical digest IEDM meeting期刊的第630-633页发表“利用掺杂镱(Yb)元素以改变完全硅化的硅化镍的功函数：从中间能隙到n型传导带的边缘(Modification of the Ni FUSI work function byYb dopping：from midgap to N-type band-edge)”，提供一种利用形成于一氮氧化硅栅极介电质的一硅化镍栅极中掺杂镱(Yb)，以改变硅化镍栅极的功函数的方法。掺杂镱(Yb)的上述硅化镍栅极的功函数会从4.72eV到4.22eV。上述方法也指出镱(Yb)会堆积于栅极和栅极介电质的界面上，且会促进镱(Yb)朝栅极介电质扩散。
金属化栅极不仅试图取代多晶硅栅极，而且试图降低栅极介电层的厚度。已知的二氧化硅栅极介电层已到达可实施的极限。栅极介电材料的电性等效氧化层厚度(equivalent electrical oxide thickness，以下简称EEOT)必须介于0.5nm至2nm之间，以确保优良的非传导性的耦合特性。然而，厚度介于0.5nm至2nm之间的二氧化硅层可能无法承受外加电压，因此需要一较厚的栅极介电层。如此会导致高介电常数介电材料(high-k dielectric material)的使用，以提供一足够的物理厚度，以及一限定的EEOT。上述的物理厚度和EEOT的比例，由介电材料的介电常数(dielectric constant，k-value)决定。为达到上述目的，目前已研究使用其他材料来代替做为其他的栅极介电质形成材料。在第一个例子中，氮氧化硅用做为另一栅极介电质。EEOT为几纳米(nm)，但具有一较大物理厚度的其他介电材料可考虑做为栅极介电质。所有这些介电常数较二氧化硅的介电常数(k＝3.9)高的其他材料，称的为高介电常数介电材料(high-k dielectric materials)。这些高介电常数介电材料的介电常数范围介于4至40之间。举例来说，这些高介电常数介电材料的其中一部分为铪(hafnium)、钽(tantalum)或锆(zirconium)的氧化物或硅化物，其介电常数介于20至26之间。
当形成包括一掺质的具有一完全硅化栅极的一MOSFET元件时，特别是形成包括一功函数调整元素的具有一完全硅化栅极的一MOSFET元件时。如果没有上述功函数调整元素，上述MOSFET元件的电性会有偏差。尤其是，相较于未掺杂镱的完全硅化的镍硅化物栅极而言，如果于一氮氧化硅(silicon oxynitride)的栅极介电质上形成一掺杂镱的完全硅化的镍硅化物栅极时，流经栅极介电质的漏电流会增加。上述漏电流会随着栅极介电质的厚度降低而增加。同样地，上述栅极叠层的电容对电压的特性如果显示异常，其表示出现了大量的界面态(interface state，Dit)。此外，掺杂镱的完全硅化的镍硅化物栅极的功函数会随着时间而改变。
发明内容
本发明提供一种优良的半导体装置及其制造方法。
本发明实施例的半导体装置解决当利用功函数调整元素以调整一主要电极的功函数，意即利用功函数调整元素以调整栅极的功函数时，产生的漏电流问题。
本发明提供一种半导体装置及其制造方法，以解决上述问题。
本发明提供一种半导体装置，包括：一主要电极；一介电质，连接于上述主要电极，上述主要电极包括：一材料，其具有一功函数和一功函数调整元素，上述功函数调整元素用以调整上述主要电极的上述材料的功函数，也就是改变上述主要电极的上述材料的功函数，以达到一预定值，其中上述主要电极还包括：一防止扩散掺质元素，其用以防止上述功函数调整元素朝上述介电质扩散和/或扩散进入上述介电质。
如果仅对上述栅极提供一功函数调整元素，上述功函数调整元素会朝上述栅极介电质扩散。本发明实施例提供一防止扩散掺质元素，利用上述防止扩散掺质元素与上述功函数调整元素的交互作用，以防止上述功函数调整元素的扩散。
上述主要电极可为一完全硅化(fully silicided)主要电极，且上述主要电极的材料可包括一半导体材料和一金属的一合金。在本发明实施例中，上述半导体材料可包括硅(Si)或锗(Ge)。在本发明实施例中，上述金属可为用以形成具有中间能隙(midgap)的功函数的一合金的一金属。如此，可形成适用于n型元件或p型元件的一中间能隙(midgap)材料。此外，由于栅极和沟道的功函数的差值已经降低，元件的起始电压(threshould voltage，Vt)也可降低。
上述主要电极的材料可包括一金属。
在本发明实施例中，上述防止扩散掺质元素可为磷(P)、砷(As)、锑(Sb)、锗(Ge)或硅(Si)。
上述主要电极中的上述防止扩散掺质元素的浓度可介于1e14cm-3至1e16cm-3之间。
可选择上述功函数调整元素，以形成具有n型功函数的一材料。因此，上述功函数调整元素可择自包括镧元素的族群，例如可为镱(Ytterbium)。
上述主要电极中的上述功函数调整元素的浓度可介于1e14cm-3至1e16cm-3之间。
上述主要电极的上述合金中的上述金属可为镍。
上述介电质可为氧化硅、氮氧化硅或一介电常数大于3.9的高介电常数介电质。
本发明提供一种半导体装置的制造方法，可包括下列步骤：
于一衬底上形成一主要电极结构，上述主要电极结构包括一主要电极以及一介电质，上述介电质连接于上述主要电极，上述主要电极包括一材料，其具有一功函数；
对上述主要电极提供一功函数调整元素，以调整上述主要电极的上述材料的功函数，也就是改变上述主要电极的上述材料的功函数，以达到一预定值；以及
对上述主要电极提供一防止扩散掺质元素，以防止上述功函数调整元素朝上述介电质扩散和/或扩散进入上述介电质。
形成上述主要电极结构可包括：
于一衬底上提供一介电层以及一电极材料层，以形成一主要电极叠层；以及
图案化上述主要电极叠层，以形成上述主要电极结构。
在本发明实施例中，上述主要电极可包括一半导体材料和一金属的一合金，上述半导体装置的制造方法于图案化上述主要电极叠层之后可还包括：
于上述主要电极上提供一金属层；以及
硅化上述主要电极。
在本发明实施例中，提供上述功函数调整元素的步骤可于提供上述防止扩散掺质元素的步骤之前进行。
在本发明实施例中，提供上述功函数调整元素的步骤可于提供上述防止扩散掺质元素的步骤之后进行。
上述功函数调整元素和上述防止扩散掺质元素较佳可以靠拢在一起，使其两者之间可以互相影响。
在本发明实施例中，提供上述功函数调整元素的步骤可于图案化上述主要电极叠层的步骤之前或之后进行。
在本发明实施例中，提供上述防止扩散掺质元素的步骤可于图案化上述主要电极叠层的步骤之前或之后进行。
在本发明实施例中，提供上述防止扩散掺质元素的步骤可利用离子注入方式进行。
在本发明实施例中，提供上述功函数调整元素的步骤可利用离子注入方式进行。
在本发明实施例中，提供上述功函数调整元素的步骤可利用提供一功函数调整元素层，以及进行一热退火步骤的方式进行。
本发明的实施例开始于权利要求书的独立权利要求和从属权利要求。可适当的将从属权利要求的技术特征可和独立权利要求的技术特征结合，或与其他的从属权利要求技术特征结合，而不仅仅是如权利要求本身所示。
虽然目前已持续地改善、改变和发展此技术范围中的装置。本发明的实施例仍相信为呈现实质新颖的改善。本发明的实施例包括与公知技术不同，且提供本技术范围中的更有效、更稳定和更可靠的装置。
本发明如前所述或其他的特性、特征或优点，可利用后附的实施方式以及相关的图式显示。本发明的原理以后附的实施方式以及相关的图式显示。本发明说明书的实施方式的描述仅为了举例，然其并非用以限定本发明。相关的图式参考后附的图式。
附图说明
图1为本发明一实施例的金属氧化物半导体场效应晶体管元件的剖面图。
图2为包括已知的掺杂镱的完全硅化的镍硅化物栅极试做的电容结构(曲线20)和本发明一实施例的掺杂镱和磷的完全硅化的镍硅化物栅极试做的电容结构(曲线21)测得的栅极电容，其显示栅极电容为栅极电压的函数。
图3为包括已知的完全硅化的镍硅化物栅极试做的电容结构(曲线22)和已知的的掺杂镱的完全硅化的镍硅化物栅极试做的电容结构(曲线23)测得的栅极电流密度，其显示栅极电流密度为栅极电压的函数。
图4为包括已知的完全硅化的镍硅化物栅极试做的电容结构(曲线24)、已知的掺杂镱的完全硅化的镍硅化物栅极试做的电容结构(曲线25)、已知的掺杂磷的完全硅化的镍硅化物栅极试做的电容结构(曲线26)和本发明一实施例的掺杂镱和磷的完全硅化的镍硅化物栅极试做的电容结构(曲线27)测得的栅极电容，其显示栅极电容为栅极电压的函数。
图5a至图5i为本发明一实施例的半导体装置的工艺剖面图。
图6为如图5a至图5i所示的工艺的工艺流程图。
图7a至图7e为本发明另一实施例的半导体装置的工艺剖面图。
图8a至图8e为本发明又一实施例的半导体装置的工艺剖面图。
图9a至图9d为本发明又一实施例的半导体装置的工艺剖面图。
图10a至图10e为本发明又一实施例的半导体装置的工艺剖面图。
图11a至图11d为本发明又一实施例的半导体装置的工艺剖面图。
图12a至图12d为本发明又一实施例的半导体装置的工艺剖面图。
其中，附图标记说明如下：
1～MOSFET元件；2～衬底；3～栅极介电质；4～栅极层；5～扩散掺质元素；6～功函数调整元素；7～间隙壁；8～沟道区域；9～重掺杂区域；10～浅掺杂区域；11～硅化物；12～平坦层；13～介电质区域；14～覆盖层；15～停止层；16～光致抗蚀剂层；17～硅化物形成金属层；19～点记号；20、21、22、23、24、25、26、27～曲线；30～NMOS有源区域；40～PMOS有源区域；601、602、603、604、605、606、607、608、609、610～步骤。
具体实施方式
以下利用工艺剖面图，以更详细地说明本发明实施例的半导体装置及其形成方法，在本发明各实施例中，相同的符号表示相同或类似的元件。
再者，在实施方式或权利要求内容中，第一(first)、第二(second)或类似的词汇用以区别类似的元件，但不须用来区别顺序、时间、空间、等级或其他方式。可以了解的是，在适当的情况下，这样使用的词汇可以更动。并且，在此处描述或显示的本发明实施例具有其他顺序的形成方式的可能性。
此外，在实施方式或权利要求内容中，顶部(top)、底部(bottom)、上方(over)、下方(under)或类似的词汇用以描述意图，但不必需用来描述相对的部分。可以了解的是，在适当的情况下，这样使用的词汇可以更动。并且，在此处描述或显示的本发明实施例具有其他顺序的形成方式的可能性。
必须注意的是，用于权利要求内容中的词汇“包括”并非用以解释为限定本发明，且并非排除其他的元件或步骤。因此，词汇“包括”用以解释为明确目前出现的元件、完整的事物、步骤或成份，但并非排除一个或多个目前出现或外加的、完整的事物、步骤、成份或其组合的族群。因此，权利要求内容中的词句“一装置，包括元件A和B”的保护范围并非限定为“一装置，仅由元件A和B构成”。上述词句具有下述意义：依据本发明，上述装置最合适的相关元件为A和B。
于本发明说明书中提及的“一实施例”或“任一实施例”意指在本发明至少一个实施例中包含与实施例相关描述的一特定的元件、结构或特征。因此，在本发明说明书中，不同地方出现的词句“在一实施例中”或“在任一实施例中”并不需参照到所有的实施例，但也可以参照到所有的实施例。此外，本领域技术人员，可在参照本发明公开的一或多个实施例后，并于任何适当的情况下，可以显而易见的结合特定的元件、结构或特征。
同样可以了解的是，在本发明实施例的实施方式中，有时可将多种的元件集合于单一实施例、图式或其说明中，以合理化公开的内容，或帮助理解一个或多个不同的发明特征。然而，上述公开的方式并非意指权利要求的发明需要更多元件，而限制每一项权利要求。更确切地说，后附的权利要求，表现发明特征存在于前述公开的单一实施例的部分元件中。因此，实施方式之后的权利要求特别被包含于上述的实施方式中，且权利要求的每一项本身可作为本发明个别的实施例。
此外，当说明书的实施方式中的部分实施例包含部分元件，但未包含其他实施例、元件的组合或不同实施例中所包含的其他元件时，本领域技术人员在不脱离本发明的精神和范围内，当可做些许变化与修改。举例来说，于后附的权利要求中，可以任意形式组合公开的实施例。
在说明书的实施方式中，提供多种的具体实施方式。然而，可以了解的是，本发明的实施例可于不需要这些具体实施方式的情况下据以实施。在其他例子中，为了不混淆对实施方式的了解，可不详细地显示已知的方法、结构和技术。
现在，利用数个实施例的详细实施方式以说明本发明。在不脱离本发明的精神和范围内，本领域技术人员，可依据此项技艺，以清楚地形成本发明其他的实施例。而本发明的保护范围仅为权利要求的从属权利要求所限制。
下述的几个实施例利用例如为晶体管的元件结构作为说明。这些元件结构为三端点元件(three-terminal devices)，其具有一例如为漏极的第一主要电极、一例如为源极的第二主要电极，以及一例如为栅极的控制电极，以控制第一主要电极和第二主要电极之间的电流，然其并非用以限定本发明。举例来说，上述实施例可应用于例如为金属-绝缘体-金属电容的其他的元件结构，或例如为动态存取存储器(DRAM)或非易失性存储器(non-volatile memory)的存储器元件。
本发明实施例提供一种半导体装置，包括例如为一栅极的一主要电极，上述主要电极包括具有一特定功函数的一材料，举例来说，一金属或一金属硅化物。而且，本发明实施例提供一种制造上述半导体装置的方法。
在之后的叙述中，”晶体管”一词意指一半导体装置，其包括一半导体沟道区域，上述半导体沟道区域通过一栅极介电质非传导性的耦合至一栅极。上述半导体沟道区域的不同侧分别接触于一源极接面和一漏极接面。不同类型的晶体管结构已为已知。在一平面式栅极元件中，仅利用栅极从一侧控制上述沟道区。可于一块状半导体(bulk semiconductor)衬底或一絶缘层上覆硅(silicon on insulator，SOI)衬底上形成平面式栅极元件。对多重栅极元件而言，从栅极的不同侧边控制元件的沟道。其中用以形成上述沟道的半导体材料的基底(body)做的愈薄愈好，以容许栅极作更有效的控制。举例来说，鳍式场效应晶体管(fin-FET)的基底(body)的厚度可介于10nm至100nm之间。在关键尺寸为32纳米(nm)的工艺中，鳍状栅极的宽度可介于10nm至20nm之间。
于后续的说明中，本发明的实施例可利用硅衬底描述，但必须了解的是，本发明实施例也可使用其他的半导体衬底。在本发明实施例中，上述衬底可包括例如硅(Si)衬底、砷化镓(GaAs)衬底、磷砷化镓(GaAsP)衬底、磷化铟(InP)衬底、锗(Ge)衬底、锗化硅(SiGe)衬底等半导体衬底。上述衬底可包括对一部分的半导体衬底加入例如二氧化硅(SiO2)或氮化硅(Si3N4)的一绝缘层。因此，“衬底”一词也包括例如玻璃层上覆硅(silicon on glass)衬底、蓝宝石上覆硅(silicon on saphhire)衬底、絶缘层上覆硅(silicon on insulator，SOI)衬底、絶缘层上覆锗(germanium on insulator，GOI)衬底等半导体层上覆硅(semiconductor on insulator)衬底。因此，“衬底”一词用以定义一般位于单一层或元件重要部分下方的元件或叠层。因此，一衬底可为例如无图形晶圆(blanket wafer)的一晶圆(wafer)，或例如成长于一较低层上的一外延半导体层的施加于其他基础的材料上的单一层。“结晶性衬底(crystalline substrate)”一词意指包括例如单晶或多晶等不同种类的结晶性材料。
于后续的实施例中，“硅化物(silicide)”或“金属硅化物(metal silicide)”意指一多个金属材料与例如硅(Si)、锗(Ge)或锗化硅(SiGe)的一半导体材料形成的化合物(compound)。在本发明的内文中，“硅化(silicide，silicided，silidation)”或类似的词可意指金属和硅之间的反应，但并非限定为硅。举例来说，金属和锗或例如锗化硅(SiGe)等其他适合的半导体材料之间的反应，也可视为硅化反应。可利用不同种类的金属与硅的热反应轻易地形成硅化物。典型地可利用两步骤的热反应工艺形成硅化物，也就是在第一温度进行的第一热处理步骤和在高于第一温度的第二温度进行的第二热处理步骤。在两个热处理步骤之间，可选择性地移除未反应的金属。上述第二热处理步骤可以降低上述硅化物的片电阻(sheet resistance)和/或以得到和上述硅化物接触的一完全硅化的半导体材料。可利用快速热处理工艺(rapid thermalprocessing)进行上述热处理步骤。可视欲形成的硅化物，而选择上述热处理步骤的参数，意即时间或温度等参数。
于后续的说明中，一材料的功函数意指从固态材料中移除一单元(电子)所需的最小能量。
一完全硅化(fully silicide，FUSI)栅极利用形成硅化物的金属和半导体栅极之间的反应而形成。因此会完全地消耗栅极的半导体材料。
本发明的第一目的提供一半导体装置。上述半导体装置包括例如一栅极的一主要电极，以及例如一栅极介电质的一介电质，上述介电质接触于所述主要电极。例如一栅极的上述主要电极包括一材料，其具有一功函数和一功函数调整元素，上述功函数调整元素用以调整例如一栅极的上述主要电极的上述材料的功函数以达到一预定值。例如一栅极的上述主要电极还包括一防止扩散掺质元素，其用以防止上述功函数调整元件朝例如一栅极介电质的上述介电质扩散和/或扩散进入例如一栅极介电质的上述介电质。
一功函数的预定值意指得到p型或n型元件所需要或理想的适当数值(请参考后续的叙述)。
本发明实施例的半导体装置利用一金属氧化物半导体晶体管(以下简称为MOSFET)来说明。可以了解的是，上述说明方式易于解释，且其实施方式并非用以限制本发明。本发明也可用于其他类型的晶体管。而且，更广泛地说，本发明也可用于说明书中的叙述的其他的半导体装置。
图1为本发明一实施例的MOSFET元件1的剖面图。可利用本发明实施例的制造方法形成MOSFET元件1，并叙述如后。本发明实施例的制造方法中，可利用已知的标准互补式金属氧化物半导体(CMOS)工艺，举例来说，可利用薄膜沉积或离子注入等步骤作为工艺步骤。
MOSFET元件1包括一栅极介电质3和一完全硅化(FUSI)栅极4形成的一栅极叠层。完全硅化(FUSI)栅极4包括一半导体材料和一形成硅化物的适当材料的一合金。上述半导体材料为硅、锗、锗化硅。另一实施例的栅极4可为一金属。可于一衬底2上形成MOSFET元件1。衬底2中可具有一浅掺杂接面区域10，其对齐于栅极叠层3和4。MOSFET元件1可还包括栅极叠层3和4的相对的侧壁上的间隙壁7。上述间隙壁7可包括例如氧化硅、氮化硅、碳化硅或其组合的介电材料。衬底2中可具有一重掺杂接面区域9，其对齐于间隙壁7。上述浅掺杂接面区域10和重掺杂接面区域9可形成MOSFET元件1的源极和漏极区域。可于一沟道区域8的相对的侧边上形成上述源极和漏极区域。
如上所述，栅极4可为一完全硅化(FUSI)栅极4，其包括一半导体材料和一形成硅化物的适当材料的一合金。在本发明其他实施例中，栅极4可为一金属。栅极4的材料具有一特定的功函数。栅极4不仅还包括一功函数调整元素(图未显示)，其用以调整栅极4材料的功函数，而且还包括一防止扩散掺质元素(图未显示)，其用以防止上述功函数调整元素朝栅极介电质3扩散和/或扩散进入栅极介电质3。可选择功函数调整元素，以调整栅极材料的功函数以达到一预定值。上述功函数调整元素例如为金属硅化物或金属。可选择防止扩散掺质元素，以和功函数调整元素互相影响，这样的功函数调整元素大致上不会朝栅极介电质3扩散和/或扩散进入栅极介电质3。
本发明实施例的金属氧化物半导体场效应晶体管元件1包括一完全硅化(FUSI)栅极4或金属栅极4，其连接于栅极介电质3。当栅极4为一完全硅化栅极时，上述栅极可包括一例如硅、锗或锗化硅的半导体材料、可视为一防止扩散掺质元素的第一掺质元素，以及可视为一功函数调整元素的第二掺质元素。可选择功函数调整元素，以改变栅极材料的功函数，例如为金属硅化物的功函数，以达到一预定值。意即如果金属氧化物半导体场效应晶体管元件1为一p型MOSFET时，功函数朝半导体的价带(valence band)而改变，或者如果金属氧化物半导体场效应晶体管元件1为一n型MOSFET时，功函数朝半导体的传导带(conductance band)而改变。可选择上述防止扩散掺质元素和上述功函数调整元素，以使两者交互作用，这样的至少一个的防止扩散掺质元素或功函数调整元素不会朝栅极介电质3扩散。利用提供本发明实施例的一防止扩散掺质元素，可利用扩散掺质元素和功函数调整元素之间的交互作用，以防止上述功函数调整元素的扩散。因此，防止扩散掺质元素和功函数调整元素的比例可为1∶1。换言之，防止扩散掺质元素和功函数调整元素的浓度大致上可彼此相同。防止扩散掺质元素和功函数调整元素两者互相施力，以帮助彼此停留在栅极中。可选择上述防止扩散掺质元素和上述功函数调整元素，以彼此互相影响，这样会改变最终的掺质分布，使其接近于栅极4和栅极介电质3的界面。且会降低栅极4和栅极介电质3的界面的界面态(interface state)的数量。
在本发明中，作为硅化物的一适当材料可为例如镍(Ni)或铂(Pt)的一金属，或为例如钴(Co)、钨(W)或钛(Ti)的一耐火金属。如果选择材料，以形成具有n型功函数的一硅化物，以形成MOSFET元件1时，上述硅化物的功函数的数值约从硅化的半导体材料的能隙的中间能量值改变至其传导带底部的能量值。举例来说，如果半导体材料为硅，上述硅化物的功函数的数值范围约从4.2eV至4.7eV。如果选择适当的金属以形成具有p型功函数的一硅化物，以形成一p型MOSFET元件1时，上述硅化物的功函数的数值约从硅化的半导体材料的能隙的中间能量值改变至其价带顶部的能量值。举例来说，如果半导体材料为硅，上述硅化物的功函数的数值范围约从4.7eV至5.2eV。硅化物的功函数的数值范围例如可从为传导带底部的能量值改变至价带顶部的能量值的一半，且具有10％的变异。如此，可以得知，一中间能隙(midgap)材料适用于n型元件或p型元件。此外，由于栅极和沟道的功函数的差值已经降低，元件的起始电压(threshould voltage，Vt)也可降低。如果半导体材料为硅，上述硅化物的功函数的数值范围例如约为4.7eV±0.2eV。
上述功函数调整元素的导电类型或其浓度的选择方式，取决于上述硅化物所需的功函数，或是上述导电类型的金属氧化物半导体场效应晶体管元件的理想的功函数。上述功函数调整元素的浓度可介于1e14cm-3至1e16cm-3之间。
举例来说，如果形成一镍硅化物(nickel silicide)的完全硅化(FUSI)栅极4，可典型地得知其功函数约为4.7eV。可以调整上述功函数，以使其接近硅的传导带，意即如果形成一n型金属氧化物半导体场效应晶体管时，完全硅化(FUSI)栅极4的功函数约接近4.1eV。可于镍硅化物中掺杂例如为镱(ytterbium，Yb)的一镧元素，例如砷(As)、锑(Sb)、磷(P)等元素。
举例来说，H.Y.Yu等人在2005年的technical digest IEDM meeting期刊的第630-633页发表“利用掺杂镱(Yb)元素以改变完全硅化的硅化镍的功函数：从中间能隙到n型传导带的边缘(Modification of the Ni FUSI workfunction by Yb dopping：from midgap to N-type band-edge)”，于图3(b)以及于第601页的相应的段落中叙述利用改变镱(Yb)对镍(Ni)的比例，可改变镍硅化物的功函数值从约4.7eV到约4.2eV。另外，举例来说，为形成一p型MOSFET时，可以调整上述镍硅化物的功函数，以使其接近硅的价带，意即接近5.2eV。可以利用于栅极4的镍硅化物中掺杂铂(Pt)或硼(B)等元素的方式改变其功函数。
上述防止扩散掺质元素从磷(P)、硅(Si)、锗(Ge)、砷(As)、锡(Sn)或锑(Sb)的族群中选出。上述防止扩散掺质元素的浓度可介于1e14cm-3至1e16cm-3之间。如前所述，上述防止扩散掺质元素的浓度例如可大致上与上述功函数调整元素的浓度相同。
在本发明实施例中，可形成一n型MOSFET元件，其中栅极4包括一低功函数的金属合金，其包括例如为功函数调整元素的至少一镧元素(lanthanide)、一用以形成硅化物的适当金属、一防止扩散掺质元素，其用以减缓或防止镧元素朝栅极介电质3扩散和/或扩散进入栅极介电质3，以及一半导体材料，上述半导体包括硅(Si)、锗(Ge)或硅化锗(SiGe)。在本发明实施例中，上述镧元素(lanthanide)可包括化学元素周期表中从镧(La)到镥(Lu)共15个元素，其包括镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钷(Pm)、钐(Sm)、铕(Eu)、铕(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)和镥(Lu)。
在本发明实施例中，上述镧元素可为镱(Yb)，上述金属可为镍(Ni)，而上述半导体材料可为硅(Si)。
在本发明实施例中，上述栅极4可包括镱(Yb)、镍(Ni)和/或硅(Si)。
在本发明实施例的一较佳金属合金中，上述的防止扩散掺质元素，也可视为减缓扩散元素(diffusion-retarding element)，可为磷(P)。
图2为显示栅极电容(Cgb(F))为栅极电压的函数，其包括已知的掺杂镱的完全硅化的镍硅化物栅极试做的电容结构(曲线20)和本发明一实施例的掺杂镱(Yb)和磷(P)的完全硅化的镍硅化物栅极试做的电容结构(曲线21)所测得的栅极电容曲线。以围成椭圆形的点记号19，以表示观察到的已知的掺杂镱(Yb)的完全硅化的镍硅化物栅极的栅极电容对栅极电压曲线。围成椭圆形的点记号19表示栅极4和栅极介电质3之间的界面的界面态(interface state)Dit。例如为掺杂镱(Yb)和磷(P)的完全硅化的镍硅化物栅极是无法看到这样的围成椭圆形的点记号19。举例来说，在负值的外加电压范围中，上述掺杂镱(Yb)和磷(P)的完全硅化的镍硅化物栅极的电容值随着外加电压而平缓地(smoothly)变化。
图3为栅极电流密度(Jgb)对栅极电压(Vgb)的曲线图。其包括已知完全硅化的镍硅化物栅极试做的电容结构(曲线22)和已知的掺杂镱(Yb)的完全硅化的镍硅化物栅极。从图3可清楚得知，相较于已知完全硅化的镍硅化物栅极试做的电容结构(曲线22)，已知的掺杂镱(Yb)的完全硅化的镍硅化物栅极(曲线23)的栅极漏电流增加。用以形成硅化镍的硅层厚度从40nm到100nm，掺杂镱(Yb)的离子注入能量约为20keV或30keV，浓度约为4e15cm-3。但如果使用本发明一实施例的掺杂镱(Yb)和磷(P)的完全硅化的镍硅化物栅极，则可以限制增加的栅极漏电流。
图4为栅极电容对栅极电压(Vgb)的比较图，包括已知的完全硅化的镍硅化物栅极试做的电容结构(曲线24)、已知的掺杂镱(Yb)的完全硅化的镍硅化物栅极试做的电容结构(曲线25)、已知的掺杂磷(P)的完全硅化的镍硅化物栅极试做的电容结构(曲线26)和本发明一实施例的掺杂镱(Yb)和磷(P)的完全硅化的镍硅化物栅极试做的电容结构(曲线27)测得的栅极电容对栅极电压(Vgb)的特性。相较于已知的完全硅化的镍硅化物栅极试做的电容结构(曲线24)，已知的掺杂镱(Yb)的完全硅化的镍硅化物栅极试做的电容结构(曲线25)显示起始电压(threshold voltage，Vt)的改变最大。然而，当使用本发明一实施例的掺杂镱(Yb)和磷(P)的完全硅化的镍硅化物栅极试做的电容结构(曲线27)时，仍可看到一类似的起始电压(threshold voltage，Vt)的改变(如黑色箭头所示)。因此，这样的掺杂镱(Yb)和磷(P)的完全硅化的镍硅化物栅极提供一n型的功函数，且提供一降低的栅极漏电流和一下降的界面态数量。
以下利用实施例，显示本发明的MOSFET元件1的各种制造方法，特别是如图1所示的MOSFET元件的各种制造方法。
图5a至图5i为本发明一实施例的MOSFET元件1的工艺剖面图。图6为如图5a至图5i所示的工艺的工艺流程图(flow chart)。MOSFET元件1可包括一完全硅化栅极4。本发明实施例的半导体装置的制造方法可允许于一衬底2上结合一n型MOSFET元件和一p型MOSFET元件的工艺。在第5a至5i图中，当衬底2h的右侧用以形成一p型MOSFET时，衬底2的左侧用以形成一n型MOSFET。
如图5a所示，首先，提供一衬底2。衬底2可包括NMOS有源区域30和PMOS有源区域40，以于两者上各别地形成MOSFET元件。利用一介电质区域13隔绝上述NMOS有源区域30和PMOS有源区域40。例如可于衬底2中形成凹槽，再填入一层或多层介电层的浅沟槽隔绝物(shallow trenchisolaton，STI)的方式，形成介电质区域13。于衬底2上形成一栅极介电质3和一栅极层4。栅极介电质3可为一氧化硅、一氮氧化硅或例如硅酸铪(hafnium silicate)或氧化铪(hafnium oxide)的介电常数大于3.9的高介电常数(high-k)介电质。栅极介电质3较佳可为一氮氧化硅层。可用一半导体材料形成栅极层4。栅极层4的厚度范围可介于20nm至150nm之间，或者例如为100nm。上述半导体材料可为硅，例如为多晶硅，或可为锗或硅化锗。
可于栅极层4的顶面上形成一覆盖层14。对于半导体层4而言，可选择性地移除覆盖层14。上述覆盖层14可为一硅化锗层。可于覆盖层14的顶面上形成一停止层15。对于位于衬底2上的其他层而言，可选择性地移除停止层15。停止层15做为一化学机械研磨(chemical mechanical polishing，CMP)工艺步骤的一停止层。停止层15可为一氮化硅层。
接着，如图5a中的箭头所示，于例如为半导体层4的栅极4中进行掺杂镱(Yb)的离子注入步骤6。离子注入步骤6可以于栅极4中均匀的掺杂镱(Yb)。较佳地，在本步骤中，仅于NMOS有源区域30的部分半导体层4中注入镱(Yb)。接着，如图5a所示，可于PMOS有源区域40上形成例如为光致抗蚀剂层的一保护层16。镱(Yb)的掺杂浓度可介于1e15cm-3至1e16cm-3之间，例如可为4e15cm-3。镱(Yb)的离子注入能量范围可介于5eV至40eV之间，或介于20eV至40eV之间。
如图5b中的箭头所示，利用保护层16作为一掩模，于NMOS有源区域30中掺杂防止扩散掺质元素5。可利用离子注入方式，于栅极4中掺杂防止扩散掺质元素5。举例来说，如果要形成掺杂镱(Yb)的镍硅化物，上述的防止扩散掺质元素5可为磷(P)。上述磷(P)的掺杂浓度例如可介于1e15cm-3至1e16cm-3之间，例如可为4e15cm-3。磷(P)的离子注入能量范围可介于5eV至15eV之间，或介于6eV至10eV之间。掺杂防止扩散掺质元素5之后，可利用任何适当的工艺移除保护层16。
如图5c所示，可图案化包括栅极介电质3、栅极层4、覆盖层14和停止层15的栅极叠层。接着，可于衬底2中形成浅掺杂区域10，并对齐栅极叠层3、4、14和15。之后，可于栅极叠层3、4、14和15的相对侧壁上形成间隙壁7。上述间隙壁7可为例如氧化硅、氮化硅、碳化硅或其组合的介电材料。然后，可于衬底2中形成重掺杂区域9，并对齐间隙壁7。上述浅掺杂区域10和上述重掺杂区域9形成MOSFET元件的源/漏极区域，且可形成于一沟道区域8的相对的侧边。可于形成浅掺杂区域10和上述重掺杂区域9的离子注入步骤之后，进行一例如为尖峰热退火(spike anneal)的热处理工艺。
之后，于衬底2上方沉积一镍金属层，再进行一栅极4的半导体材料的硅化工艺。再进行一两步骤的热工艺中，以硅化露出的源/漏极区域9。沉积镍金属层的厚度例如介于10nm至50nm之间。举例来说，镍金属层的厚度可为10nm。在一第一加热步骤中，其温度范围可介于150℃至350℃之间，其时间范围可介于10秒至5分钟之间。举例来说，可于约300℃的温度范围，时间范围30秒的情况下进行第一加热步骤。进行第一加热步骤之后，可利用例如湿蚀刻方式，举例来说，含氯化氢(HCl)的蚀刻方式，移除未反应的镍金属层。接着，可进行一第二加热步骤。在上述第二加热步骤中，其温度范围可介于300℃至550℃之间，其时间范围可介于10秒至5分钟之间。举例来说，可于约470℃的温度范围，时间范围30秒的情况下进行第二加热步骤。
如图5c所示，然后，可于衬底2上方沉积一平坦层12。可利用例如化学气相沉积(chemical vapor deposition，CVD)方式沉积平坦层12，其可为一氧化硅层。
如图5d所示，可利用化学机械研磨(CMP)方式研磨平坦层12，直到停止层15。在图5d中，之后，还可使用一干蚀刻方式，以均匀移除上述平坦层12，而停止层15用以保护其下的半导体栅极4。然后，如图5d所示，例如可利用干蚀刻方式，移除停止层15。
如图5e所示，例如也可利用一干蚀刻方式，移除覆盖层14。因此，露出位于NMOS有源区域30和PMOS有源区域40的半导体栅极4。可选择半导体栅极4和覆盖层14的厚度，以使在NMOS有源区域30中的半导体栅极4和覆盖层14的总厚度和在PMOS有源区域40中的半导体栅极4和覆盖层14的总厚度相等。然而，在NMOS有源区域30和PMOS有源区域40中的半导体栅极层对覆盖层的厚度比例可以不相同。
如图5f所示，可于NMOS有源区域30上方形成一保护层16。保护层16可为一感光层(photosensitive layer)。可利用保护层16作为一掩模，利用例如干蚀刻方式，以部分移除PMOS有源区域40中的半导体栅极4。以使PMOS有源区域40中的半导体栅极4的厚度从例如100nm降低到30nm至50nm之间。PMOS有源区域40中的半导体栅极4的厚度降薄之后，可移除保护层16。
如图5g所示，接着，可全面性沉积一层硅化物形成金属层17。金属层17可为一镍金属层或一镍合金层。金属层17的厚度可介于10nm至150nm之间，或介于40nm至80nm之间。举例来说，金属层17的厚度可为60nm。
如图5h所示，可进行一第一热工艺步骤，以使上述沉积的金属层17与NMOS有源区域30中的掺杂镱(Yb)和磷(P)的半导体栅极4和PMOS有源区域40中的半导体栅极4反应。在第一热工艺步骤中，其温度范围可介于250℃至450℃之间，其时间范围可介于10秒至5分钟之间。举例来说，可于约370℃的温度范围，时间范围30秒的情况下进行第一热工艺步骤。然后，例如可利用一湿蚀刻方式，选择性地移除未反应的金属层17。由于PMOS有源区域40中的半导体栅极4的厚度小于NMOS有源区域30中的半导体栅极4的厚度(参考图5f)，在第一热工艺步骤期间，PMOS有源区域40中的半导体栅极4已完全硅化，且为一富含金属的硅化物(metal-rich siliside)。NMOS有源区域30中的半导体栅极4仅为部分硅化，于邻近栅极介电质3处留下一半导体部分4a。如第5i所示，在第二热工艺步骤期间，由于NMOS有源区域30中的半导体栅极4的底部未硅化的部分4a，与硅化部分中形成硅化物的金属反应，所以NMOS有源区域30中的部分硅化的半导体栅极4变成完全硅化。较佳地，NMOS有源区域30中完全硅化的半导体栅极4具有一金属对半导体的比值，其值小于PMOS有源区域40中完全硅化的半导体栅极4的金属对半导体的比值。以形成本发明实施例的MOSFET元件1。
图6为如图5a至图5i所示的工艺的工艺流程图。如图6所示，本发明实施例的工艺流程包括步骤601：于N型金属氧化物半导体区域中进行离子注入步骤、步骤602：图案化栅极、步骤603：于衬底中形成浅掺杂区域，于栅极叠层结构侧壁上形成间隔壁，于衬底中形成重掺杂区域，再进行热处理步骤、步骤604：于源/漏极区域上形成硅化物、步骤605：于衬底上沉积平坦层，再进行平坦化步骤、步骤606：移除栅极上的覆盖层、步骤607：移除P型金属氧化物半导体区域中的部分栅极、步骤608：去除形成于N型金属氧化物半导体区域上的光致抗蚀剂层、步骤609：沉积形成硅化物的金属层以及步骤610：进行包括两步骤的热工艺，以硅化栅极。
以下讨论与图5a至图5i和图6所示的实施例不同工艺顺序的实施例。为了描述本发明，仅显示与一n型MOSFET元件工艺有关的工艺步骤和工艺剖面图。
图7a至图7e显示本发明另一实施例的制造方法。
如图7a所示，提供一衬底2。于衬底2上形成包括一栅极介电层3和一栅极层4的叠层。栅极介电层3可为一氧化硅、一氮氧化硅或例如硅酸铪(hafnium silicate)或氧化铪(hafnium oxide)的高介电常数(high-k)介电质。栅极层4可为硅，例如为多晶硅，或可为锗或硅化锗。
如图7b中的箭头所示，于栅极层4中加入一防止扩散掺质元素5。选择防止扩散掺质元素5以调制后续形成的一功函数调整元素从栅极层4朝栅极介电层3扩散和/或扩散进入栅极介电层3，意即防止或至少减缓后续形成的一功函数调整元素从栅极层4朝栅极介电层3扩散和/或扩散进入栅极介电层3。如果要形成镱(Yb)的镍硅化物，较佳可于栅极层4中加入磷(P)。可利用离子注入方式于栅极层4中导入防止扩散掺质元素5。
如图7c的箭头所示，于栅极层4中加入防止扩散掺质元素5之后，于栅极层4中加入一功函数调整元素6。功函数调整元素6之后会与后续形成的一硅化物形成金属17以及后续形成的一半导体栅极4反应，以形成一完全硅化栅极4。虽然在图7a至图7d中，防止扩散掺质元素5于功函数调整元素6之前导入栅极层4中，然其非限定本发明。在本发明其他实施例中，先于栅极层4中导入功函数调整元素6，接着再于栅极层4中导入防止扩散掺质元素5。
如图7d所示，可图案化上述由栅极介电层3和栅极4层形成的叠层，以形成一MOSFET元件1的栅极叠层。上述栅极叠层包括防止扩散掺质元素5和功函数调整元素6。位于栅极4控制的栅极介电层3下方的衬底2中的区域形成晶体管的沟道区域8。本发明实施例的MOSFET元件的工艺，继续于衬底2中形成重掺杂区域9和浅掺杂区域10，且对齐于由栅极介电层3和栅极4形成的栅极叠层。可利用离子注入方式形成重掺杂区域9和浅掺杂区域10。可于栅极叠层3和4的相对的侧壁上形成间隙壁7。接着，可于衬底2上方沉积一镍金属层。可进行一两步骤的热工艺，以硅化暴露的重掺杂区域9。
如图7e所示，可于衬底2上方沉积一硅化物形成金属17。可选择硅化物形成金属17的厚度，以形成一完全硅化栅极4。
于热工艺进行期间，硅化物形成金属17会与包括功函数调整元素6和防止扩散掺质元素5的半导体材料反应，以形成如图1所示的一硅化物11。如果衬底2的半导体材料为硅、锗或硅化锗，则也可于重掺杂区域9形成硅化物11。可利用下列步骤形成硅化物11。首先，进行一第一加热步骤，意即一退火(anneal)步骤。接着，选择性地移除未反应的硅化物形成金属17。可选择性进行一第二加热步骤以例如降低经由第一加热步骤形成的硅化物的片电阻(sheet resistance)，或者，如果必要的话，可完全硅化栅极4。因此，完全硅化半导体材料的栅极4的步骤可包括提供一热积存(thermal budget)步骤，以大致转变所有的半导体材料成为硅化物11，以及移除任何未反应的金属的步骤。最终完成如图1所示的MOSFET元件1。
图8a至图8e显示本发明又一实施例的制造方法。
如图8a所示，提供一衬底2。于衬底2上形成包括一栅极介电层3和一栅极层4的叠层。栅极介电层3可为一氧化硅、一氮氧化硅或例如硅酸铪(hafnium silicate)或氧化铪(hafnium oxide)的高介电常数(high-k)介电质。栅极层4可为硅，例如为多晶硅，或可为锗或硅化锗。
如图8b中的箭头所示，于栅极层4中加入一防止扩散掺质元素5。选择防止扩散掺质元素5以调制后续形成的一功函数调整元素从栅极层4朝栅极介电层3扩散和/或扩散进入栅极介电层3，意即防止或至少减缓一后续形成的功函数调整元素从后续形成的栅极4朝后续形成的栅极介电质3扩散和/或扩散进入栅极介电质3。如果要形成镱(Yb)的镍硅化物，较佳可于栅极4中加入磷(P)。可利用离子注入方式于栅极层4中导入防止扩散掺质元素5。
如图8c所示，可图案化上述由栅极介电层3和栅极层4形成的叠层，以形成一MOSFET元件1的栅极叠层。上述栅极叠层包括防止扩散掺质元素5。位于栅极4控制的栅极介电层3下方的衬底2中的区域形成MOSFET元件1的沟道区域8。本发明实施例的MOSFET元件的工艺，继续于衬底2中形成重掺杂区域9和浅掺杂区域10，且对齐于由栅极介电层3和栅极4形成的栅极叠层。举例来说，可于衬底2中形成浅掺杂区域10，且对齐栅极叠层3和4。接着，可于栅极叠层3和4的相对的侧壁上形成间隙壁7。之后，可于衬底2中形成重掺杂区域9。可利用离子注入方式形成重掺杂区域9和浅掺杂区域10。接着，可于衬底2上方沉积一镍金属层。可进行一两步骤的热工艺，以硅化暴露的重掺杂区域9。
接着，可全面性沉积一平坦层12。平坦层12可为利用化学气相沉积(CVD)方式沉积的一氧化硅层。可利用化学机械研磨方式平坦化平坦层12，直到露出半导体栅极4(请参考图8d)。如第8d图的箭头所示，可利用例如离子注入方式，于栅极4中加入一功函数调整元素6。上述功函数调整元素6之后会于后续形成的一硅化物形成金属17以及半导体栅极4反应，以形成一完全硅化栅极4。
如图8e所示，可沉积一硅化物形成金属17。可选择硅化物形成金属17的厚度，以形成一完全硅化栅极4。于热工艺进行期间，硅化物形成金属17会与包括功函数调整元素6和防止扩散掺质元素5的半导体栅极4反应，以形成如图1所示的一硅化物11。可利用进行一热退火工艺方式进行硅化工艺。上述热退火工艺可包括一第一退火步骤。进行上述第一退火步骤之后，可选择性地移除未反应的硅化物形成金属17。可选择性进行一第二退火步骤以例如降低经由第一退火步骤形成的硅化物的片电阻(sheet resistance)，或者，如果必要的话，可完全硅化栅极4。因此，完全硅化半导体材料的栅极4的步骤可包括提供一热积存(thermal budget)步骤，以大致转变所有的半导体材料成为硅化物11，以及移除任何未反应的金属的步骤。最终完成如图1所示的MOSFET元件1。
图9a至图9d显示本发明又一实施例的制造方法。
如图9a所示，提供一衬底2。于衬底2上形成包括一栅极介电层3和一栅极层4的叠层。栅极介电层3可为一氧化硅、一氮氧化硅或例如硅酸铪(hafnium silicate)或氧化铪(hafnium oxide)的高介电常数(high-k)介电质。栅极层4可为硅，例如为多晶硅，或可为锗或硅化锗。
如图9b中的箭头所示，于栅极层4中加入一防止扩散掺质元素5。选择防止扩散掺质元素5以调制后续形成的一功函数调整元素从栅极层4朝栅极介电层3扩散和/或扩散进入栅极介电层3，意即防止或至少减缓后续形成的一功函数调整元素从后续形成的栅极4朝后续形成的栅极介电质3扩散和/或扩散进入栅极介电质3。如果要形成镱(Yb)的镍硅化物，较佳可于栅极层4中加入磷(P)。可利用离子注入方式于栅极层4中导入防止扩散掺质元素5。
如图9c所示，可图案化上述由栅极介电层3和栅极层4形成的叠层，以形成一MOSFET元件1的栅极叠层。上述栅极叠层包括防止扩散掺质元素5。位于栅极4控制的栅极介电层3下方的衬底2中的区域形成MOSFET元件1的沟道区域8。本发明实施例的MOSFET元件的工艺，继续于衬底2中形成重掺杂区域9和浅掺杂区域10，且对齐于由栅极介电层3和栅极4形成的栅极叠层。举例来说，可于衬底2中形成浅掺杂区域10，且对齐栅极叠层3和4。接着，可于栅极叠层3和4的相对的侧壁上形成间隙壁7。之后，可于衬底2中形成重掺杂区域9。可利用离子注入方式形成重掺杂区域9和浅掺杂区域10。接着，可于衬底2上方沉积一镍金属层。可进行一两步骤的热工艺，以硅化暴露出的重掺杂区域9。
接着，可全面性沉积一平坦层12。平坦层12可为利用化学气相沉积(CVD)方式沉积的一氧化硅层。可利用化学机械研磨方式平坦化平坦层12，直到露出半导体栅极4。
如图9d所示，可于暴露出的半导体栅极4上方沉积一层功函数调整元素6。接着，可于上述功函数调整元素层6上方沉积一硅化物形成金属17。可选择硅化物形成金属17的厚度，以形成一完全硅化栅极4。于热工艺进行期间，硅化物形成金属17和上述层的防止功函数调整元素6会与包含防止扩散掺质元素5的暴露的半导体栅极4反应，以形成如图1所示的一硅化物11。上述热工艺可包括一第一加热步骤。进行上述第一加热步骤之后，可选择性地移除未反应的硅化物形成金属17和上述层的防止功函数调整元素6。可选择性进行一第二加热步骤以例如降低经由第一加热步骤形成的硅化物的片电阻(sheet resistance)。因此，完全硅化半导体材料的栅极4的步骤可包括提供一热积存步骤，以大致转变所有的半导体材料成为硅化物11，以及移除任何未反应的金属的步骤。最终完成如图1所示的MOSFET元件1。
图10a至图10d显示本发明又一实施例的制造方法。
如图10a所示，提供一衬底2。于衬底2上形成包括一栅极介电层3和一栅极层4的叠层。栅极介电层3可为一氧化硅、一氮氧化硅或例如硅酸铪(hafnium silicate)或氧化铪(hafnium oxide)的高介电常数(high-k)介电质。栅极层4可为硅，例如为多晶硅，或可为锗或硅化锗。
如图10b中的箭头所示，于栅极层4中加入一功函数调整元素6。可利用例如离子注入方式，于栅极层4中加入一功函数调整元素6。上述功函数调整元素6之后会于后续形成的一硅化物形成金属17以及后续形成的半导体栅极4反应，以形成一完全硅化栅极4。
如图10c所示，可图案化上述由栅极介电层3和栅极层4形成的叠层，以形成一MOSFET元件1的栅极叠层。上述栅极叠层包括功函数调整元素6。位于栅极4控制的栅极介电层3下方的衬底2中的区域形成MOSFET元件1的沟道区域8。本发明实施例的MOSFET元件的工艺，继续于衬底2中形成重掺杂区域9和浅掺杂区域10，且对齐于由栅极介电层3和栅极4形成的栅极叠层。举例来说，可于衬底2中形成浅掺杂区域10，且对齐栅极叠层3和4。接着，可于栅极叠层3和4的相对的侧壁上形成间隙壁7。之后，可于衬底2中形成重掺杂区域9。可利用离子注入方式形成重掺杂区域9和浅掺杂区域10。接着，可于衬底2上方沉积一镍金属层。可进行两步骤的热工艺，以硅化暴露的重掺杂区域9。
接着，可全面性沉积一平坦层12。平坦层12可为利用化学气相沉积(CVD)方式沉积的一氧化硅层。可利用化学机械研磨方式平坦化平坦层12，直到暴露出半导体栅极4。
如图10d的箭头所示，可于暴露出的栅极4中加入一防止扩散掺质元素5。选择防止扩散掺质元素5以调制后续形成的一功函数调整元素从栅极层4朝栅极介电层3扩散和/或扩散进入栅极介电层3，意即防止或至少减缓功函数调整元素6从硅化的栅极4朝栅极介电质3扩散和/或扩散进入栅极介电质3。如果要形成镱(Yb)的镍硅化物，较佳可于栅极4中加入磷(P)。可利用离子注入方式于栅极4中导入防止扩散掺质元素5。
如图10e所示，可沉积一硅化物形成金属17。可选择硅化物形成金属17的厚度，以形成一完全硅化栅极4。于热工艺进行期间，硅化物形成金属17会与包括功函数调整元素6和防止扩散掺质元素5的半导体栅极4反应，以形成如图1所示的一硅化物11。上述热退火工艺可包括一第一加热步骤。之后，可选择性地移除未反应的硅化物形成金属17。可选择性进行一第二加热步骤以例如降低经由第一加热步骤形成的硅化物的片电阻(sheetresistance)。因此，完全硅化半导体材料的栅极4的步骤可包括提供一热积存(thermal budget)步骤，以大致转变所有的半导体材料成为硅化物11，以及移除任何未反应的金属的步骤。最终完成如图1所示的MOSFET元件1。
图11a至11d显示本发明又一实施例的制造方法。
如图11a所示，提供一衬底2。于衬底2上形成包括一栅极介电层3和一栅极层4的叠层。栅极介电层3可为一氧化硅、一氮氧化硅或例如硅酸铪(hafnium silicate)或氧化铪(hafnium oxide)的高介电常数(high-k)介电质。栅极层4可为硅，例如为多晶硅，或可为锗或硅化锗。
如图11b所示，可图案化上述由栅极介电层3和栅极层4形成的叠层，以形成一MOSFET元件1的栅极叠层。上述栅极叠层包括防止扩散掺质元素5。位于栅极4控制的栅极介电层3下方的衬底2中的区域形成MOSFET元件1的沟道区域8。本发明实施例的MOSFET元件的工艺，继续于衬底2中形成重掺杂区域9和浅掺杂区域10，且对齐于由栅极介电层3和栅极4形成的栅极叠层。举例来说，可于衬底2中形成浅掺杂区域10，且对齐栅极叠层3和4。接着，可于栅极叠层3和4的相对的侧壁上形成间隙壁7。之后，可于衬底2中形成重掺杂区域9。可利用离子注入方式形成重掺杂区域9和浅掺杂区域10。接着，可于衬底2上方沉积一镍金属层。可进行两步骤的热工艺，以硅化暴露出的重掺杂区域9。接着，可全面性沉积一平坦层12。平坦层12可为利用化学气相沉积(CVD)方式沉积的一氧化硅层。可利用化学机械研磨方式平坦化平坦层12，直到暴露出半导体栅极4。
如图11c所示，于暴露出的栅极4中加入一防止扩散掺质元素5。选择防止扩散掺质元素5以调制后续的一功函数调整元素从硅化的栅极4朝栅极介电质3扩散和/或扩散进入栅极介电质3，意即防止或至少减缓后续的一功函数调整元素从硅化的栅极4朝栅极介电质3扩散和/或扩散进入栅极介电质3。如果要形成镱(Yb)的镍硅化物，较佳可于栅极4中加入磷(P)。可利用离子注入方式于栅极4中导入防止扩散掺质元素5。
如图11d所示，可于暴露出的半导体栅极4上方沉积一层功函数调整元素6。接着，可于上述功函数调整元素层6上方沉积一硅化物形成金属17。可选择硅化物形成金属17的厚度，以形成一完全硅化栅极4。于热工艺进行期间，硅化物形成金属17和上述层的防止功函数调整元素6会与包含防止扩散掺质元素5的暴露的半导体栅极4反应，以形成如图1所示的一硅化物11。上述热工艺可包括一第一加热步骤。进行上述第一加热步骤之后，可选择性地移除未反应的硅化物形成金属17和上述层的防止功函数调整元素6。可选择性进行一第二加热步骤以例如降低经由第一加热步骤形成的硅化物的片电阻(sheet resistance)。因此，完全硅化半导体材料的栅极4的步骤可包括提供一热积存步骤，以大致转变所有的半导体材料成为硅化物11，以及移除任何未反应的金属的步骤。最终完成如图1所示的MOSFET元件1。
本发明实施例的栅极4可包括一金属层或一金属叠层。也可使用金属氮化物、金属氧化物、金属碳化物或金属氮硅化物来代替上述金属。举例来说，适用于栅极4的这些导电金属或金属基(metal-based)材料可为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、氮碳化钽(TaCN)、氮硅化钽(TaSiN)、氮硅化钛(TiSiN)、钨(W)或钼(Mo)。这些金属叠层可包括一金属基(metal-based)层，其厚度介于2nm至10nm之间。上述金属基(metal-based)层可被一厚度介于40nm至100nm之间的多晶硅层覆盖。图12a至图12d显示本发明实施例的可能的应用例。
如图12a所示，提供一衬底2。于衬底2上形成包括一栅极介电层3和一栅极层4的叠层。栅极介电层3可为一氧化硅、一氮氧化硅或例如硅酸铪(hafnium silicate)或氧化铪(hafnium oxide)的高介电常数(high-k)介电质。栅极4可为硅，例如为多晶硅，或可为锗或硅化锗。
如图12b中的箭头所示，于栅极层4中加入一防止扩散掺质元素5。选择防止扩散掺质元素5以调制，意即防止或至少减缓，一后续形成的功函数调整元素6从金属化的栅极4朝栅极介电质3扩散和/或扩散进入栅极介电质3。
如图12c的箭头所示，于栅极层4中加入防止扩散掺质元素5之后，于栅极层4中加入一功函数调整元素6。虽然在图12a至图12d中，防止扩散掺质元素5于功函数调整元素6的前导入栅极层4中，然其非限定本发明。在本发明其他实施例中，先于栅极层4中导入功函数调整元素6，接着再于栅极层4中导入防止扩散掺质元素5。
如图12d所示，可图案化上述由栅极介电层3和栅极层4形成的叠层，以形成一MOSFET元件1的栅极叠层。上述栅极叠层包括防止扩散掺质元素5和功函数调整元素6。位于栅极4控制的栅极介电层3下方的衬底2中的区域形成MOSFET元件1的沟道区域8。本发明实施例的MOSFET元件的工艺，继续于衬底2中形成重掺杂区域9和浅掺杂区域10，且对齐于由栅极介电层3和栅极4形成的栅极叠层。举例来说，可于衬底2中形成浅掺杂区域10，且对齐栅极叠层3和4。接着，可于栅极叠层3和4的相对的侧壁上形成间隙壁7。之后，可于衬底2中形成重掺杂区域9。可利用离子注入方式形成重掺杂区域9和浅掺杂区域10。
在后续的热工艺进行期间，功函数调整元素6可与防止扩散掺质元素5反应。
在其他实施例中，于图案化栅极4之前，可利用其他方式导入功函数调整元素6和扩散掺质元素5。可于图案化栅极4之前或之后，分别导入功函数调整元素6和扩散掺质元素5，反之亦然。可于图案化栅极4之后，一起导入功函数调整元素6和扩散掺质元素5。如果于图案化栅极4之后，导入功函数调整元素6或扩散掺质元素5的其中之一。之后，可于衬底2上方沉积一平坦层12，且可平坦化平坦层12，以暴露出栅极4。然后，可于暴露出的栅极4中，导入功函数调整元素6或扩散掺质元素5。
为了描述本发明，前述实施例仅显示与一n型MOSFET元件工艺有关的工艺步骤和工艺剖面图。本领域技术人员当可了解，如果想要形成本发明实施例的一p型MOSFET栅极4，也可应用本发明实施例的制造方法形成这样的一p型栅极4。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可做些许变化与修改，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (23)

1.一种半导体装置，包括：
一主要电极；以及
一介电质，连接于所述主要电极，所述主要电极包括：
一材料，其具有一功函数和一功函数调整元素，所述功函数调整元素用以调整所述主要电极的所述材料的功函数以达到一预定值，
其中所述主要电极还包括：
一防止扩散掺质元素，其用以防止所述功函数调整元素朝所述介电质扩散和/或扩散进入所述介电质。
2.如权利要求1所述的半导体装置，其中所述主要电极为完全硅化的主要电极，且所述主要电极的所述材料包括一半导体材料和一金属的一合金。
3.如权利要求2所述的半导体装置，其中所述半导体材料包括硅或锗。
4.如权利要求2所述的半导体装置，其中所述金属为用以形成具有中间能隙的功函数的一合金的一金属。
5.如权利要求1所述的半导体装置，其中所述主要电极包括一金属。
6.如权利要求1至5所述的半导体装置，其中所述防止扩散掺质元素为磷、砷、锑、锗或硅。
7.如权利要求1至5所述的半导体装置，其中所述主要电极中的所述防止扩散掺质元素的浓度介于1e14cm-3至1e16cm-3之间。
8.如权利要求1至5所述的半导体装置，其中所述功函数调整元素用以形成具有n型功函数的一材料。
9.如权利要求8所述的半导体装置，其中所述功函数调整元素从包括镧元素的族群中选出。
10.如权利要求9所述的半导体装置，其中所述功函数调整元素为镱。
11.如权利要求1至5所述的半导体装置，其中所述功函数调整元素的浓度介于1e14cm-3至1e16cm-3之间。
12.如权利要求2至5所述的半导体装置，其中所述金属为镍。
13.如权利要求1至5所述的半导体装置，其中所述介电质为氧化硅、氮氧化硅或一介电常数大于3.9的高介电常数介电质。
14.一种半导体装置的制造方法，包括下列步骤：
于一衬底上形成一主要电极结构，所述主要电极结构包括一主要电极以及一介电质，所述介电质连接于所述主要电极，所述主要电极包括一材料，其具有一功函数；
对所述主要电极提供一功函数调整元素，以调整所述主要电极的所述材料的功函数以达到一预定值；以及
对所述主要电极提供一防止扩散掺质元素，以防止所述功函数调整元素朝所述介电质扩散和/或扩散进入所述介电质。
15.如权利要求14所述的半导体装置的制造方法，其中形成所述主要电极结构包括：
于所述衬底上提供一介电层以及一电极材料层，以形成一主要电极叠层；以及
图案化所述主要电极叠层，以形成所述主要电极结构。
16.如权利要求14所述的半导体装置的制造方法，其中所述主要电极包括一半导体材料和一金属的一合金，其中于图案化所述主要电极叠层之后还包括：
于所述主要电极上提供一金属层；以及
硅化所述主要电极。
17.如权利要求14至16所述的半导体装置的制造方法，其中提供所述功函数调整元素的步骤于提供所述防止扩散掺质元素的步骤之前进行。
18.如权利要求14至16所述的半导体装置的制造方法，其中提供所述功函数调整元素的步骤于提供所述防止扩散掺质元素的步骤之后进行。
19.如权利要求15至16所述的半导体装置的制造方法，其中提供所述功函数调整元素的步骤于图案化所述主要电极叠层的步骤之前或之后进行。
20.如权利要求15至16所述的半导体装置的制造方法，其中提供所述防止扩散掺质元素的步骤于图案化所述主要电极叠层的步骤之前或之后进行。
21.如权利要求14至16所述的半导体装置的制造方法，其中提供所述防止扩散掺质元素的步骤利用离子注入方式进行。
22.如权利要求14至16所述的半导体装置的制造方法，其中提供所述功函数调整元素的步骤利用离子注入方式进行。
23.如权利要求14至16所述的半导体装置的制造方法，其中提供所述功函数调整元素的步骤利用提供一功函数调整元素层，以及进行一热退火步骤的方式进行。
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