JP2001053269A - シリサイドを用いた電子素子およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 シリコンプロセスとの整合性が良い金属/半
導体系トンネル接合を有する電子素子を提供する。 【解決手段】 シリコン基板１上にマスクパターン２を
形成し、更にその上にニッケル薄膜３を形成する。そし
て、６５０℃の温度でアニール処理を施すことによっ
て、３nm幅のシリコン５を障壁層とし、その両側に形成
されたシリサイド４,４を電極とするシリサイド/シリコ
ン系トンネル接合が形成される。こうして、シリコンプ
ロセスとの整合性のよい金属/シリコン系トンネル接合
を提供できる。したがって、このトンネル接合を用いて
電子素子(単一電子素子)を形成すれば、代表的なシリコ
ン素子であるＭＯＳ素子と単一電子素子との混合回路の
構成が可能となり、従来のＭＯＳ素子と比べてより低消
費電力の電子素子が実現可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、シリコンプロセ
スとの整合性が良い金属/半導体系のトンネル接合を有
するシリサイドを用いた電子素子、および、その製造方
法に関する。

【０００２】

【従来の技術】従来より、薄膜形成技術を応用したトン
ネル効果が、電子素子の試作に利用されてきている。こ
のトンネル効果は、素子動作における原理的な物理現象
として重要なものである。

【０００３】特に、近年、微細加工技術を駆使した微小
なキャパシタンスを有するトンネル接合が試作され、こ
のようなトンネル接合で見られる単一電子トンネリング
に関する研究が盛んに行われるようになってきている。
上記単一電子トンネリング現象を利用すれば、従来の電
子素子に比べて高速且つ低消費電力の電子素子が実現可
能になる。その実現に向けて、アルミニウム・ガリウム
砒素を始めとする化合物半導体系や酸化アルミニウムと
アルミニウムとからなる材料系による単一電子素子の試
作研究が随所で行われている。

【０００４】最近、シリコン系プロセスを用いた単一電
子素子形成方法が、特開平６‐２５２４１７号公報や特
開平７‐３３５８３９号公報に開示されている。これら
の単一電子素子形成方法では、シリコン基板を用いた酸
化プロセスとエッチングとの組み合わせによって単一電
子素子を形成している。また、特開平７‐２０２１６５
号公報には、ＳＯＩ(シリコン・オン絶縁体)基板を用い
たシリコン系の単一電子素子の試作が開示されている。
上述の単一電子素子の形成方法においては、半導体であ
るシリコンを微細トンネル接合の電極として使用してい
る。

【０００５】一方において、上記単一電子トンネリング
現象では、トンネル方向,動作温度や動作速度のトレー
ドオフや多重トンネリングと言つた問題が残されてい
る。これらの問題に対処するために、特開平８‐２６４
７５２号公報においては、図１１に示すような複合障壁
構造を有するトンネル接合を形成している。このような
構造においては、障壁の厚さが障壁間の電位差に依存す
るのでトンネル抵抗Ｒを電位差の関数として変化させる
ことができる。したがって、図１１中に示すようなＡか
らＢに向う方向への電子のトンネリングを考えた場合
は、異なる電圧状態に応じて夫々異なるトンネル抵抗Ｒ
を示すようになっている。この場合、トンネル接合の接
合容量は、図１１中に示すＴ₁〜Ｔ_nの何れの経路を通過
する電子に対しても変化はしない。また、図１２中に示
すようにＢからＡに向う方向への電子のトンネリングを
考えた場合、トンネル抵抗Ｒは電圧の状態に依存せずに
一定の値を示す。

【０００６】また、図１１に示すようなＡからＢに向う
方向に電子がトンネルした場合のトンネル抵抗Ｒを、図
１２に示すようなＢからＡに向う方向に電子がトンネル
した場合のトンネル抵抗Ｒよりも小さな値となるように
すれば、電子がトンネルした場合のトンネル抵抗に方向
性を持たせることが可能となる。

【０００７】このように、上記特開平８‐２６４７５２
号公報によれば、トンネル抵抗Ｒと接合容量とを独立に
設計し、同時に電子のトンネル方向に方向性を持たせる
ことができる。したがって、上述のような複合障壁構造
を有するトンネル接合を電子素子(特に、単一電子素子)
に応用した場合に、動作温度および動作速度を夫々独立
に決定することができ、漏れ電流の抑制が可能となり、
さらに、素子自体に方向性を持たせることが可能にな
る。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の微細加工技術を駆使した微小なキャパシタンスを有
するトンネル接合には、以下のような問題がある。

【０００９】微細構造における電子状態は、その微細構
造の大きさと電子のフェルミ波長の大小関係で決定され
る。金属における電子のフェルミ波長は数Å程度であ
る。具体的には、N.W.Ashcroft等による「Solid State P
hysics」(1976，W.B.Saunders)によると、アルミニウム
のフェルミ波長は約５.７Åであり、金は約８.３Åであ
り、銅は約７.４Åである。一方、半導体では数百Å程
度であり、シリコンでは室温において約９０Åとなる。

【００１０】したがって、数十〜百Å程度の半導体微細
構造においては、電子の状態密度は離散化されることに
なる。ところが、同程度のサイズの金属微細構造におけ
る電子の状態密度は、略連続準位と見なすことができる
のである。そのために、半導体による微細トンネル構造
における単一電子トンネル現象の起り方は、状態密度の
離散化によって変化を受ける。これに対して、金属によ
る微細トンネル構造では、そのような変化はない。

【００１１】金属による微細トンネル接合や単一電子素
子としては、上述したように、アルミニウム/アルミニ
ウム酸化膜系によるトンネル接合や単一電子素子が報告
されている。

【００１２】しかしながら、今日の半導体産業の主流は
シリコン系素子であり、微細加工技術も一番進んだ材料
系であると言える。したがって、上述のような単一電子
素子を微細に一つのチップに大量に形成するためには、
シリコンとの相性が良い材料によって構成される微細ト
ンネル接合や単一電子素子を作製する必要がある。しか
しながら、上記アルミニウム/アルミニウム酸化膜系
は、シリコンプロセスとの相性は良くないという問題が
ある。すなわち、この場合は、アルミニウム/アルミニ
ウム酸化膜系による微細構造が、アルミニウムとは異な
る格子定数,結晶構造を有する結晶あるいは非結晶性の
基板上に形成されることになる。したがって、微細構造
を形成するアルミニウムの結晶性も良くないのである。

【００１３】また、上記特開平６‐２５２４１７号公報
や特開平７‐３３５８３９号公報や特開平７‐２０２１
６５号公報に開示されているように、半導体であるシリ
コンを電極とする微細トンネル接合の試作や提案はあ
る。ところが、その場合には、上述したことから障壁層
と電極層との状態密度が共に離散化されることになり、
電極の状態密度の準位も考慮した制御が必要となるため
制御が複雑になってしまう。尚、金属を電極とする微細
トンネル接合についての提案や試作は未だ無い。

【００１４】さらに、上記特開平８‐２６４７５２号公
報に開示されているごとく、複合トンネル障壁を用いた
電子素子が試作され動作が確認されている。ところが、
この電子素子は、アルミニウム・ガリウム砒素によるト
ンネル構造に微細加工が施されたものである。エネルギ
ーバンドギャップが制御可能な代表的なシリコン系混晶
としてシリコンゲルマニウムがある。しかしながら、シ
リコンとゲルマニウムとは格子定数が異なるので、両者
の混晶は歪みを伴うなどの欠点がある。したがって、そ
のまま上記特開平８‐２６４７５２号公報を適用して、
シリコン系材料で複合トンネル障壁を有する電子素子を
形成することはできない。

【００１５】すなわち、シリコン系材料で、トンネル障
壁の構造が制御された微細トンネル接合の形成技術を確
立することは重要な問題なのである。

【００１６】そこで、この発明の目的は、シリコンプロ
セスとの整合性が良い金属/半導体系のトンネル接合を
有するシリサイドを用いた電子素子、および、その製造
方法を提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明の電子素子は、ソースと,ドレインと,上
記ソースおよびドレインの間に配置された金属領域と,
上記金属領域の電位を制御するゲートと,上記金属領域
に隣接して設けられた半導体または絶縁体から成る障壁
層で構成されて,上記障壁層に起こる電子または正孔の
トンネル効果を利用する電子素子において、上記金属領
域はシリサイドであることを特徴としている。

【００１８】上記構成によれば、シリサイドで形成され
た金属領域を電極とし、半導体あるいは絶縁体を障壁層
とするトンネル接合が構成される。すなわち、上記障壁
層をシリコンで形成することによって、シリコンプロセ
スとの整合性のよいシリサイド/シリコン系トンネル接
合を用いた電子素子が得られる。さらに、上記障壁層に
対する電極が金属系であるため電極の状態密度を略連続
準位と見なすことができ、制御が容易になる。

【００１９】また、上記第１の発明の電子素子は、上記
障壁層を半導体および絶縁体から成る複合障壁層とする
ことが望ましい。

【００２０】上記構成によれば、シリサイドで形成され
た金属領域を電極とし、半導体および絶縁体の積層体を
複合障壁層とするトンネル接合が構成される。すなわ
ち、上記複合障壁層をシリコンおよびシリコン酸化膜で
形成することによって、シリコンプロセスとの整合性の
よいシリサイド/シリコン系トンネル接合を用いた電子
素子が得られる。さらに、上記障壁層を複合障壁層とす
ることによって、トンネル抵抗と接合容量とを独立に設
計し、電子のトンネル方向に方向性を持たせることが可
能になる。

【００２１】また、上記第１の発明の電子素子は、上記
障壁層をシリコンで成すことが望ましい。

【００２２】上記構成によれば、シリサイドで形成され
た金属領域を電極とし、シリコンを障壁層とするトンネ
ル接合が構成される。すなわち、シリコンプロセスとの
整合性のよいシリサイド/シリコン系トンネル接合を用
いた電子素子が得られる。

【００２３】また、上記第１の発明の電子素子は、上記
障壁層をシリコン酸化膜で成すことが望ましい。

【００２４】上記構成によれば、シリサイドで形成され
た金属領域を電極とし、シリコン酸化膜を障壁層とする
トンネル接合が構成される。すなわち、シリコンプロセ
スとの整合性のよいシリサイド/シリコン酸化膜系トン
ネル接合を用いた電子素子が得られる。

【００２５】また、上記第１の発明の電子素子は、上記
複合障壁層をシリコン/シリコン酸化膜で成すことが望
ましい。

【００２６】上記構成によれば、シリサイドで形成され
た金属領域を電極とし、シリコン/シリコン酸化膜を複
合障壁層とするトンネル接合が構成される。すなわち、
シリコンプロセスとの整合性のよいシリサイド/シリコ
ン/シリコン酸化膜系トンネル接合を用いた電子素子が
得られる。

【００２７】また、上記第１の発明の電子素子は、上記
ソースおよびドレインの少なくとも―方をシリサイドで
成すことが望ましい。

【００２８】上記構成によれば、上記シリサイドで成る
ソースあるいはドレインと金属領域との間に上記障壁層
を設けた場合には、当該障壁層はシリサイド電極によっ
て挟まれることになる。したがって、制御がさらに容易
になる。

【００２９】また、上記第１の発明の電子素子は、上記
ソースおよびドレインの間に配置された金属領域を複数
存在させ、一つの金属領域を経由する電子または正孔に
おけるトンネル効果の閾値電圧を、他の金属領域に電子
または正孔が存在するか否かによって制御可能に成すこ
とが望ましい。

【００３０】上記構成によれば、複数の金属領域の上記
他方に電子または正孔が存在する場合と存在しない場合
とに情報「０」と情報「１」との何れかを割り当てれば、複
数の金属領域の上記一方を経由する電子または正孔にお
けるトンネル効果の閾値電圧を検出することによって、
上記他方の金属領域に電子または正孔が存在するか否
か、つまり情報「０」であるか情報「１」であるかを知るこ
とができる。すなわち、メモリとして機能させることが
可能となる。

【００３１】また、第２の発明の電子素子の製造方法
は、上記第１の発明の電子素子における上記シリサイド
を、シリコン基板あるいはＳＯＩ基板におけるシリコン
層の一部をシリサイド化して形成することを特徴として
いる。

【００３２】上記構成によれば、上記シリサイドを、固
相エピタキシャル成長によって作成されたシリコン基板
あるいはＳＯＩ基板を用いて形成することが可能であ
る。したがって、高品質なシリサイドが得られる。

【００３３】また、第３の発明の電子素子の製造方法
は、上記第１の発明の電子素子における上記シリサイド
を、ＳＯＩ基板におけるシリコン層の一部を酸化した後
に、非酸化部を自己整合的にシリサイド化して形成する
ことを特徴としている。

【００３４】上記構成によれば、二つのシリサイド間に
上記障壁層を形成する場合のように狭い間隔で両シリサ
イド領域を形成する場合に、両シリサイド領域の間隔を
精度良く設定できる。

【００３５】また、上記第２あるいは第３の発明の電子
素子の製造方法は、上記シリサイド化を、タンタル,ニ
オブ,クロム,イットリウム,エルビウム,チタン,タング
ステン,コバルト,ニッケル,ジルコニア,バナジウム,ハ
フニウム,モリブデンおよび白金のうち少なくとも一つ
の金属を用いて行うのが望ましい。

【００３６】上記構成によれば、公知のシリサイド材料
を用いて、容易にシリサイドが形成される。

【００３７】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。先ず、基本構造である金属/
シリコン半導体または金属/シリコン酸化膜構造による
微細トンネル接合の形成方法について説明する。次に、
この基本構造を用いた電子素子の形成方法について説明
する。

【００３８】＜第１実施の形態＞本実施の形態において
は、上記基本構造としての微細トンネル接合の形成方法
について説明する。

【００３９】〔トンネル接合形成方法１〕ここでは、シ
リコン基板を用いたトンネル接合形成方法について説明
する。図１は、本実施の形態のシリコン基板を用いたト
ンネル接合形成方法における手順を示す。図１(a)に示
すように、シリコン基板１上に、膜厚３０nmのシリコン
窒化膜/シリコン酸化膜積層膜(図示せず)を形成する。
そして、この積層膜上にＰＭＭＡ(ポリメチルメタアク
リレート)からなる電子線レジスト(図示せず)を膜厚５
００nmで塗布し、電子ビームによって所望のパターン形
状を露光し、現像を行ってレジストパターンを形成す
る。次に、ドライエツチング法によって上記積層膜のみ
をエッチングした後レジストを除去する。こうして、シ
リコン窒化膜/シリコン酸化膜積層膜でなるマスクパタ
ーン２を形成する。

【００４０】次に、図１(a)に示すように、上記マスク
パターン２が形成されたシリコン基板１上に、膜厚５nm
でニッケル薄膜３を形成する。そして、６５０℃の温度
でアニール処理を施すことによって、図１(b)に示すよ
うに、シリコン基板１におけるマスクパターン２で覆わ
れていない部分のみが選択的にシリサイド化される。こ
こで、このシリサイド化の時間や温度等の条件は、２つ
の隣り合うシリサイド４,４が結合することがなく、間
に３nm幅の未反応シリコン領域が存在するように調整す
る。

【００４１】その後、例えば硫酸,硝酸あるいは酢酸混
合液等によって未反応のニッケルを除去する。さらに、
ドライエッチング法によってマスクパターン２を総て除
去する。このようにして、図１(c)に示すようなシリサ
イド４を電極とし、３nm幅のシリコン５を障壁層とする
トンネル接合が形成される。

【００４２】このように、シリコン基板１上にマスクパ
ターン２を形成し、更にその上にニッケル薄膜３を形成
する。そして、６５０℃の温度でアニール処理を施すこ
とによって、３nm幅のシリコン５を障壁層とし、その両
側に形成されたシリサイド４,４を電極とするシリサイ
ド/シリコン系トンネル接合が形成される。すなわち、
シリコンプロセスとの整合性のよい金属系トンネル接合
を提供できるのである。

【００４３】したがって、こうして形成されたトンネル
接合を用いて電子素子(単一電子素子)を形成することに
よって、代表的なシリコン素子であるＭＯＳ(金属酸化
膜半導体)素子と単一電子素子との混合回路の構成が可
能となる。すなわち、従来のＭＯＳ素子と比べてより低
消費電力の電子素子が、従来のシリコンプロセスによっ
て実現可能となる。

【００４４】その場合、上記シリサイド４は、シリコン
基板１の一部をシリサイド化して形成しているので、固
相エピタキシャル成長によって作成されたシリコン基板
１を用いて形成することができる。したがって、高品質
なシリサイドを得ることができるのである。また、障壁
層(シリコン)５の電極(シリサイド)４,４は金属系であ
るため、電極４の状態密度を略連続準位と見なすことが
できる。したがって、制御の際に電極４の状態密度の準
位を考慮する必要がなく、制御が非常に容易になる。

【００４５】〔トンネル接合形成方法２〕次に、ＳＯＩ
基板を用いたトンネル接合形成方法について説明する。
図２は、ＳＯＩ基板を用いたトンネル接合形成方法にお
ける手順を示す。図２において、１１は下地のシリコン
基板、１２はＳＯＩ構造の埋め込みシリコン酸化膜、１
３は埋め込みシリコン酸化膜１２上のＳＯＩ層である。
シリコン基板１１,埋め込みシリコン酸化膜１２および
ＳＯＩ層１３で、ＳＯＩ基板１４を構成する。

【００４６】先ず、図２(a)に示すように、上記ＳＯＩ
層１３と同じ膜厚のシリコン窒化膜/シリコン酸化膜積
層膜(図示せず)を、ＳＯＩ基板１４上に形成する。そし
て、この積層膜上にＰＭＭＡからなる電子線レジスト
(図示せず)を膜厚５００nmで塗布し、電子ビームによっ
て所望のパターン形状を露光し、現像を行ってレジスト
パターンを形成する。次に、ドライエッチング法によっ
て上記積層膜のみをエッチングした後レジストを除去す
る。こうして、シリコン窒化膜/シリコン酸化膜積層膜
でなるマスクパターン１５を形成する。

【００４７】次に、図２(a)に示すように、上記マスク
パターン１５が形成されたＳＯＩ基板１４上に、ＳＯＩ
層１３と同じ膜厚のニッケル薄膜１６を形成する。そし
て、６００℃の温度でアニール処理を施すことによっ
て、図２(b)に示すように、ＳＯＩ層１３上におけるマ
スクパターン１５に覆われていない部分のみが選択的に
シリサイド化される。ここで、このシリサイド化の時間
や温度等の条件は、下の埋め込みシリコン酸化膜１２と
の界面までＳＯＩ層１３がシリサイド化され、且つ、２
つの隣り合うシリサイド１７,１７が結合することがな
く、間に３nm幅の未反応のシリコン領域が存在するよう
に調整する。

【００４８】その後、例えば硫酸,硝酸あるいは酢酸混
合液等によって未反応のニッケルを除去する。さらに、
ドライエッチング法によってマスクパターン１５を総て
除去する。このようにして、図２(c)に示すようなシリ
サイド１７を電極とし、３nm幅のシリコン１８を障壁層
とするトンネル接合が形成される。

【００４９】〔トンネル接合形成方法３〕図３は、ＳＯ
Ｉ基板を用いたトンネル接合形成方法における他の手順
を示す。先ず、図２に示す「トンネル接合形成方法２」と
同様の手順によって、埋め込みシリコン酸化膜２２上の
ＳＯＩ層２３に３nm間隔で２つのシリサイド２５,２５
を形成する。尚、２１は下地のシリコン基板である。ま
た、シリコン基板２１,埋め込みシリコン酸化膜２２お
よびＳＯＩ層２３で、ＳＯＩ基板２４を構成する。

【００５０】次に、図３(a)に示すように、ＳＯＩ層２
３と同じ膜厚のシリコン窒化膜/シリコン酸化膜積層膜
(図示せず)をＳＯＩ基板２４上に形成する。そして、こ
の積層膜上にＰＭＭＡからなる電子線レジスト(図示せ
ず)を膜厚５００nmで塗布し、シリサイド領域２５,２５
上にパターンが残るように電子ビームによって露光し、
現像を行ってレジストパターンを形成する。次に、ドラ
イエッチング法によって上記積層膜のみをエッチングし
た後レジストを除去する。こうして、シリコン窒化膜/
シリコン酸化膜積層膜でなるマスクパターン２６,２６
を形成する。

【００５１】次に、図３(b)に示すように、上記マスク
パターン２６が形成されたＳＯＩ基板２４をウエット酸
化あるいはドライ酸化することによって、ＳＯＩ層２３
におけるマスクパターン２６で覆われていない領域(シ
リサイド２５以外の領域)２７を酸化する。この酸化の
温度や時間等の条件は、ＳＯＩ層２３のシリサイド２５
以外の領域２７の総てが酸化されるように調整する。

【００５２】最後に、ドライエッチング法によって、マ
スクパターン２６を総て除去する。このようにして、図
３(c)に示すようなシリサイド２５を電極とし、３nm幅
のシリコン酸化膜２８を障壁層とするトンネル接合が形
成される。

【００５３】〔トンネル接合形成方法４〕図４および図
５は、ＳＯＩ基板を用いたトンネル接合形成方法におけ
る他の手順を示す。図４において、３１は下地のシリコ
ン基板、３２はＳＯＩ構造における埋め込みシリコン酸
化膜、３３は埋め込みシリコン酸化膜３２上のＳＯＩ層
である。シリコン基板３１,埋め込みシリコン酸化膜３
２およびＳＯＩ層３３で、ＳＯＩ基板３４を構成する。

【００５４】先ず、図４(a)に示すように、上記ＳＯＩ
層３３と同じ膜厚のシリコン窒化膜/シリコン酸化膜積
層膜(図示せず)をＳＯＩ基板３４上に形成する。そし
て、上記積層膜上に上記ＰＭＭＡからなる電子線レジス
ト(図示せず)を膜厚５００nmで塗布し、電子ビームによ
って所望のパターン形状を露光した後、現像を行ってレ
ジストパターンを形成する。次に、ドライエッチング法
によって上記積層膜のみをエッチングした後レジストを
除去する。こうして、シリコン窒化膜/シリコン酸化膜
積層膜でなるマスクパターン３５を形成する。

【００５５】次に、図４(b)に示すように、上記マスク
パターン３５が形成されたＳＯＩ基板３４に対して、ウ
エット酸化あるいはドライ酸化を施して、ＳＯＩ層３３
におけるマスクパターン３５で覆われていない領域３
６,３８を酸化する。この酸化の温度や時間等の条件
は、埋め込みシリコン酸化膜３２との界面までＳＯＩ層
３３が酸化され、且つ、２つの隣り合う未酸化領域３７
が結合することがなく、間に３nm幅のシリコン酸化膜３
８を挟むようように調整する。その後、図４(c)に示す
ように、ドライエッチング法によってマスクパターン３
５を総て除去する。

【００５６】次に、図５(d)に示すように、上記ＳＯＩ
層３３における酸化領域３６,３８上に、ＳＯＩ層３３
と同じ膜厚のシリコン窒化膜/シリコン酸化膜の積層膜
(図示せず)を形成する。そして、この積層膜上にＰＭＭ
Ａからなる電子線レジスト(図示せず)を下地の積層膜の
膜厚に応じた膜厚で塗布する。尚、本実施の形態におい
ては膜厚５００nmに塗布した。そして、電子ビームによ
って所望のパターン形状を露光し、現像を行ってレジス
トパターンを形成する。次に、ドライエッチング法によ
って上記積層膜のみをエッチングした後レジストを除去
する。こうして、シリコン窒化膜/シリコン酸化膜積層
膜でなるマスクパターン３９を形成する。

【００５７】次に、図５(d)に示すように、上記マスク
パターン３９が形成されたＳＯＩ基板３４上に膜厚が５
nmのニッケル薄膜４０を形成する。そして、６００℃の
温度でアニール処理を施すことによって、図５(e)に示
すように、ＳＯＩ層３３におけるマスクパターン３９で
覆われていない未酸化領域３７のみが選択的にシリサイ
ド化される。ここで、このシリサイド化の温度や時間等
の条件は、ＳＯＩ層３３における未酸化領域３７を総て
シリサイド化されるように調整する。

【００５８】その後、例えば硫酸,硝酸あるいは酢酸混
合液等によって未反応のニッケルを除去する。さらに、
ドライエッチング法によってマスクパターン３９を総て
除去する。このようにして、図５(f)に示すようなシリ
サイド３７'を電極とし、３nm幅のシリコン酸化膜３８
を障壁層とするトンネル接合が形成されるのである。

【００５９】〔トンネル接合形成方法５〕図６は、ＳＯ
Ｉ基板を用いたトンネル接合形成方法における他の手順
を示す。先ず、図４に示す「トンネル接合形成方法４」と
同様の手順によって、埋め込みシリコン酸化膜４２上の
ＳＯＩ層４３を部分的にウエット酸化あるいはドライ酸
化して酸化領域４５を形成する。尚、４１は下地のシリ
コン基板である。また、シリコン基板４１,埋め込みシ
リコン酸化膜４２およびＳＯＩ層４３で、ＳＯＩ基板４
４を構成する。

【００６０】次に、図６(a)に示すように、上記ＳＯＩ
層４３上にこのＳＯＩ層４３と同じ膜厚のニッケル薄膜
４６を形成し、６００℃の温度でアニール処理を施すこ
とによって、図６(b)に示すように、ＳＯＩ層４３にお
ける未酸化領域４７のみが自己整合的にシリサイド化さ
れる。ここで、このシリサイド化の温度や時間等の条件
は、ＳＯＩ層４３における未酸化領域４７の全体がシリ
サイド化されるように調整する。

【００６１】その後、例えば硫酸,硝酸あるいは酢酸混
合液等によって未反応のニッケルを除去する。こうし
て、図６(c)に示すようなシリサイド４７'を電極とし、
３nm幅のシリコン酸化膜４８を障壁層とするトンネル接
合が形成される。

【００６２】上述のように、本トンネル接合形成方法に
おいては、上記ＳＯＩ層４３における未酸化領域４７の
みに自己整合的にシリサイド化を行っている。したがっ
て、二つのシリサイド４７',４７'間に幅の狭い障壁層
４８を形成する場合に、精度良く両シリサイド４７',４
７'の間隔を制御できる。

【００６３】〔トンネル接合形成方法６〕図７は、ＳＯ
Ｉ基板を用いたトンネル接合形成方法における他の手順
を示す。先ず、図４に示す「トンネル接合形成方法４」と
同様の手順によって、埋め込みシリコン酸化膜５２上の
ＳＯＩ層５３を部分的にウエット酸化あるいはドライ酸
化して酸化領域５５を形成する。尚、５１は下地のシリ
コン基板である。また、シリコン基板５１,埋め込みシ
リコン酸化膜５２およびＳＯＩ層５３で、ＳＯＩ基板５
４を構成する。

【００６４】次に、図７(a)に示すように、上記ＳＯＩ
層５３上に、このＳＯＩ層５３と同じ膜厚のシリコン窒
化膜/シリコン酸化膜の積層膜(図示せず)を形成する。
そして、この積層膜上にＰＭＭＡからなる電子線レジス
ト(図示せず)を膜厚５００nmで塗布し、電子ビームによ
って所望のパターン形状を露光し、その後現像を行って
レジストパターンを形成する。次に、ドライエッチング
法によって上記積層膜のみをエッチングした後レジスト
を除去する。こうして、シリコン窒化膜/シリコン酸化
膜積層膜でなるマスクパターン５６を形成する。

【００６５】次に、図７(a)に示すように、上記マスク
パターン５６が形成されたＳＯＩ基板５４上に、ＳＯＩ
層５３と同じ膜厚のニッケル薄膜５７を形成する。そし
て、６００℃の温度でアニール処理を施すことによっ
て、図７(b)に示すように、ＳＯＩ層５３におけるマス
クパターン５６で覆われていない未酸化領域５８がシリ
サイド化される。ここで、このシリサイド化の温度や時
間等の条件は、上記ＳＯＩ構造における埋め込みシリコ
ン酸化膜５２までシリサイド化され、且つ、未酸化領域
５８aに２nm幅のシリサイド化されていないシリコン５
９が同時に形成されるように調整する。

【００６６】その後、例えば硫酸,硝酸あるいは酢酸混
合液等によって未反応のニッケルを除去する。さらに、
ドライエッチング法によってマスクパターン５６を総て
除去する。このようにして、図７(c)に示すようなシリ
サイド５８'を電極とし、２nm幅のシリコン５９と３nm
幅のシリコン酸化膜６０とを障壁層とするトンネル接合
が形成される。

【００６７】この場合、上記シリコン５９とシリコン酸
化膜６０とは共にシリサイド５８'中の電子に対してト
ンネル障壁となり、複合障壁が２つのシリサイド領域５
８',５８'の間に形成されたことになる。したがって、
トンネル抵抗と接合容量とを独立に設計し、電子のトン
ネル方向に方向性を持たせることが可能になる。

【００６８】尚、上記〔トンネル接合形成方法１〕〜
〔トンネル接合形成方法６〕で述べたトンネル接合形成
方法は一例であり、部分的なシリサイド化による金属/
半導体系の微細トンネル接合を形成することができるな
らば、上記トンネル接合形成方法に限定される必要はな
い。

【００６９】また、部分的酸化および部分的シリサイド
化が行い得るならば、マスクパターン２,１５,２６,３
５,３９,５６を形成するためのレジストおよび上記マス
クパターンの材料や膜厚は、上記各トンネル接合形成方
法で述べた材料や膜厚に限定されるのもではない。さら
に、パターニングの方法は、電子ビーム露光の代わり
に、エキシマレーザ,Ｘ線レーザやシンクロトロン放射
光を光源とするフォトリソグラフィでパターニングする
ことも可能である。

【００７０】上記ＳＯＩ基板は絶縁体の上に形成された
シリコン単結晶あるいはシリコン多結晶であり、下地に
シリコン基板１１,２１,３１,４１,５１があって埋め込
みシリコン酸化膜１２,２２,３２,４２,５２とＳＯＩ層
１３,２３,３３,４３,５３からなるＳＯＩ基板１４,２
４,３４,４４,５４だけでなく、ガラス基板上に形成さ
れたＳＯＩ層など、下地や絶縁体は特に限定されるもの
ではない。

【００７１】ここで、上記トンネル接合を形成する２電
極間の距離は、トンネル効果が起これば上記値に限定さ
れるものではない。さらに、トンネル障壁層も、シリコ
ンやシリコン酸化膜およびそれら複合膜に限定されるも
のではない。

【００７２】また、〔トンネル接合形成方法６〕におい
て、上記シリコン５９とシリコン酸化膜６０とからなる
複合障壁を形成する目的が達成されるならば、シリコン
５９の幅は２nmでなくてもよい。逆に、所望のトンネル
確率とトンネル接合の容量とから逆算して、両シリサイ
ド５８',５８'間の距離とシリコン５９の厚さとが決ま
る。

【００７３】基本的には、直列に形成された２つのシリ
サイドを有するトンネル接合を上記６通りのトンネル接
合形成方法の何れかによって形成すれば、このトンネル
接合を用いて単一電子素子を形成することが可能であ
る。以下においては、上記第１実施の形態のトンネル接
合形成方法によって形成されたトンネル接合を用いた単
一電子素子の形成方法とその動作について説明する。

【００７４】＜第２実施の形態＞本実施の形態において
は、〔トンネル接合形成方法５〕によって形成されたト
ンネル接合を用いた場合の単一電子素子について述べ
る。

【００７５】〔単一電子素子１〕上記ＳＯＩ基板に対し
て上記〔トンネル接合形成方法５〕を施して、図８に示
すように、シリコン酸化膜(図６におけるＳＯＩ層４３
の酸化領域４５に相当)７１中に、ニッケルシリサイド
(図６におけるシリサイド４７'に相当)によるゲート７
２,ソース７３,金属領域７４およびドレイン７５を形成
する。但し、金属領域７４の電位を制御するためのゲー
ト７２と金属領域７４との間隔は、動作時に金属領域７
４とゲート７２との間でトンネル効果が起こらない程度
に設定する。

【００７６】次に、上記ＳＯＩ基板上に、例えばＣＶＤ
(化学蒸着)法によって、膜厚１０nmのシリコン酸化膜
(図示せず)を形成する。そして、このシリコン酸化膜に
コンタクトホールを形成し、ゲート７２,ソース７３お
よびドレイン７５に上記コンタクトホールを介して接続
する金属配線をポリシリコンやアルミニウムによって形
成することによって、サイドゲート型の単一電子トラン
ジスタが形成される。

【００７７】尚、クーロン・ブロッケード現象が起こる
ようにトンネル接合が形成されるならば、ソース７３と
ドレイン７５との間の金属領域の数は２個以上でも差し
支えない。

【００７８】〔単一電子素子２〕上記ＳＯＩ基板に対し
て上記〔トンネル接合形成方法５〕を施して、図９に示
すように、シリコン酸化膜８１中に、ニッケルシリサイ
ドによるソース８２,金属領域８３およびドレイン８４
を形成する。

【００７９】次に、上記ＳＯＩ基板上に、例えばＣＶＤ
法によって、膜厚１０nmのシリコン酸化膜８５を形成す
る。さらに、シリコン酸化膜８５にコンタクトホール８
６,８７を形成し、ドープしたポリシリコンやアルミニ
ウム等によってソース８２に接続するソース電極８８と
ドレイン８４に接続するドレイン電極８９とを形成す
る。また、シリコン酸化膜８５上における金属領域８３
の位置に、ドープしたポリシリコンやアルミニウム等に
よってゲート電極９０を形成し、金属領域８３の電位を
制御できるようにする。このようにして、単一電子トラ
ンジスタが形成される。

【００８０】尚、上記シリコン酸化膜８５の膜厚は１０
nmに限定されるものではなく、アイランド(金属領域)８
３とゲート９０との間で動作時にトンネル効果が起こら
ない厚さであればよい。また、ソース８２とドレイン８
４との間の金属領域８３の数は、１個に限定されるもの
ではなく２個以上であっても構わない。

【００８１】〔単一電子素子３〕図１０は本単一電子素
子の平面図である。上記ＳＯＩ基板に対して上記〔トン
ネル接合形成方法５〕を施して、図１０に示すように、
シリコン酸化膜９５中にニッケルシリサイドによるソー
ス９１およびドレイン９４を形成する。また、ソース９
１とドレイン９４との間には金属領域９２,９３を形成
する。その場合の両金属領域９２,９３は、ソース９１
あるいはドレイン９４との間ではトンネル効果が起こ
り、お互いの間にはクーロン相互作用のみが起こるよう
に他との間隔を設定する。次に、上記ＳＯＩ基板上に、
例えばＣＶＤ法によって、膜厚１０nmのシリコン酸化膜
(図示せず)を形成する。そして、このシリコン酸化膜に
コンタクトホールを形成し、このコンタクトホールを介
して、ドープしたポリシリコンやアルミニウム等によっ
て上記シリコン酸化膜上に形成されたソース電極および
ドレイン電極(共に図示せず)をソース９１あるいはドレ
イン９４に接続する。さらに、上記シリコン酸化膜上
に、金属領域９２,９３の電位を制御するためのゲート
電極(図示せず)を形成する。このようにして、単一電子
トランジスタが形成される。

【００８２】上記構成の単一電子トランジスタは、以下
のように動作する。すなわち、クーロン・ブロッケード
現象によって、ソース９１から一方の金属領域９２に電
子を１個移動させる。ここで、金属領域９２と金属領域
９３との間には容量Ｃが存在する。したがって、金属領
域９２に電子が一個存在することによって、ソース９１
から他方の金属領域９３を経由してドレイン９４へ電子
がトンネル効果によって移動する場合の閾値電圧が、ｅ
を電気素量として、Ｖ＝ｅ/Ｃの電位だけシフトする。

【００８３】このように、本単一電子トランジスタにお
いては、上記両金属領域９２,９３の何れか一方に電子
が存在するか否かによって、他方の金属領域を経由して
ソース９１からドレイン９４へ電子を移動させるための
ゲート電圧が変化することになる。そこで、両金属領域
９２,９３の上記一方に電子が存在する場合と存在しな
い場合とに情報「０」と情報「１」との何れかを割り当てれ
ば、所定のゲート電位を与えた場合に上記他方の金属領
域を経由してソース９１からドレイン９４に電子が移動
するか否かを検出することによって、上記一方の金属領
域に電子が存在するか否か、つまり情報は「０」であるか
「１」であるかを知ることができる。すなわち、本単一電
子トランジスタは、メモリ機能を持った単一電子素子で
あると言うことができる。

【００８４】尚、本単一電子トランジスタは、互いの間
にトンネル効果が起こるように両金属領域９２,９３を
配置しても動作可能である。その場合には、上記ゲート
電極に対する電圧操作がより複雑になる。

【００８５】上記〔単一電子素子１〕〜〔単一電子素子
３〕において述べた単一電子素子は一例であり、シリサ
イドを用いた微細トンネル接合を利用した単一電子素子
が形成されるならば、上記構造の単一電子素子に限定さ
れるものではない。

【００８６】また、ＭＯＳデバイスには動作時のキャリ
アとして電子と正孔との２通りがあるように、上述した
３つの単一電子素子についても、動作時のキャリアとし
て電子と正孔との２通りが考えられる。

【００８７】上記第２実施の形態の特徴は、シリサイド
という金属を微細トンネル接合の電極としてシリコン系
単一電子素子に用いることである。したがって、上記シ
リサイドはニッケルシリサイドに限定されるものではな
く、タンタル,ニオブ,クロム,イットリウム,エルビウ
ム,チタン,タングステン,コバルト,ニッケル,ジルコニ
ア,バナジウム,ハフニウム,モリブデンおよび白金等の
公知のシリサイド材料は総て適用可能である。また、ソ
ースとドレインとの間における金属領域の数は、上記
〔単一電子素子１〕及び〔単一電子素子２〕においては
２個以上、上記〔単一電子素子３〕においては３個以上
であっても、同様のデバイス動作を行うことができる。

【００８８】また、上記第２実施の形態における上記ソ
ース７３,８２,９１およびドレイン７５,８４,９４とし
ては、量子サイズ効果が起こらない程度に大きい場合に
はシリサイドに限定されるものではなく、例えばドープ
したシリコンであっても構わない。但し、半導体によっ
て形成された１０nm程度の微細ソースやドレインの場合
には量子サイズ効果が起こるので、デバイス動作特性が
複雑になる。尚、その場合でも、金属領域７４,８３,９
２,９３にはシリサイドを用いる必要がある。さらに、
〔単一電子素子２〕および〔単一電子素子３〕におい
て、ゲートと金属領域との間のトンネル効果等の不必要
な効果を起こさなければ、シリコン酸化膜の膜厚は１０
nmに限定されるものではない。

【００８９】

【発明の効果】以上より明らかなように、第１の発明の
電子素子は、ソースおよびドレインの間に配置された金
属領域をシリサイドで成し、上記金属領域に隣接する障
壁層を半導体あるいは絶縁体で成したので、シリサイド
で形成された金属領域を電極とし、半導体あるいは絶縁
体を障壁層とするトンネル接合を構成できる。したがっ
て、上記障壁層をシリコンで形成することによって、シ
リコンプロセスとの整合性のよいシリサイド/シリコン
系トンネル接合を用いた電子素子を得ることができる。
さらに、上記障壁層に対する電極を金属系で構成したの
で、電極の状態密度を略連続準位と見なすことができ、
制御を容易にすることができる。

【００９０】すなわち、この発明によれば、上記トンネ
ル接合を有する高速且つ低消費電力な電子デバイスを、
従来のシリコンプロセスによって形成することができる
のである。

【００９１】また、上記第１の発明の電子素子は、上記
障壁層を半導体及び絶縁体から成る複合障壁層とすれ
ば、シリサイドで形成された金属領域を電極とし、半導
体および絶縁体の積層体を複合障壁層とするトンネル接
合を構成できる。したがって、上記複合障壁層をシリコ
ンおよびシリコン酸化膜で形成することによって、シリ
コンプロセスとの整合性のよいシリサイド/シリコン系
トンネル接合を用いた電子素子を得ることができる。さ
らに、上記障壁層を複合障壁層とすることによって、ト
ンネル抵抗と接合容量とを独立に設計し、電子のトンネ
ル方向に方向性を持たせることを可能にする。

【００９２】また、上記第１の発明の電子素子は、上記
障壁層をシリコンで形成すれば、シリサイドで形成され
た金属領域を電極とし、シリコンを障壁層とするトンネ
ル接合を構成できる。したがって、シリコンプロセスと
の整合性のよいシリサイド/シリコン系トンネル接合を
用いた電子素子を得ることができるのである。

【００９３】また、上記第１の発明の電子素子は、上記
障壁層をシリコン酸化膜で形成すれば、シリサイドで形
成された金属領域を電極とし、シリコン酸化膜を障壁層
とするトンネル接合を構成できる。すなわち、シリコン
プロセスとの整合性のよいシリサイド/シリコン酸化膜
系トンネル接合を用いた電子素子を得ることができるの
である。

【００９４】また、上記第１の発明の電子素子は、上記
複合障壁層をシリコン/シリコン酸化膜で形成すれば、
シリサイドで形成された金属領域を電極とし、シリコン
/シリコン酸化膜を複合障壁層とするトンネル接合を構
成できる。すなわち、シリコンプロセスとの整合性のよ
いシリサイド/シリコン/シリコン酸化膜系トンネル接合
を用いた電子素子を得ることができるのである。

【００９５】また、上記第１の発明の電子素子は、上記
ソースおよびドレインの少なくとも―方をシリサイドで
成せば、上記シリサイドで成るソースあるいはドレイン
と上記金属領域との間に上記障壁層を設けた場合には、
当該障壁層をシリサイド電極によって挟むことができ
る。したがって、制御をさらに容易にできる。

【００９６】また、上記第１の発明の電子素子は、上記
ソースおよびドレインの間に配置された金属領域を複数
存在させ、一つの金属領域を経由する電子または正孔に
おけるトンネル効果の閾値電圧を、他の金属領域に電子
または正孔が存在するか否かによって制御可能に成せ
ば、複数の金属領域の上記他方に電子または正孔が存在
する場合と存在しない場合とに情報「０」と情報「１」との
何れかを割り当てれば、メモリとして機能させることが
できる。

【００９７】また、第２の発明の電子素子の製造方法
は、上記第１の発明におけるシリサイドを、シリコン基
板あるいはＳＯＩ基板におけるシリコン層の一部をシリ
サイド化して形成するので、固相エピタキシャル成長さ
れるシリコン基板あるいはＳＯＩ基板を利用して上記シ
リサイドを形成できる。したがって、高品質なシリサイ
ドを得ることができる。

【００９８】また、第３の発明の電子素子の製造方法
は、上記第１の発明におけるシリサイドを、ＳＯＩ基板
におけるシリコン層の一部を酸化した後に、非酸化部を
自己整合的にシリサイド化して形成するので、二つのシ
リサイド間に上記障壁層を形成する場合等に、両シリサ
イド領域の間隔を精度良く制御できる。

【００９９】また、上記第２あるいは第３の発明の電子
素子の製造方法は、上記シリサイド化を、タンタル,ニ
オブ,クロム,イットリウム,エルビウム,チタン,タング
ステン,コバルト,ニッケル,ジルコニア,バナジウム,ハ
フニウム,モリブデンおよび白金のうち少なくとも一つ
の金属を用いて行えば、公知のシリサイド材料を用い
て、容易にシリサイドを形成できる。

【図面の簡単な説明】

【図１】 この発明のシリサイドを用いたトンネル接合
形成方法における手順を示す図である。

【図２】 図１とは異なるトンネル接合形成方法におけ
る手順を示す図である。

【図３】 図１および図２とは異なるトンネル接合形成
方法における手順を示す図である。

【図４】 図１〜図３とは異なるトンネル接合形成方法
における手順を示す図である。

【図５】 図４に続く手順を示す図である。

【図６】 図１〜図５とは異なるトンネル接合形成方法
における手順を示す図である。

【図７】 図１〜図６とは異なるトンネル接合形成方法
における手順を示す図である。

【図８】 図６に示すトンネル接合形成方法を用いて形
成されたサイドゲート型の単一電子トランジスタの平面
図である。

【図９】 図６に示すトンネル接合形成方法を用いて形
成された単一電子トランジスタの断面図である。

【図１０】 図６に示すトンネル接合形成方法を用いて
形成された図９とは異なる単一電子トランジスタの平面
図である。

【図１１】 従来の複合障壁構造を有するトンネル障壁
において一方向へのトンネリングの場合の説明図であ
る。

【図１２】 図１１に示す複合障壁構造を有するトンネ
ル障壁において他方向へのトンネリングの場合の説明図
である。

【符号の説明】

１,１１,２１,３１,４１,５１…シリコン基板、２,１
５,２６,３５,３９,５６…マスクパターン、３,１６,４
０,４６,５７…ニッケル薄膜、４,１７,２５,３７',４
７',５８'…シリサイド、１２,２２,３２,４２,５２…
埋め込みシリコン酸化膜、１３,２３,３３,４３,５３…
ＳＯＩ層、１４,２４,３４,４４,５４…ＳＯＩ基板、
５,１８,５９障壁層(シリコン)、２８,３８,４８,６０
…障壁層(シリコン酸化膜)、７２,９０…ゲート、
７３,８２,９１…ソース、７４,８３,９
２,９３…金属領域、 ７５,８４,９４…ドレイン、
８１,８５,９５…シリコン酸化膜、 ８６,８７…コ
ンタクトホール。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ソースと、ドレインと、上記ソースおよ
   びドレインの間に配置された金属領域と、上記金属領域
   の電位を制御するゲートと、上記金属領域に隣接して設
   けられた半導体あるいは絶縁体から成る障壁層で構成さ
   れて、上記障壁層に起こる電子あるいは正孔のトンネル
   効果を利用する電子素子において、 上記金属領域はシリサイドであることを特徴とする電子
   素子。
2. 【請求項２】 請求項１に記載の電子素子において、 上記障壁層は、半導体および絶縁体から成る複合障壁層
   であることを特徴とする電子素子。
3. 【請求項３】 請求項１に記載の電子素子において、 上記障壁層は、シリコンで成ることを特徴とする電子素
   子。
4. 【請求項４】 請求項１に記載の電子素子において、 上記障壁層は、シリコン酸化膜で成ることを特徴とする
   電子素子。
5. 【請求項５】 請求項２に記載の電子素子において、 上記複合障壁層は、シリコン/シリコン酸化膜で成るこ
   とを特徴とする電子素子。
6. 【請求項６】 請求項１に記載の電子素子において、 上記ソースおよびドレインの少なくとも―方は、シリサ
   イドであることを特徴とする電子素子。
7. 【請求項７】 請求項１に記載の電子素子において、 上記ソースおよびドレインの間に配置された金属領域は
   複数存在し、一つの金属領域を経由する電子あるいは正
   孔におけるトンネル効果の閾値電圧が、他の金属領域に
   電子あるいは正孔が存在するか否かによって制御可能で
   あることを特徴とする電子素子。
8. 【請求項８】 請求項１あるいは請求項６に記載の電子
   素子の製造方法であって、 上記シリサイドを、シリコン基板あるいはシリコン・オ
   ン絶縁体基板におけるシリコン層の一部をシリサイド化
   して形成することを特徴とする電子素子の製造方法。
9. 【請求項９】 請求項１あるいは請求項６に記載の電子
   素子の製造方法であって、 上記シリサイドを、シリコン・オン絶縁体基板における
   シリコン層の一部を酸化した後に、非酸化部を自己整合
   的にシリサイド化して形成することを特徴とする電子素
   子の製造方法。
10. 【請求項１０】 請求項８あるいは請求項９に記載の電
    子素子の製造方法において、 上記シリサイド化は、タンタル,ニオブ,クロム,イット
    リウム,エルビウム,チタン,タングステン,コバルト,ニ
    ッケル,ジルコニア,バナジウム,ハフニウム,モリブデン
    および白金のうち少なくとも一つの金属を用いて行うこ
    とを特徴とする電子素子の製造方法。