JPH0212837A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、薄い半導体層の側面にＭＯ３型電界効果トラ
ンジスタを実現した半導体装置及びその製造方法に関す
る。

（従来の技術） 従来、ＭＯ８型電界効果トランジスタのチャネル幅が十
分狭くなると、チャネル内のキャリアは幅方向に対して
量子化され、キャリアは１次元的に伝導する。このよう
なキャリアの１次元伝導特性を用いた１次元ＭＯＳトラ
ンジスタは、移動度の増大による高速素子、或いは振動
的ドレイン電流−電圧特性を有することによる新機能素
子等への応用が期待されている。

１次元ＭＯＳトランジスタを実現するには、キャリアが
量子化される数１００Å以下程度にチャネル幅を狭くす
ることが重要である。このような構造を実現するために
、薄いチャネル半導体層を含む半導体積層構造の断面部
分をＭＯ３界面とする素子が既に提案されている（特開
昭Ｈ−２１８２８９号公報）。第５図はこの構造を有す
る１次元ＭＯＳトランジスタの代表的−例の素子断面図
であり、１はＳｉ基板、２は不純物濃度の高い半導体層
（ｐ”　−３ｉ層）、３は不純物濃度の低い半導体層（
ｐ−Ｓｉ層）、４は不純物濃度の高い半導体層（ｐ”　
−Ｓ　ｉ層）、５はゲート絶縁膜、６はゲート電極を示
している。この例では、半導体層２゜４で挟まれた薄い
半導体層３が能動領域（チャネル半導体層）となり、該
半導体層３にソース・ドレイン領域を形成することによ
り、１次元ＭＯＳトランジスタを実現している。

しかしながら、この種の構造にあっては次のような問題
があった。即ち、狭いチャネル幅を得るのに、キャリア
を閉じ込めるための不純物濃度の高い半導体層２．４と
不純物濃度の低い半導体層３との閾値の差を利用してい
るため、キャリアを閉じ込めるポテンシャル・バリアが
低く、エネルギーの高いキャリアは容易にバリアを越え
て１次元性を失ってしまう。また、高不純物領域（半導
体層２，４）の閾値以上のゲート電圧を印加すると、キ
ャリアは２次元的になってしまう。このため、完全な１
次元動作を確保するには、動作ゲー゛ト電圧に制限が生
じていた。さらに、このゲート電圧の上限を引き上げる
ために高不純物領域の不純物濃度を極端に高くすると、
ドレイン接合での降伏電圧が下がりζまたドレインとソ
ースとの間のリーク電流が増大して、素子動作が阻害さ
れてしまう問題があった。

（発明が解決しようとする課題） このように従来、高速成いは新機能を有することが期待
されるキャリアの１次元伝導特性を用いたＭＯＳトラン
ジスタを実現するためには、チャネル幅を制御性良く十
分狭くする必要があり、これには半導体薄膜を積層して
、その断面部分をチャネル領域とする構造が有効である
。しかしながら、不純物濃度の高い半導体層でチャネル
半導体層を挟む構造では、前述したようにキャリアを閉
じ込めるバリアが低いため、１次元性を失い易く、また
使用ゲート電圧に制限が存在している。

さらに、ゲート電圧の上限値を引き上げるため、不純物
濃度の高い領域の濃度をより増やすと、ドレインと高不
純物濃度領域との間の接合で、耐圧の低下やリーク電流
の増大を招く問題があった。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、キャリアの１次元伝導特性を利用し
たＭＯＳ）ランジスタを実現することができ、且つソー
ス・ドレイン間のリーク電流の増大等を招くことなく使
用ゲート電圧を十分に高めることのできる半導体装置を
提供することにある。

また、本発明の他の目的は、上記の特長ををする半導体
装置を簡易に製造するための半導体装置の製造方法を提
供することにある。

［発明の構成コ （課題を解決するための手段） 本発明の骨子は、薄いチャネル半導体層を挟む高濃度の
不純物半導体層の代わりに、絶縁層を用いることにある
。

即ち本発明は、キャリアの１次元伝導特性を有する半導
体において、半導体基板上に形成された第１の絶縁層と
、この第１の絶縁層上に形成された数百Å以下の厚さの
半導体層と、この半導°体層上に形成された第２の絶縁
層と、前記各層の一部を第１の絶縁層の途中までエツチ
ングして得られる段差部に露出した半導体層の側面にゲ
ート絶縁膜を介して形成されたゲート電極と、前記半導
体層のゲート電極を形成したチャネル領域に隣接して設
けられたソース・ドレイン領域とを具備してなるもので
ある。

また本発明は、上記構造の半導体装置の製造方法におい
て、半導体基板上に第１の絶縁層を形成したのち、この
第１の絶縁層上に多結晶若しくは非晶質の半導体薄膜を
形成し、次いで電子ビーム等のエネルギービームの照射
により該薄膜を溶融再結晶化し、次いで再結晶化された
半導体層を厚さ数百Å以下となるまでエッチバックし、
次いでこの半導体層上に第２の絶縁層を形成し、次いで
前記各層の一部を第１の絶縁層の途中までエツチングし
て半導体層の側面を露出させ、次いで露出した半導体層
の側面にゲート絶縁膜を介してゲート電極を形成し、さ
らに前記半導体層のゲート電極を形成したチャネル領域
に隣接してソース・ドレイン領域を形成するようにした
方法である。

（作　用） 本発明によれば、不純物濃度の高い半導体層ではなく、
絶縁層を用いてチャネル半導体層を閉じ込めることにな
る。従ってこの半導体装置においては、閾値以上のゲー
ト電圧を印加することで反転層が形成され、またチャネ
ルの幅は絶縁層で挟まれた半導体層の厚みで決定される
ので、この厚みを数百人或いはそれ以下にまで薄くする
ことで、ゲート電圧によらず常に１次元伝導状態を確保
することができる。この結果、高不純物濃度を有するｐ
ｎ接合がなく、接合耐圧やリーク電流の問題がない。ま
た、半導体と絶縁層とのポテンシャル・バリアは非常に
高いため、キャリアがチャネル中でエネルギーを得た場
合でも、絶縁層中へ溢れ出す可能性は小さく、１次元性
が維持される。

さらに、チャネル半導体層上部の第２の絶縁層の膜厚を
十分厚くしておくことにより、この第２の絶縁層とチャ
ネル半導体層の界面でのチャネルの形成を防止すること
ができる。

一方、チャネル半導体層は、例えばビームアニール法を
利用したＳ　ＯＩ　（ＳｉＩｃｏｎ　Ｏｎ　Ｉｎ５ｕｌ
ａｔｏｒ）技術を用いて形成することができる。また、
既に結晶化ＳＯＩ膜をエッチバック法により　５００人
まで薄膜化して良好なＭＯＳ）ランジスタ特性が得られ
ることが報告されている（電子情報通信学会。

信学技報Ｓ　Ｄ　Ｍ　８７−１５４）。このことから、
Ｓｏｌ技術と薄膜化技術とを組合わせることで、半導体
層の厚み方向で、キャリアを量子化させることは十分可
能である。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の第１の実施例に係わる半導体装置を説
明するためのもので、第１図（ａ）は上面図、第１図（
ｂ）は同図（ａ）の矢視Ａ−Ａ断面図、第１図（ｃ）は
同図（ａ）のＢ−Ｂ方向矢視図である。

図中１０はｐ型Ｓｉ基板であり、この基板１０上には熱
酸化ＳｉＯ□膜（第１の絶縁層）２１＋ｐ型Ｓｔ層（半
導体層）３０及びＣＶＤ−５ｉ０２膜（第２の絶縁層）
２２がそれぞれ形成され、各層２１，２２．３０はＳｉ
層３０の側面が露出するまで一部エッチング除去されて
いる。ここで、Ｓｔ層３０は例えば５００人の厚さに形
成された単結晶層である。エツチングにより露出したＳ
Ｌ層３０の側面にはゲート酸化膜（ゲート絶縁膜）４０
を介してゲート電極５０が形成されている。

さらに、Ｓｔ層３０の側面の露出表面層には、ゲート電
極５０下のチャネル領域に隣接してソース・ドレイン領
域６１．６２が形成されている。これにより、エツチン
グ側壁にｎチャネルの１次元ＭＯＳトランジスタが構成
されている。

次に、上記構造の半導体装置の製造方法について、第２
図を参照して説明する。

まず、第２図（ａ）に示す如く、ｐ型Ｓｉ基板１０上に
熱酸化により５ｉ０２膜２１を形成し、その上に多結晶
Ｓｔ膜３０′を１μｍの厚さに堆積する。そして、電子
ビームを用いたビームアニール法により、多結晶Ｓｉ膜
３０′を溶融再結晶化する。なお、ビームアニールの際
の条件としては、電子ビームの加速電圧を１２ＫｅＶ　
、走査速度を１００■／ｓｅｃ　、　　ビーム電流を２
ｍＡとした。また、多結晶Ｓｔ膜３０′の厚さは、ビー
ムアニールにより容易に単結晶化できる厚さであればよ
く、適宜変更可能である。さらに、ＳｉＯ２膜２１の一
部に開口を開け、この開口部に露出したＳｔ基板１０を
シードとして用いることにより、ビームアニールによる
再結晶化をより有効に行うことができる。

次いで、第２図（ｂ）に示す如く、単結晶化したＳｉ層
３０を厚さ数１００Å以下、例えば５００人となるまで
エッチバックする。エッチバックの方法としては、単結
晶化Ｓｉ層表面を酸化したのちＳｔ酸化膜をエツチング
する方法や、反応性イオンエツチングにより直接Ｓｉを
エツチングする方法を用いればよい。その後、第２図（
Ｃ）に示す如く、単結晶Ｓｉ層３０上にＣＶＤ法で厚さ
数１０００λ〜数μｍのＳｉＯ□膜２２を堆積する。こ
のＳｉＯ２膜２２は、ゲート電圧を印加した時にＳｉ層
３０とＳ　ｉ　Ｏ２膜２２との界面で、チャネルが形成
されないように十分厚くすることが必要である。

次いで、第２図（ｄ）に示す如く、ウェハ内の一部の領
域を、Ｓｉ層３０の下のＳｉＯ２膜２１に達するまで選
択エツチングする。続いて、第２図（ｅ）に示す如く、
エツチングにより露出したＳｉ層３０の側面の熱酸化を
行い、ゲート酸化膜４０を形成する。その後、第２図（
ｅ）に示す如く、ゲート電極材料となる多結晶シリコン
膜５０′を形成する。これ以降は、多結晶シリコン膜５
０′をバターニングしてゲート電極５０を形成し、さら
にソース・ドレインのイオン注入を行うことにより、前
記第１図に示す構造が実現されることになる。

なお、ソース・ドレイン領域６１．６２の形成に際して
は、集束イオンビームを用いてＳｉｏ２膜２２膜上２ら
Ｓｉ層３０内にＡｓ＋やＰ”等をイオン注入することに
より、Ｓｉ層３０の側面近傍にｎ＋拡散層を形成するこ
とができる。この代わりに、ソース・ドレインの形成予
定領域上のＳｉＯ２膜２２に穴を開け、この穴を通して
Ｓｉ層３０に不純物をイオン注入するようにしてもよい
。また、エツチング側壁に露出したＳｉ層３０の側面に
横方向からのイオン注入を行うようにしてもよい。

かくして製造された半導体装置は、チャネルの幅が５０
０人と極めて狭いものであり、キャリアが１次元伝導特
性を示す１次元ＭＯＳトランジスタとして動作する。ま
た、高濃度不純物半導体層ではなく５ｉ０２膜２１．２
２でチャネル半導体層となるＳｉ層３０を挟んでいるこ
とから、ゲート酸化膜４０の耐圧までゲート電圧を上げ
てもキャリアの１次元伝導状態を確保することができる
。

即ち、ソース・ドレイン間のリーク電流の増大等を招く
ことなく、使用ゲート電圧を十分に高めることができる
。従って、動作電圧に制限を設けずにキャリアの１次元
伝導特性を有するＭＯＳトランジスタを実現することが
でき、高速素子や将来の新機能素子に適用して絶大なる
効果が得られる。

第３図は本発明の第２の実施例を示す断面図である。な
お、第１図と同一部分には同一符号を付して、その詳し
い説明は省略する。

この実施例が先に説明した実施例と異なる点は、半導体
層の側面を露出させる工程で、溝を設けることにある。

このような溝を設けた場合、溝で分離されたＳｔ層３０
にそれぞれＭＯＳ）ランジスタが形成されることになる
。即ち、ゲート電極５０を共通接続した２つのＭｏＳト
ランジスタが実現されることになる。

第４図は本発明の第３の実施例を説明するためのもので
、第４図（ａ）は上面図、第４図（ｂ）は同図（ａ）の
矢視Ｃ−Ｃ断面図である。なお、第１図と同一部分には
同一符号を付して、その詳しい説明は省略する。

この実施例は、溝で分離されたＳｔ層３１゜３２を互い
に異なるものとし、それぞれのＳＬ層３１．３２にｐチ
ャネル及びロチャネルのＭＯＳトランジスタを形成した
ものである。この場合、ゲート電極５０は共通電極とな
り、２つのトランジスタのソース・ドレイン領域６１．
６２及び・７１．７２の一方が共通接続され、Ｃ−ＭＯ
３構造となっている。なお、図中８１．８２．８３゜８
４はコンタクトホール、９０は配線電極を示している。

このような構成であれば、１次元ＭＯＳトランジスタに
よるＣ−ＭＯＳインバータを実現することができる。そ
して、各トランジスタは先の第１の実施例と同様の効果
を有することから、高速インバータや新たな新機能素子
への応用が期待できる。

なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記半導体層の厚さは５００人に同等限
定されるものではなく、キャリアの伝導が１次元的にな
る数百Å以下の厚さに設定すればよい。また、絶縁層の
厚さも仕様に応じて適宜変更可能である。その他、本発
明の要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。

［発明の効果コ 以上詳述したように本発明によれば、キャリアの１次元
伝導特性を利用したＭＯＳトランジスタにおいて、薄い
チャネル半導体層を挾む高濃度の不純物層の代わりに絶
縁層を用いたことにより、ソース・ドレイン間のリーク
電流の増大等を招くことなく使用ゲート電圧を十分に高
めることができる。従って、キャリアの１次元特性を利
用した高速成いは新機能を有する素子の実現に極めて有
効である。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係わる半導体装置の概
略構造を示す図、第２図は上記半導体装置の製造工程を
示す断面図、第３図は本発明の第２の実施例の概略構造
を示す断面図、第４図は本発明の第３の実施例の概略構
造を示す図、第５図は従来装置を説明するための断面図
である。 １０・・・Ｓｉ基板、２１・・・熱酸化Ｓ　ｉ　Ｏ２膜
（第１の絶縁膜）、２２・・・ＣＶ　Ｄ　−Ｓ　ｉ　Ｏ
２膜（第２の絶縁膜）　、３０，３１．３２・・・Ｓｉ
層（半導体層）　４０・・・ゲート酸化膜（ゲート絶縁
膜）５０・・・ゲート電極、６１，６２，７１．７２・
・・ソース・ドレイン領域、８１．〜，８４・・・コン
タクトホール、９０・・・配線電極。

Claims (5)

【特許請求の範囲】
1. （１）半導体基板上に形成された第１の絶縁層と、この
   第１の絶縁層上に形成された数百Å以下の厚さの半導体
   層と、この半導体層上に形成された第２の絶縁層と、前
   記各層の一部を前記第１の絶縁層の途中までエッチング
   して得られる段差部に露出した前記半導体層の側面にゲ
   ート絶縁膜を介して形成されたゲート電極と、前記半導
   体層の前記ゲート電極を形成したチャネル領域に隣接し
   て設けられたソース・ドレイン領域とを具備してなるこ
   とを特徴とする半導体装置。
2. （２）半導体基板上に形成された第１の絶縁層と、この
   第１の絶縁層上に形成された数百Å以下の厚さの半導体
   層と、この半導体層上に形成された第２の絶縁層と、前
   記各層の一部を前記第１の絶縁層の途中までエッチング
   して得られる溝部の両側面に露出した前記半導体層の各
   露出面にそれぞれゲート絶縁膜を介して形成された共通
   ゲート電極と、前記半導体層の前記ゲート電極を形成し
   た各チャネル領域にそれぞれ隣接して設けられたソース
   ・ドレイン領域とを具備してなることを特徴とする半導
   体装置。
3. （３）前記溝部により分離された各半導体層は互いに導
   電型を異にするものであり、ｐチャネル及びｎチャネル
   のＭＯＳトランジスタのゲートを共通接続したＣＭＯＳ
   構造を実現したことを特徴とする請求項２記載の半導体
   装置。
4. （４）半導体基板上に第１の絶縁層を形成する工程と、
   該第１の絶縁層上に多結晶若しくは非晶質の半導体薄膜
   を被着したのちエネルギービームを照射して該薄膜を溶
   融再結晶化する工程と、再結晶化された半導体層を厚さ
   が数百Å以下となるまでエッチバックする工程と、エッ
   チバックされた半導体層上に第２の絶縁層を形成する工
   程と、前記各層の一部を前記第１の絶縁層の途中までエ
   ッチングして前記半導体層の側面を露出させる工程と、
   該露出した前記半導体層の側面にゲート絶縁膜を介して
   ゲート電極を形成する工程と、前記半導体層の前記ゲー
   ト電極を形成したチャネル領域に隣接してソース・ドレ
   イン領域を形成する工程とを含むことを特徴とする半導
   体装置の製造方法。
5. （５）半導体基板上に第１の絶縁層を形成する工程と、
   該第１の絶縁層上に多結晶若しくは非晶質の半導体薄膜
   を被着したのちエネルギービームを照射して該薄膜を溶
   融再結晶化する工程と、再結晶化された半導体層を厚さ
   が数百Å以下となるまでエッチバックする工程と、エッ
   チバックされた半導体層上に第２の絶縁層を形成する工
   程と、前記各層の一部を前記第１の絶縁層の途中までエ
   ッチングして溝部を形成する工程と、該溝部の側面に露
   出した前記半導体層の各露出面にそれぞれゲート絶縁膜
   を介して共通ゲート電極を形成する工程と、前記半導体
   層の前記ゲート電極を形成した各チャネル領域にそれぞ
   れ隣接してソース・ドレイン領域を形成する工程とを含
   むことを特徴とする半導体装置の製造方法。