JPH0212837A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0212837A
JPH0212837A JP63160766A JP16076688A JPH0212837A JP H0212837 A JPH0212837 A JP H0212837A JP 63160766 A JP63160766 A JP 63160766A JP 16076688 A JP16076688 A JP 16076688A JP H0212837 A JPH0212837 A JP H0212837A
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semiconductor layer
semiconductor
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gate electrode
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JP63160766A
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Shinichi Takagi
信一 高木
Kazuya Matsuzawa
一也 松澤
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Toshiba Corp
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Toshiba Corp
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    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/775Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的コ (産業上の利用分野) 本発明は、薄い半導体層の側面にMO3型電界効果トラ
ンジスタを実現した半導体装置及びその製造方法に関す
る。
(従来の技術) 従来、MO8型電界効果トランジスタのチャネル幅が十
分狭くなると、チャネル内のキャリアは幅方向に対して
量子化され、キャリアは1次元的に伝導する。このよう
なキャリアの1次元伝導特性を用いた1次元MOSトラ
ンジスタは、移動度の増大による高速素子、或いは振動
的ドレイン電流−電圧特性を有することによる新機能素
子等への応用が期待されている。
1次元MOSトランジスタを実現するには、キャリアが
量子化される数100Å以下程度にチャネル幅を狭くす
ることが重要である。このような構造を実現するために
、薄いチャネル半導体層を含む半導体積層構造の断面部
分をMO3界面とする素子が既に提案されている(特開
昭H−218289号公報)。第5図はこの構造を有す
る1次元MOSトランジスタの代表的−例の素子断面図
であり、1はSi基板、2は不純物濃度の高い半導体層
(p” −3i層)、3は不純物濃度の低い半導体層(
p−Si層)、4は不純物濃度の高い半導体層(p” 
−S i層)、5はゲート絶縁膜、6はゲート電極を示
している。この例では、半導体層2゜4で挟まれた薄い
半導体層3が能動領域(チャネル半導体層)となり、該
半導体層3にソース・ドレイン領域を形成することによ
り、1次元MOSトランジスタを実現している。
しかしながら、この種の構造にあっては次のような問題
があった。即ち、狭いチャネル幅を得るのに、キャリア
を閉じ込めるための不純物濃度の高い半導体層2.4と
不純物濃度の低い半導体層3との閾値の差を利用してい
るため、キャリアを閉じ込めるポテンシャル・バリアが
低く、エネルギーの高いキャリアは容易にバリアを越え
て1次元性を失ってしまう。また、高不純物領域(半導
体層2,4)の閾値以上のゲート電圧を印加すると、キ
ャリアは2次元的になってしまう。このため、完全な1
次元動作を確保するには、動作ゲー゛ト電圧に制限が生
じていた。さらに、このゲート電圧の上限を引き上げる
ために高不純物領域の不純物濃度を極端に高くすると、
ドレイン接合での降伏電圧が下がりζまたドレインとソ
ースとの間のリーク電流が増大して、素子動作が阻害さ
れてしまう問題があった。
(発明が解決しようとする課題) このように従来、高速成いは新機能を有することが期待
されるキャリアの1次元伝導特性を用いたMOSトラン
ジスタを実現するためには、チャネル幅を制御性良く十
分狭くする必要があり、これには半導体薄膜を積層して
、その断面部分をチャネル領域とする構造が有効である
。しかしながら、不純物濃度の高い半導体層でチャネル
半導体層を挟む構造では、前述したようにキャリアを閉
じ込めるバリアが低いため、1次元性を失い易く、また
使用ゲート電圧に制限が存在している。
さらに、ゲート電圧の上限値を引き上げるため、不純物
濃度の高い領域の濃度をより増やすと、ドレインと高不
純物濃度領域との間の接合で、耐圧の低下やリーク電流
の増大を招く問題があった。
本発明は、上記事情を考慮してなされたもので、その目
的とするところは、キャリアの1次元伝導特性を利用し
たMOS)ランジスタを実現することができ、且つソー
ス・ドレイン間のリーク電流の増大等を招くことなく使
用ゲート電圧を十分に高めることのできる半導体装置を
提供することにある。
また、本発明の他の目的は、上記の特長ををする半導体
装置を簡易に製造するための半導体装置の製造方法を提
供することにある。
[発明の構成コ (課題を解決するための手段) 本発明の骨子は、薄いチャネル半導体層を挟む高濃度の
不純物半導体層の代わりに、絶縁層を用いることにある
即ち本発明は、キャリアの1次元伝導特性を有する半導
体において、半導体基板上に形成された第1の絶縁層と
、この第1の絶縁層上に形成された数百Å以下の厚さの
半導体層と、この半導°体層上に形成された第2の絶縁
層と、前記各層の一部を第1の絶縁層の途中までエツチ
ングして得られる段差部に露出した半導体層の側面にゲ
ート絶縁膜を介して形成されたゲート電極と、前記半導
体層のゲート電極を形成したチャネル領域に隣接して設
けられたソース・ドレイン領域とを具備してなるもので
ある。
また本発明は、上記構造の半導体装置の製造方法におい
て、半導体基板上に第1の絶縁層を形成したのち、この
第1の絶縁層上に多結晶若しくは非晶質の半導体薄膜を
形成し、次いで電子ビーム等のエネルギービームの照射
により該薄膜を溶融再結晶化し、次いで再結晶化された
半導体層を厚さ数百Å以下となるまでエッチバックし、
次いでこの半導体層上に第2の絶縁層を形成し、次いで
前記各層の一部を第1の絶縁層の途中までエツチングし
て半導体層の側面を露出させ、次いで露出した半導体層
の側面にゲート絶縁膜を介してゲート電極を形成し、さ
らに前記半導体層のゲート電極を形成したチャネル領域
に隣接してソース・ドレイン領域を形成するようにした
方法である。
(作 用) 本発明によれば、不純物濃度の高い半導体層ではなく、
絶縁層を用いてチャネル半導体層を閉じ込めることにな
る。従ってこの半導体装置においては、閾値以上のゲー
ト電圧を印加することで反転層が形成され、またチャネ
ルの幅は絶縁層で挟まれた半導体層の厚みで決定される
ので、この厚みを数百人或いはそれ以下にまで薄くする
ことで、ゲート電圧によらず常に1次元伝導状態を確保
することができる。この結果、高不純物濃度を有するp
n接合がなく、接合耐圧やリーク電流の問題がない。ま
た、半導体と絶縁層とのポテンシャル・バリアは非常に
高いため、キャリアがチャネル中でエネルギーを得た場
合でも、絶縁層中へ溢れ出す可能性は小さく、1次元性
が維持される。
さらに、チャネル半導体層上部の第2の絶縁層の膜厚を
十分厚くしておくことにより、この第2の絶縁層とチャ
ネル半導体層の界面でのチャネルの形成を防止すること
ができる。
一方、チャネル半導体層は、例えばビームアニール法を
利用したS OI (SiIcon On In5ul
ator)技術を用いて形成することができる。また、
既に結晶化SOI膜をエッチバック法により 500人
まで薄膜化して良好なMOS)ランジスタ特性が得られ
ることが報告されている(電子情報通信学会。
信学技報S D M 87−154)。このことから、
Sol技術と薄膜化技術とを組合わせることで、半導体
層の厚み方向で、キャリアを量子化させることは十分可
能である。
(実施例) 以下、本発明の詳細を図示の実施例によって説明する。
第1図は本発明の第1の実施例に係わる半導体装置を説
明するためのもので、第1図(a)は上面図、第1図(
b)は同図(a)の矢視A−A断面図、第1図(c)は
同図(a)のB−B方向矢視図である。
図中10はp型Si基板であり、この基板10上には熱
酸化SiO□膜(第1の絶縁層)21+p型St層(半
導体層)30及びCVD−5i02膜(第2の絶縁層)
22がそれぞれ形成され、各層21,22.30はSi
層30の側面が露出するまで一部エッチング除去されて
いる。ここで、St層30は例えば500人の厚さに形
成された単結晶層である。エツチングにより露出したS
L層30の側面にはゲート酸化膜(ゲート絶縁膜)40
を介してゲート電極50が形成されている。
さらに、St層30の側面の露出表面層には、ゲート電
極50下のチャネル領域に隣接してソース・ドレイン領
域61.62が形成されている。これにより、エツチン
グ側壁にnチャネルの1次元MOSトランジスタが構成
されている。
次に、上記構造の半導体装置の製造方法について、第2
図を参照して説明する。
まず、第2図(a)に示す如く、p型Si基板10上に
熱酸化により5i02膜21を形成し、その上に多結晶
St膜30′を1μmの厚さに堆積する。そして、電子
ビームを用いたビームアニール法により、多結晶Si膜
30′を溶融再結晶化する。なお、ビームアニールの際
の条件としては、電子ビームの加速電圧を12KeV 
、走査速度を100■/sec 、  ビーム電流を2
mAとした。また、多結晶St膜30′の厚さは、ビー
ムアニールにより容易に単結晶化できる厚さであればよ
く、適宜変更可能である。さらに、SiO2膜21の一
部に開口を開け、この開口部に露出したSt基板10を
シードとして用いることにより、ビームアニールによる
再結晶化をより有効に行うことができる。
次いで、第2図(b)に示す如く、単結晶化したSi層
30を厚さ数100Å以下、例えば500人となるまで
エッチバックする。エッチバックの方法としては、単結
晶化Si層表面を酸化したのちSt酸化膜をエツチング
する方法や、反応性イオンエツチングにより直接Siを
エツチングする方法を用いればよい。その後、第2図(
C)に示す如く、単結晶Si層30上にCVD法で厚さ
数1000λ〜数μmのSiO□膜22を堆積する。こ
のSiO2膜22は、ゲート電圧を印加した時にSi層
30とS i O2膜22との界面で、チャネルが形成
されないように十分厚くすることが必要である。
次いで、第2図(d)に示す如く、ウェハ内の一部の領
域を、Si層30の下のSiO2膜21に達するまで選
択エツチングする。続いて、第2図(e)に示す如く、
エツチングにより露出したSi層30の側面の熱酸化を
行い、ゲート酸化膜40を形成する。その後、第2図(
e)に示す如く、ゲート電極材料となる多結晶シリコン
膜50′を形成する。これ以降は、多結晶シリコン膜5
0′をバターニングしてゲート電極50を形成し、さら
にソース・ドレインのイオン注入を行うことにより、前
記第1図に示す構造が実現されることになる。
なお、ソース・ドレイン領域61.62の形成に際して
は、集束イオンビームを用いてSio2膜22膜上2ら
Si層30内にAs+やP”等をイオン注入することに
より、Si層30の側面近傍にn+拡散層を形成するこ
とができる。この代わりに、ソース・ドレインの形成予
定領域上のSiO2膜22に穴を開け、この穴を通して
Si層30に不純物をイオン注入するようにしてもよい
。また、エツチング側壁に露出したSi層30の側面に
横方向からのイオン注入を行うようにしてもよい。
かくして製造された半導体装置は、チャネルの幅が50
0人と極めて狭いものであり、キャリアが1次元伝導特
性を示す1次元MOSトランジスタとして動作する。ま
た、高濃度不純物半導体層ではなく5i02膜21.2
2でチャネル半導体層となるSi層30を挟んでいるこ
とから、ゲート酸化膜40の耐圧までゲート電圧を上げ
てもキャリアの1次元伝導状態を確保することができる
即ち、ソース・ドレイン間のリーク電流の増大等を招く
ことなく、使用ゲート電圧を十分に高めることができる
。従って、動作電圧に制限を設けずにキャリアの1次元
伝導特性を有するMOSトランジスタを実現することが
でき、高速素子や将来の新機能素子に適用して絶大なる
効果が得られる。
第3図は本発明の第2の実施例を示す断面図である。な
お、第1図と同一部分には同一符号を付して、その詳し
い説明は省略する。
この実施例が先に説明した実施例と異なる点は、半導体
層の側面を露出させる工程で、溝を設けることにある。
このような溝を設けた場合、溝で分離されたSt層30
にそれぞれMOS)ランジスタが形成されることになる
。即ち、ゲート電極50を共通接続した2つのMoSト
ランジスタが実現されることになる。
第4図は本発明の第3の実施例を説明するためのもので
、第4図(a)は上面図、第4図(b)は同図(a)の
矢視C−C断面図である。なお、第1図と同一部分には
同一符号を付して、その詳しい説明は省略する。
この実施例は、溝で分離されたSt層31゜32を互い
に異なるものとし、それぞれのSL層31.32にpチ
ャネル及びロチャネルのMOSトランジスタを形成した
ものである。この場合、ゲート電極50は共通電極とな
り、2つのトランジスタのソース・ドレイン領域61.
62及び・71.72の一方が共通接続され、C−MO
3構造となっている。なお、図中81.82.83゜8
4はコンタクトホール、90は配線電極を示している。
このような構成であれば、1次元MOSトランジスタに
よるC−MOSインバータを実現することができる。そ
して、各トランジスタは先の第1の実施例と同様の効果
を有することから、高速インバータや新たな新機能素子
への応用が期待できる。
なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記半導体層の厚さは500人に同等限
定されるものではなく、キャリアの伝導が1次元的にな
る数百Å以下の厚さに設定すればよい。また、絶縁層の
厚さも仕様に応じて適宜変更可能である。その他、本発
明の要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。
[発明の効果コ 以上詳述したように本発明によれば、キャリアの1次元
伝導特性を利用したMOSトランジスタにおいて、薄い
チャネル半導体層を挾む高濃度の不純物層の代わりに絶
縁層を用いたことにより、ソース・ドレイン間のリーク
電流の増大等を招くことなく使用ゲート電圧を十分に高
めることができる。従って、キャリアの1次元特性を利
用した高速成いは新機能を有する素子の実現に極めて有
効である。
【図面の簡単な説明】
第1図は本発明の第1の実施例に係わる半導体装置の概
略構造を示す図、第2図は上記半導体装置の製造工程を
示す断面図、第3図は本発明の第2の実施例の概略構造
を示す断面図、第4図は本発明の第3の実施例の概略構
造を示す図、第5図は従来装置を説明するための断面図
である。 10・・・Si基板、21・・・熱酸化S i O2膜
(第1の絶縁膜)、22・・・CV D −S i O
2膜(第2の絶縁膜) 、30,31.32・・・Si
層(半導体層) 40・・・ゲート酸化膜(ゲート絶縁
膜)50・・・ゲート電極、61,62,71.72・
・・ソース・ドレイン領域、81.〜,84・・・コン
タクトホール、90・・・配線電極。

Claims (5)

    【特許請求の範囲】
  1. (1)半導体基板上に形成された第1の絶縁層と、この
    第1の絶縁層上に形成された数百Å以下の厚さの半導体
    層と、この半導体層上に形成された第2の絶縁層と、前
    記各層の一部を前記第1の絶縁層の途中までエッチング
    して得られる段差部に露出した前記半導体層の側面にゲ
    ート絶縁膜を介して形成されたゲート電極と、前記半導
    体層の前記ゲート電極を形成したチャネル領域に隣接し
    て設けられたソース・ドレイン領域とを具備してなるこ
    とを特徴とする半導体装置。
  2. (2)半導体基板上に形成された第1の絶縁層と、この
    第1の絶縁層上に形成された数百Å以下の厚さの半導体
    層と、この半導体層上に形成された第2の絶縁層と、前
    記各層の一部を前記第1の絶縁層の途中までエッチング
    して得られる溝部の両側面に露出した前記半導体層の各
    露出面にそれぞれゲート絶縁膜を介して形成された共通
    ゲート電極と、前記半導体層の前記ゲート電極を形成し
    た各チャネル領域にそれぞれ隣接して設けられたソース
    ・ドレイン領域とを具備してなることを特徴とする半導
    体装置。
  3. (3)前記溝部により分離された各半導体層は互いに導
    電型を異にするものであり、pチャネル及びnチャネル
    のMOSトランジスタのゲートを共通接続したCMOS
    構造を実現したことを特徴とする請求項2記載の半導体
    装置。
  4. (4)半導体基板上に第1の絶縁層を形成する工程と、
    該第1の絶縁層上に多結晶若しくは非晶質の半導体薄膜
    を被着したのちエネルギービームを照射して該薄膜を溶
    融再結晶化する工程と、再結晶化された半導体層を厚さ
    が数百Å以下となるまでエッチバックする工程と、エッ
    チバックされた半導体層上に第2の絶縁層を形成する工
    程と、前記各層の一部を前記第1の絶縁層の途中までエ
    ッチングして前記半導体層の側面を露出させる工程と、
    該露出した前記半導体層の側面にゲート絶縁膜を介して
    ゲート電極を形成する工程と、前記半導体層の前記ゲー
    ト電極を形成したチャネル領域に隣接してソース・ドレ
    イン領域を形成する工程とを含むことを特徴とする半導
    体装置の製造方法。
  5. (5)半導体基板上に第1の絶縁層を形成する工程と、
    該第1の絶縁層上に多結晶若しくは非晶質の半導体薄膜
    を被着したのちエネルギービームを照射して該薄膜を溶
    融再結晶化する工程と、再結晶化された半導体層を厚さ
    が数百Å以下となるまでエッチバックする工程と、エッ
    チバックされた半導体層上に第2の絶縁層を形成する工
    程と、前記各層の一部を前記第1の絶縁層の途中までエ
    ッチングして溝部を形成する工程と、該溝部の側面に露
    出した前記半導体層の各露出面にそれぞれゲート絶縁膜
    を介して共通ゲート電極を形成する工程と、前記半導体
    層の前記ゲート電極を形成した各チャネル領域にそれぞ
    れ隣接してソース・ドレイン領域を形成する工程とを含
    むことを特徴とする半導体装置の製造方法。
JP63160766A 1988-06-30 1988-06-30 半導体装置及びその製造方法 Pending JPH0212837A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003097354A1 (fr) 2002-05-17 2003-11-27 Toyo Boseki Kabushiki Kaisha Film a base de polystyrene syndiotactique oriente

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WO2003097354A1 (fr) 2002-05-17 2003-11-27 Toyo Boseki Kabushiki Kaisha Film a base de polystyrene syndiotactique oriente

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