KR20050025096A - 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

전계 효과 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

소스·드레인의 기생 저항의 저감 및 단채널 효과의 억제와 함께 누설 전류의 저감을 꾀한다. 채널 영역을 구성하는 제1 반도체 영역(12)과, 제1 반도체 영역(12) 상에 게이트 절연막(15)을 개재하여 형성된 게이트 전극(16)과, 제1 반도체 영역(12)을 채널 길이 방향에서 협지하여 형성된 소스·드레인 전극(14)과, 제1 반도체 영역(12)과 소스·드레인 전극(14)과의 사이에 각각 삽입 형성되고, 제1 반도체 영역(12)보다도 불순물 농도가 높은 제2 반도체 영역(13)을 구비하여 이루어지는 전계 효과 트랜지스터로서, 제2 반도체 영역(13)이 전압 무인가의 상태에서도 공핍화하도록, 채널 길이 방향의 두께를 10㎚ 이하로 하고, 또한 불순물 농도로 결정되는 공핍층 폭보다도 얇게 형성하였다.

Description

전계 효과 트랜지스터 및 그 제조 방법{FIELD EFFECT TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치에 관한 것으로, 특히 소스·드레인의 개량을 꾀한 MIS형 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 집적 회로의 고기능화에는, 그 구성 요소인 전계 효과 트랜지스터의 고성능화가 필수이다. 소자의 고성능화에 대한 지도 원리는 스케일링이고, 지금까지 미세화에 의해 소자 성능의 향상을 진행시켜 왔다. 그런데, 금후에는 미세화의 한계가 지적되고 있으며, 특히 얕은 접합 형성은 심각하여, 국제 반도체 로드맵에 의하면 65㎚ 세대의 10∼20㎚ 접합(드레인·익스텐션부)의 해답은 보이지 않는 상황이다.
최근, 종래의 pn 접합 대신에, 소스·드레인을 쇼트키 접합으로 한 MOSFET가 제안되고 있다(예를 들면 비특허 문헌1 참조). 이 문헌1에서는, 금속으로 소스·드레인부를 형성하므로, 불순물의 확산은 이용하지 않고, 매우 얕은 접합이 가능하게 된다. 또, 금속 자체의 저항은 매우 낮으므로 기생 저항의 저감을 달성할 수 있고, 이온 주입 프로세스를 생략할 수 있어 프로세스가 간편해지는 등 다양한 이점이 있으므로, 차세대의 전계 효과 트랜지스터로서 기대되고 있다.
그러나, 이 종류의 쇼트키 접합의 전계 효과 트랜지스터에서는, 소스·드레인의 기생 저항의 저감 및 단채널 효과의 억제에는 효과가 있지만, 쇼트키 접합을 이용하기 때문에, 누설 전류가 크다는 문제가 있었다.
<비특허 문헌1>
J.R.Tucker et al, Appl. Phys. Lett., vol.65, no.5, August 1994, pp.618-620.
이와 같이 종래, 소스·드레인의 기생 저항의 저감 및 단채널 효과의 억제를 위해서는 소스·드레인을 쇼트키 접합으로 한 전계 효과 트랜지스터가 유효하지만, 이 종류의 쇼트키 트랜지스터에서는 누설 전류가 커지는 문제가 있었다.
더 구체적으로 설명하면, 이 종류의 쇼트키 트랜지스터에서는, 소스·드레인부의 쇼트키 접합이 그 특성을 결정하고 있으며, 양호한 특성을 실현하기 위해서는, 소스·드레인에 이용하는 금속의 쇼트키 장벽 높이를 캐리어에 대하여 충분히 작게 할 필요가 있다. 그러나, 쇼트키 장벽 높이는, 본래, 금속의 종류에 따라 거의 결정되어 있어서, 임의로 컨트롤하는 것은 곤란하였다.
이러한 문제를 피하기 위해, 쇼트키 트랜지스터에 불순물층 소스·드레인을 접착한 구조도 제안되고 있다. 그러나, 이것은 실제로는 단순한 pn 접합을 소스·드레인으로 한 트랜지스터로서, 단채널 효과 억제 등의 쇼트키 트랜지스터의 특징이 없어진다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 그 목적으로 하는 것은, 소스·드레인의 기생 저항의 저감 및 단채널 효과의 억제와 함께 누설 전류의 저감을 꾀할 수 있는 전계 효과 트랜지스터 및 그 제조 방법을 제공하는데 있다.
상기 과제를 해결하기 위해 본 발명은, 다음과 같은 구성을 채용하고 있다.
즉, 본 발명의 일양태는, MIS형 전계 효과 트랜지스터에서, 채널 영역을 구성하는 제1 반도체 영역과, 제1 반도체 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 게이트 전극에 대응하여 제1 반도체 영역의 양측에 형성된 소스·드레인 전극과, 제1 반도체 영역과 상기 소스·드레인 전극과의 사이에 각각 형성되고, 제1 반도체 영역보다도 불순물 농도가 높은 제2 반도체 영역을 구비하여 이루어지며, 상기 제2 반도체 영역의 상기 채널 영역에 접하는 부분은, 전압 무인가의 상태에서 채널 길이 방향의 전체에 걸쳐 공핍화되어 이루어지는 것을 특징으로 한다.
또한, 본 발명의 다른 일양태는, MIS형 전계 효과 트랜지스터에서, 채널 영역을 구성하는 제1 반도체 영역과, 제1 반도체 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 제1 반도체 영역을 채널 길이 방향에서 협지하여 형성된 소스·드레인 전극과, 제1 반도체 영역과 상기 소스·드레인 전극과의 사이에 각각 삽입 형성되고, 제1 반도체 영역보다도 불순물 농도가 높은 제2 반도체 영역을 구비하여 이루어지며, 제2 반도체 영역의 불순물 농도는 4×1019㎝-3 이상이고, 제2 반도체 영역의 채널 길이 방향의 두께는 5㎚ 이하로 형성되고, 또한 불순물 농도로 결정되는 공핍층 폭보다도 얇게 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 다른 일양태는, 전계 효과 트랜지스터의 제조 방법에서, 제1 반도체 영역 위의 일부에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 게이트 전극을 마스크로 제1 반도체 영역에 불순물을 이온 주입하는 공정과, 이온 주입한 불순물을 활성화하기 위해 열 처리를 실시하는 공정과, 제1 반도체 영역의 상기 이온 주입한 부분에 대응하는 영역을, 이온 주입한 깊이보다도 깊은 영역까지 실리사이드화하여 소스·드레인 전극을 형성함과 함께, 해당 실리사이드로부터의 편석에 의해 제1 반도체 영역과 소스·드레인 전극과의 계면에, 전압 무인가의 상태에서 전체가 공핍화하는 두께로 제2 도전형의 제2 반도체 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 일양태는, CMOS 구조의 전계 효과 트랜지스터에서, nMOS부는, 채널 영역을 구성하는 제1 반도체 영역과, 제1 반도체 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 제1 반도체 영역을 채널 길이 방향에서 협지하여 형성된 소스·드레인 전극과, 제1 반도체 영역과 소스·드레인 전극과의 사이에 각각 형성되고, 제1 반도체 영역보다도 불순물 농도가 높은 제2 반도체 영역을 구비하여 이루어지며, pMOS부는, 채널 영역을 구성하는 제3 반도체 영역과, 제3 반도체 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 제3 반도체 영역을 채널 길이 방향에서 협지하여 형성된 소스·드레인 전극을 구비하여 이루어지며, nMOS부 및 pMOS부의 소스·드레인 전극을 동일한 재료로 형성한 것을 특징으로 한다.
또한, 본 발명의 다른 일양태는, MIS형 전계 효과 트랜지스터에서, 채널 영역을 구성하는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 대응하여 상기 제1 반도체 영역의 양측에 형성된 소스·드레인 전극을 구비하여 이루어지며, 상기 소스·드레인 전극은, 상기 채널 영역의 불순물 농도보다도 높은 불순물 농도를 갖고, 또한 상기 채널 영역과의 계면 또는 계면 근방에 상기 불순물 농도의 피크를 갖는 것을 특징으로 한다.
이하, 본 발명의 상세 내용을 기재한 실시예에 따라 설명한다.
(제1 실시예)
도 1은, 본 발명의 제1 실시예에 따른 MIS형 전계 효과 트랜지스터의 소자 구조를 도시하는 단면도이다.
실리콘 기판(10) 위에 실리콘 산화막 등으로 이루어지는 매립 절연막(11)이 형성되고, 이 매립 절연막(11) 위에 제1 및 제2 반도체 영역(12, 13)(13a, 13b)과 금속 소스·드레인 전극(14)(14a, 14b)이 형성되어 있다. 그리고, 반도체 영역(12 및 13) 위에 게이트 절연막(15)을 개재하여 게이트 전극(16)이 형성되어 있다.
제1 반도체 영역(12)은, 예를 들면 B(붕소)를 도핑한 p형 층으로서, 채널 영역을 형성하는 것이다. 제2 반도체 영역(13)은, 예를 들면 As를 고농도로 도핑한 n+형 층으로서, 제1 반도체 영역(12)을 채널 길이 방향으로부터 삽입하여 매우 얇게 형성되어 있다. 소스·드레인 전극(14)은, 금속 또는 실리사이드로 이루어지며, 제1 및 제2 반도체 영역(12, 13)을 채널 길이 방향에서 협지하여 형성되고, 반도체 영역(13)과 쇼트키 접합을 형성하고 있다.
본 실시예에서는, 소스·드레인 영역으로 되는 제2 반도체 영역(13)의 불순물 농도를 매우 높고, 또한 두께를 얇게 함으로써, 반도체 영역(13)을 거의 완전하게 공핍화하는 것을 특징으로 한다. 즉, 제2 반도체 영역(13)은, 전압 무인가의 상태에서 채널 길이 방향의 전체가 공핍화되는 두께로 형성되어 있다. 더 엄밀하게 말하면, 제2 반도체 영역(13)은, 소스 전극과의 평형 상태에서 채널 길이 방향의 전체가 공핍화되는 두께 이하로 형성되어 있다. 또, 제2 반도체 영역(13)은, 불순물 농도가 상이한 복수의 불순물층을 구비해도 된다. 또한, 제2 반도체 영역(13)과 제1 반도체 영역(12)과의 사이에 불순물 농도가 낮은 익스텐션 영역을 구비해도 된다.
이와 같은 조건을 충족하기 위한 제2 반도체 영역(13)의 농도 및 두께를 충족시키는 조건은, 다음과 같다. 즉, 제2 반도체 영역(13)을 거의 완전하게 공핍화시키기 위해서는, 그 두께를, 제1 및 제2 반도체 영역(12, 13)의 접합면 및 제2 반도체 영역(13)과 소스 전극(14)과의 접합면 근방에 각각 형성되는, 공핍층의 두께와 동등 이하로 하면 된다. 공핍층의 두께(W)는, 제2 반도체 영역(13)의 피크 농도(N)를 이용하여 다음과 같이 하여 산출할 수 있다.
우선, 제2 반도체 영역(13)과 소스 전극(14)의 접합면 근방에 형성되는 공핍층의 두께 W1은, 근사적으로
로 되는 것이 알려져 있다. 단, εs는 반도체의 유전율, φb는 반도체 계면의 쇼트키 장벽 높이, q는 소전하이다. 여기서, φb는 0∼Eg까지의 값을 취하는 것이 알려져 있기 때문에, 평균적으로 φb=Eg/2를 대입하면
로 된다.
한편, 제1 및 제2 반도체 영역(12, 13)의 접합면 근방에 형성되는 공핍층의 두께 W2는, 근사적으로
로 되는 것이 알려져 있다. 단, ts는 반도체의 유전율, N12는 반도체 영역(12)의 불순물 농도, N13은 반도체 영역(13)의 불순물 농도, Vb1은 반도체 영역(12, 13)의 계면에서의 빌트인 포텐셜, q는 소전하이다. 여기서, Vbi는 반도체 영역(12, 13)의 불순물 농도가 많은 경우에는 Eg 정도로 되는 것이 알려져 있고, 또한, N12 및 N13 을 N으로 대표시키면,
로 된다. 여기서, 지금 구한 W2는 반도체 영역(12, 13)의 쌍방에 존재하는 공핍층의 합계이므로, 반도체 영역(12) 내에서만 존재하는 공핍층 두께 W3은 그 평균으로서,
로 된다. 이상으로부터, W=W1+W3이므로,
로 된다. 또, 불순물 농도 N은 활성화하고 있는 불순물 농도이다. 따라서, 제2 반도체 영역(13)의 두께를 취할 수 있는 범위는, 다음 수학식으로 표현된다.
또한, 상기 수학식은 소스 전극(14)으로부터, 게이트 전극(16) 단부 바로 아래까지의 거리 L을 이용하여 다른 형태로 표현할 수 있다. 즉, LSI의 기본 소자로서 이용하는 트랜지스터의 경우, 채널 영역에서는 게이트 전극으로부터의 전계가 매우 강하다고 생각되어진다. 따라서, 게이트보다 아래에 들어간 반도체 영역(13)은, 게이트 근방에서는 게이트 전계에 의해 공핍화되어 있다고 간주해도 된다. 따라서 이 경우, 소스 전극(14)으로부터 게이트 전극(16) 단부 바로 아래까지의 거리가 상기 수학식의 W 이하이면 본 발명이 조건을 충족시킨다고 할 수 있다. 즉,
이면 된다. 이 관계를 도 2에 도시한다.
또한, 실용적으로는 제2 반도체 영역(13)은, 두께가 10㎚ 이하이거나, 농도가 3×1019㎝-3 이상인 것이 바람직하다. 이 이유는, 본 발명이 소스 전극의 쇼트키 장벽을 변조하기 위한 것에 기인하고 있다. 이하, 도면을 이용하여 설명한다. 본 발명에서 쇼트키 장벽을 변조하는 메카니즘은 도 3에 도시한 바와 같다. 즉, 계면 근방에의 불순물의 도핑에 의해, 경상 전하(image charge)에 의한 쇼트키 장벽의 저감 효과를 증강하고 있다. 이 저감 효과는 불순물 농도에 현저히 의존하고 있으며, 충분한 장벽 저하라고 생각되어지는 열 여기 에너지(트랜지스터 동작 상태의 Si이면 약 0.08eV 정도)의 배 정도의 저하를 실현하기 위해서는, 3×1019㎝-3 정도 이상의 불순물 농도가 필요하다. Si를 기판으로서 이용하여, 사용 온도에 300K를 상정한 경우의 상기 수학식의 관계를 도 4에 도시한다. 도 4에서 사선으로 나타낸 영역이, 본 실시예의 트랜지스터에서의 제2 반도체 영역(13)의 불순물 농도 및 두께를 충족시키는 관계를 나타내고 있다. 즉, 제2 반도체 영역(13)은, 두께가 10㎚ 이하이거나, 농도가 3×1019㎝-3 이상인 것이 바람직한 것으로 된다.
상기 조건으로부터 본 실시예에서는, 제2 반도체 영역(13)의 두께를 4㎚로 설정하고, 불순물 농도를 1×1020㎝-3로 설정하는 것에 의해, 반도체 영역(13)의 완전 공핍화을 행하고 있다. 즉 이 조건은, 도 4에 도시된, 본 발명의 효과가 향수되는 범위 중에서는 비교적 경계에 가까운 조건이지만, 예상대로의 우수한 특성을 나타내는 것을 확인할 수 있다. 이것은, 상술한 수학식의 정확함을 뒷받침하고 있다.
또, 제2 반도체 영역(13)의 완전 공핍화는, 예를 들면 접합 용량의 측정이나 EDX에 의한 농도 측정 등으로부터 확인하는 것이 가능하다.
여기서는 구체적으로 SIMS 측정에 의해 본 발명의 효과를 향수할 수 있는 구조로 되어 있는지의 여부를 판단하기 위한 수순을 기술한다. 도 5는 본 발명에 따른 제1 실시예의 소스·드레인 전극부의 As 및 Co의 SIMS 프로파일이다. 실리사이드화 전의 Co 스퍼터 막 두께는 12㎚이다. SIMS 프로파일에서는, 계면의 미크로한 요철이 프로파일을 브로드하게 보이게 하기 때문에, 피크 농도는 알 수 있어도 불순물층의 정확한 두께를 구하는 것은 어렵다. 이러한 경우, 다음과 같은 연구를 통해 그것을 어림할 수 있다. 우선, 이 요철이 CoSi2 전극의 요철과 대응하는 것을 고려하여, 계면 근방의 As 및 Co의 농도의 감소율을 맞춘다. 구체적으로 설명하면 편대수(similogarithm) 플롯으로 양 프로파일의 선이 평행하게 되도록 한다. 이 때, 쌍방의 선의 오프셋이 접합의 두께로 된다. 또, 제조 프로세스에 의해서는, 메탈 소스 계면보다도, 전극 표면측이 농도가 더 높아지는 경우도 있지만, 본 발명에서는, 메탈 계면 근방의 불순물 농도가 중요하므로, 계면 근방에서의 피크 농도를 문제로 한다.
As 및 B를 불순물로서 이용하고, Co 실리사이드를 메탈 전극으로 한 경우의, 메탈스퍼터량과 불순물 농도 및 불순물층 두께의 관계는, 예를 들면 도 6과 같다.
상술한 방법을 이용해도, 후에 도 10에 도시한 바와 같은, 저면과 수평 방향에서 불순물의 프로파일이 상이한 실시예의 경우이면, 본래는 수평 방향의 프로파일을 SIMS 측정으로 구하는 것은 곤란하다. 그러나, 본 발명에서는, 메탈 계면 근방의 불순물 농도에서의 피크의 농도를 문제로 하고 있기 때문에, SIMIS에 의해 측정할 수 있는 저면의 피크 농도를 이용해도 문제없다.
또한, 수학식 8을 이용하면, SIMS에 의해 구한 저면의 피크 불순물 농도와 단면 TEM 등에 의해 구한, 소스 전극으로부터 게이트 전극 단부 바로 아래까지의 거리를 이용함으로써, 용이하게 본 발명의 효과를 향수할 수 있는 구조인지의 여부를 판단할 수 있다.
단, SIMS 측정에 의해 농도를 측정하는 경우에는, SIMS에 의해 구해지는 불순물 농도가 반드시 활성화한 불순물 농도를 나타내지는 않는 것에 주의해야한다. 즉, 본 발명에서 문제로 하고 있듯이 불순물 농도가 비교적 높은 경우에는, SIMIS에서 구해진 불순물 농도에 활성화하는 불순물의 비율을 곱해야한다.
상술한 바와 같이, 얇은 영역에 높은 고농도의 불순물을 도입하려면, 농도나 깊이의 제어가 매우 곤란하게 된다. 그러나, 예를 들면 여기서 설명하는 편석 접합 형성법을 이용하면 이것을 매우 용이하게 실현할 수 있다.
도 7은, 편석 접합 형성법의 원리를 설명하기 위한 것이다. 불순물이 함유된 반도체 기판을 실리사이드화할 때, 이온 주입한 깊이보다도 깊은 영역을 실리사이드화하면, 편석 현상을 이용하여 높은 고농도의 불순물을, 얇은 영역 내에 도입할 수 있다. 즉, 도 7의 (a)에 도시한 바와 같이, 표면 근방에 얕게 불순물을 이온 주입한 후에, 주입 깊이(불순물 농도가 피크를 갖는 깊이)보다도 깊은 위치까지 실리사이드화를 행하면, 도 7의 (b)에 도시한 바와 같이, 실리사이드의 단부로부터 매우 좁은 범위로 고농도의 불순물 영역을 형성할 수 있다. 이것은, 실리사이드화를 행하는 온도에서는, 불순물의 확산은 발생하지 않고, 실리사이드화에 수반하는 편석 현상에 의해, 접합의 깊이와 불순물의 농도를 제어할 수 있기 때문이다. 그리고, 최초의 이온 주입으로 불순물 농도나 깊이의 변동이 있어도, 그 영향을 최소한으로 머물게 하는 것이 가능하게 된다.
이와 같이, 본 실시예에 따른 MIS형 전계 효과 트랜지스터의 구조는, 제2 반도체 영역(13)으로 이루어지는 소스·드레인 영역의 두께가 매우 얇고 고농도인데다가, 그 영역이 완전하게 공핍화된 트랜지스터라고 간주할 수 있다. 이것은, 고속의 캐리어의 주입이 가능한 것, 단채널 효과에 대한 내성이 높은 것 등의, 쇼트키 접합의 이점과, 누설 전류가 낮다고 하는 pn 접합 이점의 쌍방을 더불어 가지고 있는 것을 의미한다. 따라서, 본 실시예에 따른 트랜지스터의 Vg-Id 특성은, 도 8에 도시한 바와 같이, 쇼트키 트랜지스터와 비교하면 누설 전류가 매우 적어, 종래 소자와 비교하면 단채널 효과에 강하게 된다.
또, 본 실시 양태에서의 특히 바람직한 구조로서는, 다음의 것을 예로 들 수 있다.
(1) 제1 반도체 영역(12)은 p형 층이고, 제2 반도체 영역(13)은 n+형 층인 것.
(2) 불순물 농도로 결정되는 공핍층 폭 W는, 제2 반도체 영역(13)의 불순물 농도를 N, 유전율을 εs, 대역 갭을 Eg, 소전하를 q로 했을 때,
W=(εs·Eg/q·N)1/2
로 정의되는 것.
(3) 제2 반도체 영역(13)의 불순물 농도 N은 1019㎝-3 이상인 것.
(4) 제1, 제2 반도체 영역(12, 13) 및 소스·드레인 전극(14)은, 절연층(11) 위에 형성되어 있는 것.
(5) 제1 및 제2 반도체 영역(12, 13)은 Si이고, 소스·드레인 전극(14)은 금속 또는 금속 실리사이드인 것.
(6) 소스 전극(14)으로부터, 게이트 전극(16)의 단부의 바로 아래까지의 거리는, 공핍층 폭 이하인 것.
(제2 실시예)
도 9 및 도 10은, 본 발명의 제2 실시예에 따른 MIS형 전계 효과 트랜지스터의 제조 공정을 도시하는 단면도이다. 본 실시예는, SOI가 아니라 Si 기판 위에 형성한 예이다.
우선, 도 9의 (a)에 도시한 바와 같이, 면방위 (100), 비저항 2∼6Ω㎝의 실리콘 기판(20)(이하, 단순히 기판이라고 표기함)을 준비하고, 공지한 방법에 의해 소자 분리 영역을 형성하고(도시 생략), 또한 이온 주입법 등에 의해 채널로 되는 p형 불순물 영역(제1 반도체 영역 : 22)을 형성한다.
계속해서, 도 9의 (b)에 도시한 바와 같이, 후술하는 산화막 생성법(이하, 산화막 생성법이라고 표기)에 의해, 제1 반도체 영역(22)의 표면에 막 두께 1∼10㎚의 실리콘 산화막을 형성한다. 이것이 게이트 절연막(25)으로 된다. 여기서 또한, 후술하는 산화막 질화법(이하, 산화막 질화법이라고 표기함)에 의해 실리콘 산화막을 실리콘산질화막으로 변질시키면, 나중에 제작하는 게이트 전극으로부터의 불순물의 관통을 방지할 수 있다.
계속해서, 도 9의 (c)에 도시한 바와 같이, 폴리실리콘막을 감압 화학적 기상 퇴적(LP-CVD)법 등에 의해 퇴적하고, 공지된 리소그래피 및 패터닝 기술을 이용하여 게이트 전극(26) 및 게이트 측벽 절연막(27)을 제작한다.
계속해서, 도 10의 (a)에 도시한 바와 같이, 예를 들면 가속 전압 30keV, 도우즈량 2×1015㎝-2에서, 예를 들면 As의 이온 주입을 행하여, 제1 반도체 영역(22) 내에 고농도 불순물층(29)을 제작한다.
계속해서, 도 10의 (b)에 도시한 바와 같이, 게이트 측벽 절연막(27)을 공지의 RIE법 등에 의해 에칭하여 얇게 한 후, 예를 들면 가속 전압 40keV, 도우즈량 5×1014㎝-2의 조건에서, 예를 들면 In의 이온 주입을 행하여, 채널 영역과 고농도 불순물층(29)과의 사이에 HALO 영역(28)을 제작한다. 또한, 예를 들면 가속 전압 1keV, 도우즈량 1×1015㎝-2의 조건에서, 예를 들면 As의 이온 주입을 행하여, 채널 영역과 고농도 불순물층(29)과의 사이에서 HALO 영역(28) 위에 고농도 불순물 영역(23)(제2 반도체 영역)을 제작한다. 그 후, RTA 혹은 FLA법 등의 공지된 기술에 의해 불순물의 활성화를 행한다. 이 때, 전술한 편석 접합 형성법을 이용하는 경우에는, 여기서 형성된 고농도 불순물 영역(23)의 두께가 다음의 실리사이드화에 의해 형성시키는 메탈 전극 두께보다도 얇게 되도록 한다.
계속해서, 도 10의 (c)에 도시한 바와 같이, 예를 들면 니켈(Ni) 등의 금속을 스퍼터법 등에 의해 10㎚ 정도의 두께로 성막하고, 예를 들면 300∼500℃에서 30∼200초 정도 어닐링하고, 실리사이드화 후, 미반응의 Ni를 제거함으로써 메탈 전극(24)을 형성한다. 이 메탈 전극(24)의 형성에 수반하여, 제2 반도체 영역(23)은 제1 반도체 영역(22)측으로 밀려, 이에 의해 메탈 전극(24)과 채널 영역과의 사이에 매우 얇은 고농도의 제2 반도체 영역(23)이 형성된다.
또, 본 실시예에서는, 게이트 전극(26) 위에도 실리사이드(24')가 형성되어 있지만, 이것은 게이트 전극(26) 위에도 Ni를 성막했기 때문이다. Ni를 성막할 때에 게이트 전극(26) 위를 마스크해 두면, 제1 실시예와 마찬가지로 소스·드레인에만 실리사이드를 형성하는 것이 가능하다. 또한, Ni나 Co를 스퍼터한 후에 실리사이드화한 경우, 금속 단체의 막 두께에 비하여 Ni 실리사이드의 경우에는 3배 정도, Co 실리사이드의 경우에는 2배 정도로 된다.
이렇게 하여 제조된 전계 효과 트랜지스터에서는, 제1 실시예와 마찬가지로, 제2 반도체 영역(23)으로 이루어지는 소스·드레인 영역의 두께가 매우 얇고 고농도인데다가, 그 영역이 완전하게 공핍화된 트랜지스터라고 볼 수 있다. 따라서, 제1 실시예와 마찬가지로, 소스·드레인의 기생 저항의 저감 및 단채널 효과의 억제와 함께 누설 전류의 저감을 꾀할 수 있다.
여기서, 산화막 생성법, 질화막·산질화막 생성법, 및 산화막 질화법에 대하여 상술해 둔다.
[산화막 생성법의 예]
산화막 생성법으로는, 예를 들면 산소 가스를 포함하는 분위기 속에서, 예를 들면 900℃ 정도로 가열하는, 직접 산화법을 이용할 수 있다. 또는, 산소 래디컬 분위기 속에서, 예를 들면 실온∼800℃ 정도로 가열하는 래디컬 산화법을 이용할 수 있다. 또는, 할로겐 첨가 수소화 규소 SiHxDyClzF4-x-y-z(단, x, y, z는 4-x-y-z가 마이너스로 되지 않는 0∼4의 임의의 양의 정수) 혹은 할로겐 첨가 수소화 규소 Si2HxDyClzF6-x-y-z(단, x, y, z는 6-x-y가 마이너스로 되지 않는 0∼6의 임의의 양의 정수)와, 산소(O2) 가스, 오존(O3) 가스, 산화질소(NO) 가스, 아산화질소(N2 O) 가스 혹은 산소 래디컬을 반응시켜 생성하는 CVD법 등을 이용할 수 있다.
[산화막 질화법의 예]
산화막 질화법의 예로는, NHxDyF1-x-y 분위기 속에서, 예를 들면 900℃ 정도로 가열하는 직접 질화법을 이용할 수 있다. 또는, 질소 래디컬 분위기 속에서, 예를 들면 실온∼800℃ 정도로 가열하는 래디컬 질화법을 이용할 수도 있다. 또는, 암모니아(NH3), NO, N2O 등으로 질화하는 질화법을 이용할 수도 있다. 또는, SiHxDyClzF4-x-y-z 혹은 Si2HxDy ClzF6-x-y-z와, NHxDyFl-x-y 혹은 질소 래디컬을 반응시켜 생성하는 CVD법 등을 이용할 수도 있다.
[질화막·산질화막 생성법]
본 실시예에서는, 직접 산화법이나 래디컬 질화법을 병용하여 산질화막을 형성했지만, 예를 들면 레이저 박리법이나 스퍼터법, 반응성 스퍼터법, CVD법, 단원자층 순차 퇴적법(아토믹 레이어 데포지션법) 등의 막 형성법에 의해 성막해도, 완전히 동일하게 적용할 수 있다.
또한, 절연막으로서, 실리콘 산화막, 질화막, 산질화막을 이용한 예를 나타내었지만, 예를 들면 하프늄(Hf), 지르코늄(Zr), 란탄(La), 셀레늄(Se) 등의 산화막, 질화막, 산질화막, 또 알루미나(Al2O3), 질화 알루미늄(AlN), 산질화 알루미늄(AlON) 등을 절연막으로서 이용해도 마찬가지로 적용할 수 있다.
(제3 실시예)
도 11은, 본 발명의 제3 실시예에 따른 MIS형 전계 효과 트랜지스터의 소자 구조를 도시하는 단면도이다.
본 실시예는, 제2 실시예에서, 제1 실시예와 마찬가지로 기판에 SOI 기판을 이용한 것이다. 즉, 실리콘 기판(30) 위에 실리콘 산화막 등의 매립 절연막(31)이 형성되고, 이 위에 제1 반도체 영역(32), 제2 반도체 영역(33), 소스·드레인 전극(34), 게이트 절연막(35), 게이트 전극(36), 측벽 절연막(37), HALO 영역(38), 고농도 불순물층(39)이 형성되어 있다.
이와 같이 본 실시예는, SOI 기판을 이용한 것 외에는 제2 실시예와 기본적으로 동일한 구성이며, 제조 방법도 기본적으로 동일하다. 따라서, 제2 실시예와 마찬가지의 효과가 얻어진다.
(제4 실시예)
도 12는, 본 발명의 제4 실시예에 따른 전계 효과 트랜지스터의 소자 구조를 도시하는 단면도이다. 본 실시예는, CMOS 구조에 본 발명을 적용한 경우의 예를 기술하고 있다. 여기서, pMOS와 nMOS의 쌍방에 본 발명을 적용해도 되지만, 여기서는 본 발명을 적용함으로써 얻어지는 다른 효과를 설명하기 위해, 쇼트키 트랜지스터와 조합한 예를 기술한다.
본 실시예의 CMOS 구조의 예는, SOI 기판(40) 위에 형성된 p형 불순물 영역(52) 및 n형 불순물 영역(62)과, n형 고농도 불순물 영역(53)과, Pt 실리사이드로 이루어지는 금속 소스/드레인 전극(54, 64)과, 게이트 절연막(55, 65)과, 게이트 전극(56, 66)과, 소자 분리 영역(43)으로 이루어진다.
구체적으로 설명하면, 실리콘 기판(40) 위에 실리콘 산화막 등으로 이루어지는 매립 절연막(41)이 형성되고, 이 위에 Si 등의 반도체층이 형성되어 있다. 반도체층은 소자 분리 절연막(43)에 의해 소자 분리되어 있으며, pMOS 형성 영역에는 n형 불순물이 도핑되고, nMOS 형성 영역에는 p형 불순물이 도핑되어 있다. nMOS형성 영역의 p형 불순물이 도핑된 반도체층인 제1 반도체 영역(52)의 측면에는, 제1 실시예와 마찬가지로, n형 불순물이 고농도로 도핑된 제2 반도체 영역(53)과 Pt 실리사이드로 이루어지는 소스·드레인 전극(54)이 형성되고, 반도체 영역(52, 53) 위에는 게이트 절연막(55)을 개재하여 게이트 전극(56)이 형성되어 있다. 이에 의해, 제1 실시예와 마찬가지의 nMOS 트랜지스터가 구성되어 있다.
한편, pMOS 형성 영역의 n형 불순물이 도핑된 제3 반도체 영역(62)의 측면에는, Pt 실리사이드로 이루어져 쇼트키 전극으로 되는 소스·드레인 전극(64)이 형성되고, 반도체 영역(62) 위에는 게이트 절연막(65)을 개재하여 게이트 전극(66)이 형성되어 있다. 이에 의해, pMOS의 쇼트키 트랜지스터가 구성되어 있다.
쇼트키 트랜지스터는, 이미 설명한 바와 같이, 우수한 이점을 갖지만, 누설 전류가 크고, 동작 전류가 작다는 결점을 가지고 있다. 그러나, 이 결점은, 소스·드레인의 메탈 재료를 바꿈으로써 개선이 가능하고, 예를 들면 Pt 실리사이드를 전극으로서 이용한 pMOS는 종래 소자와 비교하여 손색이 없을만큼 우수한 특성을 나타내는 것이 알려져 있다. 그러나, 이 개선 효과는 캐리어에 대하여 상반적이므로 Pt 실리사이드를 nMOS의 소스·드레인에 대하여 이용할 수는 없다. 이러한 문제로부터, 쇼트키 트랜지스터에 의해 CMOS를 실현하기 위해서는, pMOS와 nMOS에서 상이한 메탈 재료를 이용할 필요가 있지만, 이것은 소자의 제작을 매우 곤란하게 하고 있다.
따라서 본 실시예와 같이, 도 12에 도시한 바와 같이, pMOS는 Pt 실리사이드의 쇼트키 트랜지스터, nMOS는 본 발명에 따른 트랜지스터라는 구조를 이용하면, Pt 실리사이드를 nMOS에 대하여 이용해도, 본 발명의 효과에 의해 양호한 특성을 나타내기 때문에, 전극 메탈 재료에 Pt 실리사이드만을 이용하여 CMOS 구조를 실현하는 것이 가능하다.
마찬가지로 함으로써, nMOS에 이용한 경우에 양호한 특성을 나타내는 메탈 재료(Er 실리사이드나 Yb 실리사이드 등)를 이용한 쇼트키 트랜지스터로서, pMOS에 대하여 본 발명을 적용한 CMOS 구조도 실현 가능하다.
또, 본 실시 양태에서의 특히 바람직한 구조로서는, 다음의 것을 예로 들 수있다.
(1) 제2 반도체 영역(53)의 채널 길이 방향의 두께는 10㎚ 이하로 형성되고, 또한 불순물 농도로 결정되는 공핍층 폭보다도 얇게 형성되어 있는 것.
(2) 불순물 농도로 결정되는 공핍층 폭 W는, 제2 반도체 영역(53)의 불순물 농도를 N, 유전율을 εs, 밴드 갭을 Eg, 소전하를 q로 했을 때,
W=2·{(εs·Eg)/(q·N)}1/2
로 정의되는 것.
(3) 제1 반도체 영역(52)은 p형 층이고, 제2 반도체 영역(53)은 n+형 층이고, 제3 반도체 영역은 n형 층인 것.
(4) 제2 반도체 영역(53)의 불순물 농도 N은 3×1019㎝-3 이상인 것.
(5) 제1, 제2, 제3 반도체 영역(52, 53, 62) 및 소스·드레인 전극(54, 64)은, 절연층 위에 형성되어 있는 것.
(6) 제1, 제2, 제3 반도체 영역(52, 53, 62)은 Si이고, 소스·드레인 전극(54, 64)은 금속 또는 금속 실리사이드인 것.
(7) 소스 전극(54)으로부터, 게이트 전극(56)의 단부의 바로 아래까지의 거리는, 공핍층 폭 이하인 것.
(제5 실시예)
도 13은, 본 발명의 제5 실시예에 따른 MIS형 전계 효과 트랜지스터의 소자 구조를 도시하는 단면도이다.
실리콘 기판(110) 위에 실리콘 산화막 등으로 이루어지는 매립 절연막(111) 및 채널 영역(112)이 형성되고, 이 채널 영역(112) 위에 게이트 절연막(113), 게이트 전극(114) 및 게이트 측벽 절연막(115)이 형성되어 있다. 그리고, 채널 영역(112)을 삽입하여 소스·드레인 전극(116)이 형성되어 있다. 여기서, 소스·드레인 전극(116)의 채널 영역(112)과의 계면(117)에, 쇼트키 장벽을 변조시키는 불순물을 고농도로 포함하는 것이 본 실시예의 특징으로 되어 있다.
본 실시예의 본질은 소스·드레인 전극(116)의 쇼트키 장벽 높이를, 계면(117)에 의해 변조시키는데 있다. 즉, 본래 소스·드레인 전극(116)의 쇼트키 장벽 높이는, 그 재로에 의해 거의 결정되므로, 이것을 원하는 값으로 제어하는 것은 어렵게 되어 있다. 그러나, 쇼트키 장벽은, 실제로는 계면의 성질에 의해 거의 결정되어 있고, 여기에 불순물을 도입함으로써, 쇼트키 장벽 높이를 변조하는 것이 가능하게 된다.
이와 같이 본 실시예에 따르면, 소스·드레인의 쇼트키 장벽 높이를, 계면(117)에 함유된 불순물에 의해 임의로 제어할 수 있다. 따라서, 소스·드레인의 금속 재료와 무관하게 최적의 쇼트키 장벽 높이를 설정할 수 있어, 트랜지스터 특성의 향상을 도모할 수 있다.
또한, 본 실시예에서는, 불순물이 반도체측으로 번져나오지 않는 구조로 함으로써, 단채널 효과에 대한 내성이 더 향상될 수 있는, 불순물의 위치나 수가 소자마다 어느 정도 변동되어도, 그 영향이 최소한으로 억제되는 등의 이점도 있다.
(제6 실시예)
도 14는, 본 발명의 제6 실시예에 따른 MIS형 전계 효과 트랜지스터의 소자 구조를 도시하는 단면도이다.
실리콘 기판(210) 위에 실리콘 산화막 등으로 이루어지는 매립 절연막(211) 및 채널 영역(212)이 형성되고, 이 채널 영역(212) 위에 게이트 절연막(213), 게이트 전극(214) 및 게이트 측벽 절연막(215)이 형성되어 있다. 그리고, 채널 영역(212)을 삽입하여 소스·드레인 전극(216)이 형성되어 있지만, 여기서 소스·드레인 전극(216)의 채널 영역(212)과의 계면 근방 영역(217)은, 쇼트키 장벽을 변조시키는 불순물을 채널 영역(212)보다도 고농도로 포함하고 있으며, 이것이 본 실시예의 특징으로 되어 있다.
본 실시예에서는, 계면 근방 영역(217)에 포함된 쇼트키 장벽을 변조하는 불순물이 소스·드레인 전극(216)의 쇼트키 장벽을 변조하고 있다. 한편, 금속의 내부에서도 불순물이 존재하지만, 이것은 제5 실시예에서의 효과를 손상시키지 않는다. 따라서, 본 실시예는 제5 실시예와 실질적으로 동일한 구조라고 간주할 수 있다.
제6 실시예의 일례로서, 소스·드레인 전극에 NiSi를, 쇼트키 장벽을 변조하는 불순물에 B(붕소)를 이용한 경우의 구성 및 특성의 예를 기술한다. 도 15는, 이 경우의 소자 구조를 도시하는 단면도이다. 도 16은, 소스·드레인부의 Ni 및 B의 SIMS 프로파일의 실측값으로, 도 15 중 화살표 방향을 깊이 방향으로 하고 있다.
도 16으로부터 알 수 있듯이, Ni의 농도 프로파일은 계면 근방에서 급격히 감소하고 있다. 한편, B의 농도는 채널보다도 소스·드레인부가 더 높아져 있으며, 또한 소스·드레인부의 채널과의 계면 근방에 피크를 가지고 있다. 본래는 업래프트로 되어 있는 금속과 반도체의 계면이, 어느 정도 폭을 가진 것처럼 보이는 것은, 계면의 거칠기의 영향과 SIMS 측정의 분해능 한계에 의한 것이다. Ni의 프로파일과 비교함으로써, B가 NiSi의 계면으로부터 내부에 걸쳐 존재하고 있으며, 도 15에 도시한 바와 같은 구조가 양호하게 형성되는 것을 알 수 있다. 또, 이 예에서는 Si측에는 B가 거의 존재하지 않는다. 이와 같이, 본 실시예에 따른 구조로 되어 있는지의 여부는, 도 16에서 도시한 SIMS 분석이나 EDX 분석 등에 의해, 계면 근방의 불순물 프로파일을 측정함으로써 확인할 수 있다.
도 17은, 소스·드레인부와 마찬가지의 구조(CoSi2를 이용하여 B를 도핑한 접합)를 p형 실리콘 위에 형성한 쇼트키 다이오드에 대하여, 역바이어스 하에서 실측한 전류 전압 특성이다. 비교를 위해, B를 포함하지 않는 경우의 특성(Schottky)도 병기하고 있다. 도 17은, 홀이 쇼트키 장벽을 타고 넘어 흐를 때 흐르기 쉬운 것을 의미하며, 본 실시예를 적용함으로써 통상적인 쇼트키 다이오드와 비교하여, 현저하게 홀이 흐르기 쉽게 되는 것을 알 수 있다. 이것은, 상술한 바와 같이, 본 발명을 적용함으로써, 홀에 대한 쇼트키 장벽이 현저히 저감되는 것을 나타내고 있다.
후술하는 실시예에서의 디바이스 제작 방법에서는, 소스·드레인 전극의 제작에 편석 접합 형성법을 이용하고 있다. 본 실시예의 본질은 그 구조에 있기 때문에, 소스·드레인 전극의 형성 방법에 대해서는 특별히 한정되지는 않지만, 현 시점에서는 편석 접합 형성법이 가장 적합한 소스·드레인 전극 형성 방법이기 때문에, 여기서 그 프로세스에 대하여 상술해 둔다.
편석 접합 형성법은 적어도, 불순물을 반도체에 도입하는 공정과, 도입한 불순물을 활성화하는 공정과, 반도체 위에 금속을 도입하는 공정과, 가열 처리에 의해 금속과 반도체를 반응시켜 불순물을 편석시키는 공정으로 이루어져 있다. 여기서 중요한 것은, 금속을 도입하는 공정 직전에, 불순물을 함유하는 반도체 영역이 최종적으로 완성되는 금속층의 두께와 동일하거나 보다 얇게 형성되도록 각종 조건을 조정할 필요가 있는 것이다. 이와 같이 함으로써, 상기 소스·드레인 전극을 양호하게 형성할 수 있다. 또한, 불순물을 활성화하는 공정은 반드시 필요하지 않지만, 이 공정을 행함으로써, 완성되었을 때의 불순물의 활성이 높아지고, 또한 프로파일도 변화한다.
(전극의 재질 및 쇼트키 장벽을 변조하는 불순물의 구체예)
본 실시예에서는, 소스·드레인 전극의 재질 및 쇼트키 장벽을 변조하는 불순물의 종류에 대해서도 임의의 재료를 선택할 수 있지만, 종래 프로세스와의 정합성을 고려하면, 전극 재료는 Co 실리사이드, Ni 실리사이드, Pa 실리사이드 등이 바람직하다. 이 경우, nMOS이면 As(비소), P(인) 및 Sb(안티몬), pMOS이면 B(붕소), In(인듐), Ga(갈륨)을 쇼트키 장벽을 변조하는 재료로서 이용하면, 전극 재료를 바꾸지 않고 이온 주입하는 이온종을 바꾸는 것만으로 CMOS 구조를 제작 가능하다.
쇼트키 장벽을 변조하는 불순물로서는, 상기한 것 외에 금속 재료를 이용할 수도 있다. 즉, nMOS에 대해서는 예를 들면 Er나 Yb, pMOS에 대해서는 예를 들면 Pt를 이온 주입해 두고나서, Ni를 스퍼터하여 실리사이데이션하면, 다른 불순물과 마찬가지로 Ni 실리사이드와 Si 계면 근방에 Er 실리사이드 혹은 Pt 실리사이드가 형성되어 쇼트키 장벽을 변조할 수 있다.
또한, 산소(O)나 질소(N) 등도 실리사이데이션에 의해 편석시킬 수 있기 때문에, 본 발명에 적용 가능하다. 예를 들면, 반도체가 Si인 경우, SiO2나 SiN 등의 절연 재료는, 페르미 레벨 피닝 현상(페르미 레벨이 피닝됨으로써, 쇼트키 장벽의 컨트롤이 곤란하게 하는 현상)을 완화시키는 것이 알려져 있고, 그와 같은 경우에는, O나 N을 이온 주입해 두면 된다. 마찬가지의 목적으로, 헬륨(He)이나 불소(F)의 원소도 사용할 수 있다.
전극 재료를 트랜지스터의 타입에 의해 바꾸는 경우에는, 물론 Er 실리사이드, Pt 실리사이드의 재료도 이용 가능하다. 이 경우, nMOS에는 Er 실리사이드를, pMOS에는 Pt 실리사이드를 이용하는 것이 바람직하며, 그 경우의 불순물의 종류로서는, Er 실리사이드나 Yb 실리사이드에는 P, As, 안티몬이, 또한 Pt 실리사이드에는 B, 인듐을 이용하는 것이 바람직하다.
상술한 편석 접합 형성법을 이용하는 경우, 이용하는 이온종에 따라 프로파일이 크게 변한다. 특히, 본 발명에서 필요하게 되는, 메탈 내부에 불순물이 많이 존재하는 프로파일을 실현하기 위해서는, B(붕소)나 P(인)과 같이, 가벼운 원소종이 적합하다. 반대로, 프로파일이 반도체측으로 번져나와 있어도 되지만, As(비소)나 In(인듐)을 이용하면, 편석에 의해 발생하는 계면의 농도를 높일 수 있다.
CMOS 구조에도 물론 본 발명을 적용할 수 있다. 그 경우, pMOS, nMOS의 쌍방에 본 발명을 적용해도 물론 되지만, pMOS에 Pt 실리사이드의 쇼트키 트랜지스터를 이용하고, nMOS에 Pt 실리사이드 전극을 이용한 본 발명에 따른 n형 트랜지스터를 이용하는 조합이나, nMOS에 Er 실리사이드의 쇼트키 트랜지스터를 이용하고, pMOS에 Er 실리사이드 전극을 이용한 본 발명에 따른 n형 트랜지스터를 이용하는 조합도 유용하며, 이 경우에도 단일의 실리사이드 재료를 이용하여 고성능의 CMOS를 실현할 수 있다. 또, 여기서 기재한 예에 대해서는, 통상적인 MOS 트랜지스터와 조합해도 물론 문제없다.
(제7 실시예)
도 18 및 도 19는, 본 발명의 제7 실시예에 따른 MIS형 전계 효과 트랜지스터의 제조 공정을 도시하는 단면도이다.
우선, 도 18의 (a)에 도시한 바와 같이, 실리콘 기판(510) 위에 BOX 산화막(511)을 개재하여 실리콘층(512)을 형성한 SOI 기판 위에, 공지의 기술에 의해 소자 분리 영역(도시 생략)을 형성한 후, 게이트 산화막(513) 및 게이트 전극(514)을 형성한다. 필요하면, 여기서 포스트 산화를 행한다(도시 생략).
계속해서, 도 18의 (b)에 도시한 바와 같이, 질화 실리콘막을 감압 화학적 기상 퇴적(LP-CVD)법 등에 의해 퇴적한 후, RIE법 등에 의해 에치백함으로써 게이트 측벽 질화 실리콘막(515)을 제작한다.
계속해서, 도 18의 (c)에 도시한 바와 같이, Si를 선택 성장함으로써 실리콘층(512) 위로 밀어 올려 Si 층을 에피택셜 성장한다. 이 때, 이 층의 재질을 SiGe 층으로 해도 된다.
계속해서, 도 19의 (d)에 도시한 바와 같이, 불순물을 이온 주입하고, 활성화함으로써 불순물 영역(518)을 형성한다. 계속해서, 스퍼터법 등에 의해, Ni막(519)을 형성한다.
계속해서, 가열 처리를 실시함으로써, 실리사이데이션 반응이 발생하고, 도 19의 (e)에 도시한 바와 같이, NiSi로 이루어지는 소스·드레인 전극(516) 및 NiSi로 이루어지는 게이트 전극(514')이 형성된다. 여기서, 소스·드레인 전극(516)은 표면으로부터 산화막(511)에 도달하는 깊이까지 형성된다. 마찬가지로, 게이트 전극(514')은 표면으로부터 게이트 절연막(513)에 도달할 때까지 형성된다. 또한 이 때, 불순물 영역(518) 내의 불순물이 계면에 편석을 일으키고, 소스·드레인 전극(516)의 채널 영역(512)과의 계면 근방 중에 불순물 영역(517)이 형성된다. 그리고, 미반응의 Ni를 제거하는 것에 의해, 상기 도 14에 도시한 바와 같은 구조를 얻을 수 있다.
또, 본 실시예에서는 게이트 전극도 메탈 게이트화되어 있다. Ni의 스퍼터 시에 게이트 상부를 마스크하면 메탈 게이트화를 방지할 수 있지만, 상기 도 19의 (e)와 같은 구조로 하면 게이트의 일함수도 불순물에 의해 변조되기 때문에, 본 발명을 이용함으로써 쇼트키 장벽 높이뿐만 아니라 임계값도 동시에 조정할 수 있다.
(제8 실시예)
도 20 및 도 21은, 본 발명의 제8 실시예에 따른 Fin형 구조를 갖는 MIS형 전계 효과 트랜지스터를 설명하기 위한 것으로, 각각 (a)는 사시도이고, (b)는 수평 단면도이고, (c)는 수직 단면도이다.
도 20 및 도 21에서, 참조 부호 1010은 실리콘 기판이고, 참조 부호 1011은 매립 절연막이고, 참조 부호 1012는 채널을 이루는 반도체층, 참조 부호 1013은 게이트 절연막이며, 참조 부호 1014는 게이트 전극이고, 참조 부호 1016은 소스·드레인 전극이며, 참조 부호 1017은 소스·드레인 전극(1016)의 채널과의 계면 근방 영역이다.
이와 같이, 본 발명을 Fin형 구조에 대하여 적용한 경우에는, 도 20의 (b) 및 도 21의 (b)의 수평 단면도로부터 알 수 있듯이, 소스·드레인 전극의 저면이 존재하지 않는 형상을 실현할 수 있기 때문에, 저면 누설을 격감할 수 있는 것이다. 따라서, 게이트 올 어라운드형으로 하면, 저면의 누설을 완전하게 없애는 것도 가능하다. 또한, 도 14에 도시한 SOI 위의 소자 이외에도, 통상적인 기판 위에 소자를 형성했을 때의 소자 성능을 향상할 수 있다.
도 22∼도 25는, Fin형 FET 구조를 갖는 MIS형 전계 효과 트랜지스터의 제조 공정을 도시하는 도면이다. (a)는 평면도, (b)는 (a)의 화살 표시 단면도, (c)는 (a)의 화살 표시 단면도, (d)는 사시도이다. 상기 실시예 중에서는, 단순화를 위해 Fin의 개수는 1개로 했지만, 실제로 사용할 때에는, 여기서 나타내는 복수의 Fin을 갖는 트랜지스터도 만들 수 있다.
우선, 도 22에 도시한 바와 같이, SOI 기판(1000) 위에 공지된 기술에 의해 소자 분리 영역(도시 생략), 채널 영역(Fin)으로 되는 실리콘층(1012), 게이트 산화막(도시 생략)을 형성한다.
계속해서, 도 23에 도시한 바와 같이, 폴리실리콘막을 퇴적 후, 패터닝하여 게이트 전극(1014)을 형성한다. 필요하면, 여기서 포스트 산화를 더 행한다. 계속해서, 질화 실리콘막 등을 감압 화학적 기상 퇴적(LP-CVD)법 등에 의해 퇴적하고, RIE법 등에 의해 게이트 측벽 질화 실리콘막을 제작해 두면, 게이트와 소스·드레인의 가교 결합을 방지하기 쉽다(도시 생략).
계속해서, 도 24에 도시한 바와 같이, 불순물을 이온 주입하고, 활성화함으로써 불순물 영역(1018)을 형성한다. 계속해서, 도 25에 도시한 바와 같이, 스퍼터법 등에 의해 Ni막을 스퍼터한 후, 가열 처리를 함으로써, 실리사이데이션 반응이 발생하여, NiSi로 이루어지는 소스·드레인 전극(1016) 및 NiSi로 이루어지는 게이트 전극(1014')이 형성된다. 또한, 이 때, 불순물 영역 내의 불순물이 계면에 편석을 일으켜, 소스·드레인 전극(1016) 내에 상기 도 14에 도시한 바와 같은 불순물 영역이 형성된다. 마지막으로 미반응의 Ni를 제거하면 FinFET 구조가 완성된다.
(변형예)
또, 본 발명은 상술한 각 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서, 다양하게 변형하여 실시할 수 있다.
실시예에서는, 반도체 기판 재료로서 Si를 이용했지만, 반드시 Si에 한하는 것은 아니며, 카본(C), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 탄화 실리콘(SiC), 갈륨비소(GaAs), 질화 알루미늄(AlN)을 이용하는 것이 가능하다. 또한, 제1 반도체 영역과 제2 반도체 영역은 반드시 역도전형일 필요는 없으며, 불순물 농도가 상이한 동일 도전형이어도 된다.
또한, 기판 재료의 면방위는 반드시 (100)면에 한하는 것은 아니며, (110)면 혹은 (111)면 등을 적절하게 선택할 수 있다. 또 본 발명은, Fin형 구조나 더블 게이트 구조 등의 삼차원형도 포함하며, 모든 MIS형 전계 효과 트랜지스터에 대하여 적용이 가능하다.
또한, 본 발명의 본질은, 소스·드레인 전극의 쇼트키 장벽 높이를 불순물에 의해 변조하는데 있다. 따라서, 게이트 전극과 소스·드레인 전극의 오버랩 혹은 오프셋, 전극이 채널 길이 방향으로 이루는 각도, 위치 등은 자유롭게 설계해도 된다.
또, 실시예에서는 소스·드레인 전극이 매립 산화막에 접하여 형성되었지만, 반드시 그와 같이 할 필요는 없으며, 도 26∼도 28에 도시한 바와 같이 분리하여 형성해도 된다. 또, 도 26에서의 참조 부호 610∼617, 도 27에서의 참조 부호 710∼717, 도 28에서의 참조 부호 810∼817은 도 14에서의 참조 부호 210∼217에 각각 상당한다. 이와 같이 함으로써, 게이트 전계가 충분히 강하면, 상기 도 14의 구조보다도 컨택트 저항을 저감할 수 있다. 반대로, 밀어올린 소스·드레인 형상일 필요도 없으므로, 그 경우, 밀어올리기 공정을 생략할 수 있다.
또한, 실시예에서는 SOI 기판을 이용했지만, 벌크 기판 위에 소자를 제작해도 문제없다. 이 경우, 전극 저면으로부터의 누설이 문제되는 경우에는, 도 29에 도시한 바와 같이, 캐리어와 동일 타입의 불순물층(917)을 형성하면 된다. 또, 도 29에서 참조 부호 910∼917은 도 14에서 참조 부호 210∼217에 각각 상당하고 있다. 또한, 기판에 왜곡 Si 등의 쇼트키 장벽 변조가 기대되는 재료를 이용함으로써, 본 발명의 효과를 증강할 수 있다.
본 발명에 따르면, 제2 반도체 영역으로 이루어지는 소스·드레인 영역의 두께가 매우 얇고 고농도인데다가, 그 영역이 완전하게 공핍화된 MIS형 전계 효과 트랜지스터라고 간주할 수 있다.
또한, 제2 반도체 영역을 형성하는 대신에, 소스·드레인 전극의 불순물 농도를 채널 영역의 불순물 농도보다도 높게 설정하고, 또한 소스·드레인 전극의 채널 영역과의 계면 또는 계면 근방에 불순물 농도의 피크를 갖게 하는 것에 의해, 제1 반도체 영역과 소스·드레인 전극 계면에서 쇼트키 장벽을 임의로 제어할 수 있다.
이것은, 전극 저항이 작은 것, 고속인 캐리어의 주입이 가능한 것, 단채널 효과에 대한 내성이 높은 것 등의 쇼트키 접합의 이점과, 컨택트 저항이 작은 것, 누설 전류가 낮은 것의 pn 접합의 이점의 쌍방을 더불어 가지고 있는 것을 의미한다. 따라서, 쇼트키 트랜지스터와 비교하면, 컨택트 저항과 누설 전류가 매우 적으므로, 종래 소자와 비교하면 전극 저항이 작고 단채널 효과에 강한 것이 된다.
즉, 소스·드레인의 기생 저항 및 누설 전류가 매우 적어 단채널 효과에 강한 전계 효과 트랜지스터를 실현하는 것이 가능하게 된다.
도 1은 제1 실시예에 따른 MIS형 전계 효과 트랜지스터의 소자 구조를 도시하는 단면도.
도 2는 제1 실시예에 따른 MIS형 전계 효과 트랜지스터의 소자 구조를 도시하는 단면도.
도 3은 불순물 농도와 장벽 저감 레벨과의 관계를 나타내는 특성도.
도 4는 불순물 농도와 공핍층 폭과의 관계를 나타내는 특성도.
도 5는 전극 표면에서의 거리와 As 농도와의 관계를 나타내는 특성도.
도 6은 스퍼터 두께와 불순물층의 두께 및 피크 As 농도와의 관계를 나타내는 특성도.
도 7은 편석 접합 형성법의 원리를 설명하기 위한 모식도.
도 8은 제1 실시예에 따른 트랜지스터의 Vg-Id 특성을 종래 소자와 비교하여 도시하는 도면.
도 9는 제2 실시예에 따른 MIS형 전계 효과 트랜지스터의 제조 공정을 도시하는 단면도.
도 10은 제2 실시예에 따른 MIS형 전계 효과 트랜지스터의 제조 공정을 도시하는 단면도.
도 11은 제3 실시예에 따른 MIS형 전계 효과 트랜지스터의 소자 구조를 도시하는 단면도.
도 12는 제4 실시예에 따른 MIS형 전계 효과 트랜지스터의 소자 구조를 도시하는 단면도.
도 13은 제5 실시예에 따른 MIS형 전계 효과 트랜지스터의 소자 구조를 도시하는 단면도.
도 14는 제6 실시예에 따른 MIS형 전계 효과 트랜지스터의 소자 구조를 도시하는 단면도.
도 15는 소스·드레인에 NiSi를 이용한 소자 구조를 도시하는 단면도.
도 16은 소스·드레인부의 Ni 및 B의 SIMS 프로파일의 실측값을 도시하는 도면.
도 17은 소스·드레인부의 쇼트키 다이오드에 대하여, 역 바이어스하에서 실측한 전류 전압 특성을 도시하는 도면.
도 18은 제7 실시예에 따른 MIS형 전계 효과 트랜지스터의 제조 공정을 도시하는 단면도.
도 19는 제7 실시예에 따른 MIS형 전계 효과 트랜지스터의 제조 공정을 도시하는 단면도.
도 20은 제8 실시예에 따른 Fin 구조의 MIS형 전계 효과 트랜지스터의 소자 구조를 도시하는 사시도와 단면도.
도 21은 제8 실시예에 따른 Fin 구조의 MIS형 전계 효과 트랜지스터의 소자 구조를 도시하는 사시도와 단면도.
도 22는 Fin 구조의 MIS형 전계 효과 트랜지스터의 제조 공정을 도시하는 도면.
도 23은 Fin 구조의 MIS형 전계 효과 트랜지스터의 제조 공정을 도시하는 도면.
도 24는 Fin 구조의 MIS형 전계 효과 트랜지스터의 제조 공정을 도시하는 도면.
도 25는 Fin 구조의 MIS형 전계 효과 트랜지스터의 제조 공정을 도시하는 도면.
도 26은 본 발명의 변형예를 도시하는 소자 구조 단면도.
도 27은 본 발명의 변형예를 도시하는 소자 구조 단면도.
도 28은 본 발명의 변형예를 도시하는 소자 구조 단면도.
도 29는 본 발명의 변형예를 도시하는 소자 구조 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 20, 30, 40, 110, 210, 510, 1010 : 실리콘 기판
11, 31, 41, 111, 211, 511, 1011 : 매립 절연막
12, 22, 32, 52 : p형 반도체층(제1 반도체 영역)
13, 23, 33, 53 : n+형 반도체층(제2 반도체 영역)
14, 24, 34, 54, 64, 116, 216, 516, 1016 : 소스·드레인 전극
15, 25, 35, 55, 65, 113, 213, 513, 1013 : 게이트 절연막
16, 26, 36, 56, 66, 114, 214, 514, 1014 : 게이트 전극
27, 115, 215, 515 : 측벽 절연막
28 : HALO 영역
29 : 고농도 불순물층
43 : 소자 분리 영역
62 : n형 반도체층(제3 반도체 영역)
112, 212, 512, 1012 : 채널 영역
117 : 계면
217, 517, 1017 : 계면 근방 영역
518, 1018 : 불순물 영역

Claims (24)

  1. 채널 영역을 구성하는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 대응하여 상기 제1 반도체 영역의 양측에 형성된 소스·드레인 전극과, 상기 제1 반도체 영역과 상기 소스·드레인 전극과의 사이에 각각 형성되고, 상기 제1 반도체 영역보다도 불순물 농도가 높은 제2 반도체 영역을 구비하며,
    상기 제2 반도체 영역의 상기 채널 영역에 접하는 부분은, 전압 무인가의 상태에서 채널 길이 방향의 전체에 걸쳐 공핍화되어 이루어지는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 제2 반도체 영역의 상기 채널 영역에 접하는 부분의 채널 길이 방향의 두께는, 상기 소스 전극과의 평형 상태에서 채널 길이 방향의 전체에 걸쳐 공핍화되는 두께 이하인 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 채널 영역을 구성하는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 제1 반도체 영역을 채널 길이 방향에서 협지하여 형성된 소스·드레인 전극과, 상기 제1 반도체 영역과 상기 소스·드레인 전극과의 사이에 각각 형성되고, 상기 제1 반도체 영역보다도 불순물 농도가 높은 제2 반도체 영역을 구비하며,
    상기 제2 반도체 영역의 불순물 농도는 3×1019㎝-3 이상이고, 상기 제2 반도체 영역의 채널 길이 방향의 두께는 10㎚ 이하로 형성되며, 또한 상기 불순물 농도로 결정되는 공핍층 폭보다도 얇게 형성되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  4. 채널 영역을 구성하는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 제1 반도체 영역을 채널 길이 방향에서 협지하여 형성된 소스·드레인 전극과, 상기 제1 반도체 영역과 상기 소스·드레인 전극과의 사이에 각각 형성되고, 상기 제1 반도체 영역보다도 불순물 농도가 높은 제2 반도체 영역을 구비하며,
    상기 제2 반도체 영역의 상기 채널 길이 방향의 두께를 Wi, 불순물 농도를 N, 유전율을 εs, 대역 갭을 Eg, 소전하를 q로 했을 때,
    Wi≤2×{(εs·Eg)/(q·N)}1/2
    의 관계가 성립하고, 또한 상기 제2 반도체 영역의 채널 길이 방향의 두께가 10㎚ 이하, 또는 상기 제2 반도체 영역의 불순물 농도가 3×1019㎝-3 이상인 것을 특징으로 하는 전계 효과 트랜지스터.
  5. 채널 영역을 구성하는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 제1 반도체 영역을 채널 길이 방향에서 협지하여 형성된 소스·드레인 전극과, 상기 제1 반도체 영역과 상기 소스·드레인 전극과의 사이에 각각 형성되고, 상기 제1 반도체 영역보다도 불순물 농도가 높은 제2 반도체 영역을 구비하며,
    상기 제2 반도체 영역의 불순물 농도 N이 3×1019㎝-3 이상이고, 또한 상기 제2 반도체 영역의 유전율을 εs, 대역 갭을 Eg, 소전하를 q로 했을 때에, 상기 게이트 전극의 단부의 바로 아래로부터 상기 금속 소스·드레인 전극까지의 거리 Ws가,
    Ws≤ 2×{(εs·Eg)/(q·N)}1/2
    인 것을 특징으로 하는 전계 효과 트랜지스터.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1, 제2 반도체 영역 및 소스·드레인 전극은, 절연층 위에 형성되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 및 제2 반도체 영역은 Si이고, 상기 소스·드레인 전극은 금속 또는 금속 실리사이드인 것을 특징으로 하는 전계 효과 트랜지스터.
  8. 제1 반도체 영역 위의 일부에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로 상기 제1 반도체 영역에 불순물을 이온 주입하는 공정과,
    상기 이온 주입한 불순물을 활성화하기 위해 열 처리를 실시하는 공정과,
    상기 제1 반도체 영역의 상기 이온 주입한 부분에 대응하는 영역을, 이온 주입한 깊이보다도 깊은 영역까지 실리사이드화하여 소스·드레인 전극을 형성함과 함께, 상기 실리사이드 공정에 수반하는 상기 불순물의 편석에 의해, 제1 반도체 영역과 소스·드레인 전극과의 계면에, 전압 무인가의 상태에서 전체가 공핍화되는 두께로 제2 반도체 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  9. CMOS 구조의 전계 효과 트랜지스터에 있어서,
    nMOS부는, 채널 영역을 구성하는 제1 반도체 영역과, 제1 반도체 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 제1 반도체 영역을 채널 길이 방향에서 협지하여 형성된 제1 금속 소스·드레인 전극과, 제1 반도체 영역과 제1 금속 소스·드레인 전극과의 사이에 각각 형성되고, 제1 반도체 영역보다도 불순물 농도가 높은 제2 반도체 영역을 구비하고,
    pMOS부는, 채널 영역을 구성하는 제3 반도체 영역과, 제3 반도체 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 제3 반도체 영역을 채널 길이 방향에서 협지하여 형성된 제2 금속 소스·드레인 전극을 구비하며,
    nMOS부 및 pMOS부의 소스·드레인 전극을 동일한 재료로 형성한 것을 특징으로 하는 전계 효과 트랜지스터.
  10. 제9항에 있어서,
    상기 제2 반도체 영역의 불순물 농도는 3×1019㎝-3 이상이고, 상기 제2 반도체 영역의 채널 길이 방향의 두께는 10㎚ 이하로 형성되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  11. 제9항에 있어서,
    상기 제2 반도체 영역의 상기 채널 길이 방향의 두께를 Wi, 불순물 농도를 N, 유전율을 εs, 대역 갭을 Eg, 소전하를 q로 했을 때,
    Wi≤2×(εs·Eg/q·N)1/2
    의 관계가 성립하고, 또한 상기 제2 반도체 영역의 채널 길이 방향의 두께가 10㎚ 이하이고, 또는 상기 제2 반도체 영역의 불순물 농도가 3×1019㎝-3 이상인 것을 특징으로 하는 전계 효과 트랜지스터.
  12. 제9항에 있어서,
    상기 제2 반도체 영역의 불순물 농도 N이 3×1019㎝-3 이상이고, 또한 상기 제2 반도체 영역의 유전율을 εs, 대역 갭을 Eg, 소전하를 q로 했을 때에, 상기 게이트 전극의 단부의 바로 아래로부터 상기 금속 소스·드레인 전극까지의 거리 Ws가,
    Ws≤2×(εs·Eg/q·N)1/2
    인 것을 특징으로 하는 전계 효과 트랜지스터.
  13. 제9항에 있어서,
    상기 제2 금속 소스·드레인 전극은, 상기 제3 반도체 영역의 불순물 농도보다도 높은 불순물 농도를 갖고, 또한 상기 제3 반도체 영역과의 계면 또는 계면 근방에 상기 불순물 농도의 피크를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
  14. 제13항에 있어서,
    상기 반도체 영역은 Si, Ge, C 혹은 이들의 화합물인 것을 특징으로 하는 전계 효과 트랜지스터.
  15. 제14항에 있어서,
    상기 소스·드레인 전극은 Y 실리사이드, Gd 실리사이드, Tb 실리사이드, Dy 실리사이드, Ho 실리사이드, Er 실리사이드, Tm 실리사이드, Yb 실리사이드, Lu 실리사이드, Co 실리사이드, Ni 실리사이드, Pd 실리사이드, Pt 실리사이드, Os 실리사이드, Ir 실리사이드, Re 실리사이드 중 어느 하나인 것을 특징으로 하는 전계 효과 트랜지스터.
  16. 제15항에 있어서,
    상기 불순물은 B(붕소), P(인), As(비소), O(산소), N(질소), In(인듐), Ga(갈륨), Sb(안티몬) 중 어느 하나, 혹은 이들의 복수인 것을 특징으로 하는 전계 효과 트랜지스터.
  17. 제16항에 있어서,
    상기 제1, 제2, 제3 반도체 영역 및 제1, 제2 소스·드레인 전극의 어느 하나 또는 복수가 절연층 위에 형성되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  18. 채널 영역을 구성하는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 대응하여 상기 제1 반도체 영역의 양측에 형성된 금속 소스·드레인 전극을 구비하며,
    상기 금속 소스·드레인 전극은, 상기 채널 영역의 불순물 농도보다도 높은 불순물 농도를 갖고, 또한 상기 채널 영역과의 계면 또는 계면 근방에 상기 불순물 농도의 피크를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
  19. 제1항 또는 제18항에 있어서,
    상기 금속 소스·드레인 전극은, 상기 제1 반도체 영역을 채널 길이 방향에서 협지하여 형성되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  20. 제18항에 있어서,
    상기 금속 소스·드레인 전극의 불순물은, 상기 제1 반도체 영역과 소스·드레인 전극과의 계면에서 쇼트키 장벽을 변조시키는 것임을 특징으로 하는 전계 효과 트랜지스터.
  21. 제18항에 있어서,
    상기 소스·드레인 전극은, 실리콘을 함유하는 금속(실리사이드)인 것을 특징으로 하는 전계 효과 트랜지스터.
  22. 제20항에 있어서,
    상기 쇼트키 장벽을 변조하는 불순물은, B(붕소), P(인), As(비소), O(산소), N(질소), In(인듐), Ga(갈륨), Sb(안티몬) 중 어느 하나, 혹은 이들의 복수인 것을 특징으로 하는 전계 효과 트랜지스터.
  23. 제22항에 있어서,
    상기 채널은 n형이고, 상기 소스·드레인 전극은 Y 실리사이드, Gd 실리사이드, Tb 실리사이드, Dy 실리사이드, Ho 실리사이드, Er 실리사이드, Tm 실리사이드, Yb 실리사이드, Lu 실리사이드 중 어느 하나, 혹은 이들의 복수인 n형의 전계 효과 트랜지스터로 구성한 것을 특징으로 하는 전계 효과 트랜지스터.
  24. 제22항에 있어서,
    상기 채널은 p형이고, 상기 소스·드레인 전극은 Ni 실리사이드, Pd 실리사이드, Pt 실리사이드, Os 실리사이드, Ir 실리사이드, Re 실리사이드 중 어느 하나, 혹은 이들의 복수인 p형의 전계 효과 트랜지스터로 구성한 것을 특징으로 하는 전계 효과 트랜지스터.
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