JP5204077B2 - 電界効果トランジスタ及びその製造方法 - Google Patents

Description

本発明は、半導体装置に係わり、特にソース・ドレインの改良をはかったＭＩＳ型電界効果トランジスタ及びその製造方法に関する。

半導体集積回路の高機能化には、その構成要素である電界効果トランジスタの高性能化が必須である。素子の高性能化に対する指導原理はスケーリングであり、これまで微細化により素子性能の向上を進めてきた。ところが、今後は微細化の限界が指摘されており、特に浅い接合形成は深刻で、国際半導体ロードマップによると６５ｎｍ世代の１０〜２０ｎｍ接合（ドレイン・エクステンション部）の解は見えていない状況である。

近年、従来のｐｎ接合の代わりに、ソース・ドレインをショットキー接合にしたＭＯＳＦＥＴが提案されている（例えば非特許文献１参照）。この文献１では、金属でソース・ドレイン部を形成するので、不純物の拡散は利用せず、極めて浅い接合が可能となる。また、金属自体の抵抗は極めて低いので寄生抵抗の低減が達成できる、イオン注入プロセスを省略できプロセスが簡便となる、など種々の利点があり、次世代の電界効果トランジスタとして期待されている。
しかしながら、この種のショットキー接合の電界効果トランジスタにあっては、ソース・ドレインの寄生抵抗の低減及び短チャネル効果の抑制には効果があるが、ショットキー接合を利用しているために、リーク電流が大きいという問題があった。

J. R. Tucker et al, Appl. Phys. Lett., vol. 65, no. 5, August 1994, pp. 618-620.

このように従来、ソース・ドレインの寄生抵抗の低減及び短チャネル効果の抑制のためにはソース・ドレインをショットキー接合にした電界効果トランジスタが有効であるが、この種のショットキートランジスタにおいてはリーク電流が大きいという問題があった。

より具体的には、この種のショットキートランジスタにおいては、ソース・ドレイン部のショットキー接合がその特性を決定しており、良好な特性を実現するためには、ソース・ドレインに用いる金属のショットキー障壁高さをキャリアに対して十分に小さくする必要がある。しかし、ショットキー障壁高さは、本来、金属の種類によってほぼ決まってしまい、任意にコントロールすることは困難であった。

このような問題を避けるため、ショットキートランジスタに不純物層ソース・ドレインを貼り付けた構造も提案されている。しかし、これは実際には単なるｐｎ接合をソース・ドレインとしたトランジスタであり、短チャネル効果抑制などのショットキートランジスタの特徴が失われてしまう。

本発明は、上記事情を考慮して成されたもので、その目的とするところは、ソース・ドレインの寄生抵抗の低減及び短チャネル効果の抑制と共にリーク電流の低減をはかり得る電界効果トランジスタ及びその製造方法を提供することにある。

本発明の一態様に係わる電界効果トランジスタは、チャネル領域を構成する第１の半導体領域と、前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成された金属シリサイドからなるソース・ドレイン電極とを具備してなり、前記金属ソース・ドレイン電極は、前記チャネル領域の平均的な不純物濃度よりも高い不純物濃度を有し、且つ前記チャネル領域との界面又は界面近傍に前記不純物濃度のピークを持ち、前記チャネル領域は、前記ソース・ドレイン電極との界面又は界面近傍に前記不純物濃度のピークを有する第２の半導体領域が形成されていることを特徴とする。

本発明によれば、第２の半導体領域からなるソース・ドレイン領域の厚みが極めて薄く高濃度である上に、その領域が完全に空乏化したＭＩＳ型電界効果トランジスタと見なすことができる。

また、第２の半導体領域を形成する代わりに、ソース・ドレイン電極の不純物濃度をチャネル領域の不純物濃度よりも高く設定し、且つソース・ドレイン電極のチャネル領域との界面又は界面近傍に不純物濃度のピークを持たせることにより、第１の半導体領域とソース・ドレイン電極界面においてショットキー障壁を任意に制御することができる。

これは、電極抵抗が小さいこと、高速なキャリアの注入が可能であること、短チャネル効果に対する耐性が高いことなどのショットキー接合の利点と、コンタクト抵抗が小さいこと、リーク電流が低いことというｐｎ接合の利点の双方を併せ持っていることを意味する。従って、ショットキートランジスタと比べると、コンタクト抵抗とリーク電流が極めて少なく、従来素子と比べると電極抵抗が小さくて短チャネル効果に強いということになる。

即ち、ソース・ドレインの寄生抵抗及びリーク電流が極めて少なく短チャネル効果に強い電界効果トランジスタを実現することが可能となる。

第１の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。 第１の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。 不純物濃度と障壁低減レベルとの関係を示す特性図。 不純物濃度と空乏層幅との関係を示す特性図。 電極表面からの距離とＡｓ濃度との関係を示す特性図。 スパッタ厚みと不純物層の厚さ及びピークＡｓ濃度との関係を示す特性図。 偏析接合形成法の原理を説明するための模式図。 第１の実施形態によるトランジスタのＶｇ−Ｉｄ特性を従来素子と比較して示す図。 第２の実施形態に係わるＭＩＳ型電界効果トランジスタの製造工程を示す断面図。 第２の実施形態に係わるＭＩＳ型電界効果トランジスタの製造工程を示す断面図。 第３の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。 第４の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。 第５の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。 第６の実施の形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。 ソース・ドレインにＮｉＳｉを用いた素子構造を示す断面図。 ソース・ドレイン部のＮｉ及びＢのＳＩＭＳプロファイルの実測値を示す図。 ソース・ドレイン部のショットキーダイオードについて、逆バイアス下で実測した電流電圧特性を示す図。 第７の実施形態に係わるＭＩＳ型電界効果トランジスタの製造工程を示す断面図。 第７の実施形態に係わるＭＩＳ型電界効果トランジスタの製造工程を示す断面図。 第８の実施形態に係わるＦｉｎ構造のＭＩＳ型電界効果トランジスタの素子構造を示す斜視図と断面図。 第８の実施形態に係わるＦｉｎ構造のＭＩＳ型電界効果トランジスタの素子構造を示す斜視図と断面図。 Ｆｉｎ構造のＭＩＳ型電界効果トランジスタの製造工程を示す図。 Ｆｉｎ構造のＭＩＳ型電界効果トランジスタの製造工程を示す図。 Ｆｉｎ構造のＭＩＳ型電界効果トランジスタの製造工程を示す図。 Ｆｉｎ構造のＭＩＳ型電界効果トランジスタの製造工程を示す図。 本発明の変形例を示す素子構造断面図。 本発明の変形例を示す素子構造断面図。 本発明の変形例を示す素子構造断面図。 本発明の変形例を示す素子構造断面図。

以下、本発明の詳細を図示の実施形態によって説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。

シリコン基板１０上にシリコン酸化膜等からなる埋め込み絶縁膜１１が形成され、この埋め込み絶縁膜１１上に第１及び第２の半導体領域１２，１３（１３ａ，１３ｂ）と金属ソース・ドレイン電極１４（１４ａ，１４ｂ）が形成されている。そして、半導体領域１２及び１３上にゲート絶縁膜１５を介してゲート電極１６が形成されている。

第１の半導体領域１２は、例えばＢ（ボロン）をドープしたｐ型層であり、チャネル領域を形成するものである。第２の半導体領域１３は、例えばＡｓを高濃度にドープしたｎ⁺ 型層であり、第１の半導体領域１２をチャネル長方向から挟んで極めて薄く形成されている。ソース・ドレイン電極１４は、金属又はシリサイドからなり、第１及び第２の半導体領域１２，１３をチャネル長方向から挟んで形成され、半導体領域１３とショットキー接合を形成している。

本実施形態では、ソース・ドレイン領域となる第２の半導体領域１３の不純物濃度を極めて高く、且つ厚みを薄くすることによって、半導体領域１３をほぼ完全に空乏化していることを特徴としている。即ち、第２の半導体領域１３は、電圧無印加の状態においてチャネル長方向の全体が空乏化される厚さに形成されている。より厳密には、第２の半導体領域１３は、ソース電極との平衡状態においてチャネル長方向の全体が空乏化される厚さ以下に形成されている。なお、第２の半導体領域１３は、不純物濃度の異なる複数の不純物層を具備してもよい。さらに、第２の半導体領域１３と第１の半導体領域１２との間に不純物濃度の低いＨＡＬＯ領域を具備してもよい。

このような条件を満たすための第２の半導体領域１３の濃度及び厚みが満たすための条件は、次のようなものである。即ち、第２の半導体領域１３をほぼ完全に空乏化させるためには、その厚みを、第１及び第２の半導体領域１２，１３の接合面及び、第２の半導体領域１３とソース電極１４との接合面近傍にそれぞれ形成される、空乏層の厚みと同等以下にすればよい。空乏層の厚み（Ｗ）は、第２の半導体領域１３のピーク濃度（Ｎ）を用いて次のようにして算出できる。

まず、第２の半導体領域１３とソース電極１４の接合面近傍に形成される空乏層の厚みＷ１は、近似的に
Ｗ１＝｛（２・ε_s・φ_ｂ ）／（ｑ・Ｎ）｝^1/2 …（１）
となることが知られている。但し、ε_s は半導体の誘電率、φ_b は半導体界面のショットキー障壁高さ、ｑは素電荷である。ここで、φ_b は０〜Ｅgまでの値をとることが知られているため、平均としてφ_b ＝Ｅg／２を代入すると
Ｗ１＝（（ε_s・Ｅ_g）／（ｑ・Ｎ））^1/2 …（２）
となる。

一方で、第１及び第２の半導体領域１２，１３の接合面近傍に形成される空乏層の厚みＷ２は、近似的に
Ｗ２＝｛（２・ε_s・Ｖ_bi／ｑ）・（Ｎ₁₂＋Ｎ₁₃）／（Ｎ₁₂・Ｎ₁₃）｝^1/2 …（３）
となることが知られている。但し、ε_s は半導体の誘電率、Ｎ₁₂は半導体領域１２の不純物濃度、Ｎ₁₃は半導体領域１３の不純物濃度、Ｖ_biは半導体領域１２，１３の界面におけるビルトインポテンシャル、ｑは素電荷である。ここで、Ｖ_biは半導体領域１２，１３の不純物濃度が多い場合にはＥｇ程度となることが知られており、さらに、Ｎ₁₂及びＮ₁₃をＮで代表させると、
Ｗ２＝２・｛（ε_s・Ｅg）・（ｑ・Ｎ）｝^1/2 …（４）
となる。ここで、今求めたＷ２は半導体領域１２，１３の双方に存在する空乏層の合計であるから、半導体領域１２中のみに存在する空乏層厚みＷ３はその平均として、
Ｗ３＝｛（ε_s・Ｅg）・（ｑ・Ｎ）｝^1/2 …（５）
となる。以上より、Ｗ＝Ｗ１＋Ｗ３であるから、
Ｗ＝２・｛（ε_s・Ｅg）・（ｑ・Ｎ））^1/2 …（６）
となる。なお、不純物濃度Ｎは活性化している不純物濃度である。従って、第２の半導体領域１３の厚みの取り得る範囲は、次式で表される。

Ｌ≦２・｛（ε_s・Ｅ_g ）／（ｑ・Ｎ）｝^1/2 …（７）
また、上式はソース電極１４から，ゲート電極１６端部直下までの距離Ｌを用いて別の形に書くことができる。即ち、ＬＳＩの基本素子として用いるトランジスタの場合、チャネル領域においてはゲート電極からの電界が極めて強いと考えられる。従って、ゲートより下に入り込んだ半導体領域１３は、ゲート近傍ではゲート電界によって空乏化されているとみなしてよい。従ってこの場合、ソース電極１４からゲート電極１６端部直下までの距離が上式のＷ以下であれば本発明の条件を満たしていると言える。即ち、
Ｌ≦２・（（ε_s・Ｅ_g）／（ｑ・Ｎ））^1/2 …（８）
であれば良い。この関係を図示したものを図２に示す。

さらに、実用的には第２の半導体領域１３は、厚みが１０ｎｍ以下であるか、濃度が４×１０¹⁹ｃｍ^-3以上であることが望ましい。この理由は、本発明がソース電極のショットキー障壁を変調するためのものであることに起因している。以下、図を用いて説明する。本発明でショットキー障壁を変調するメカニズムは図３に示した通りである。即ち、界面近傍への不純物のドーピングにより、鏡像電荷によるショットキー障壁の低減効果を増強している。この低減効果は不純物濃度に著しく依存しており、充分な障壁低下と考えられる熱励起エネルギー（トランジスタ動作状態のＳｉであれば約０．０６ｅＶ程度）の３倍程度以上の低下を実現するには、４×１０¹⁹ｃｍ^-3程度以上の不純物濃度が必要である。Ｓｉを基板として用い、使用温度に３００Ｋを想定した場合の上式の関係を図４に示す。図中に斜線で示した領域が、本実施形態のトランジスタにおける第２の半導体領域１３の不純物濃度及び厚みが満たすべき関係を示している。即ち、第２の半導体領域１３は、厚みが１０ｎｍ以下であるか、濃度が４×１０19ｃｍ-3以上であることが望ましいことになる。この効果は濃度が高いほど大きく，さらに望ましくは１×１０²⁰ｃｍ^-3程度以上にするのがよい。

上記条件から本実施形態では、第２の半導体領域１３の厚さを４ｎｍに設定し、不純物濃度を１×１０²⁰ｃｍ^-3に設定することにより、半導体領域１３の完全空乏化を行っている。ちなみにこの条件は、図４に示された、本発明の効果が享受される範囲の中では比較的ボーダーに近い条件であるが、予想通リの優れた特性を示すことを確認している。このことは、上述の式の正確さを裏付けている。

なお、第２の半導体領域１３の完全空乏化は、例えば接合容量の測定やＥＤＸによる濃度測定などから確認することが可能である。

ここでは具体的にＳＩＭＳ測定によって本発明の効果が享受できるような構造になっているかどうかを判断するための手順を示す。図５は本発明による第１の実施形態のソース・ドレイン電極部のＡｓ及びＣｏのＳＩＭＳプロファイルである。シリサイド化前のＣｏスパッタ膜厚は１２ｎｍである。ＳＩＭＳプロファイルでは、界面のミクロな凹凸がプロファイルをブロードに見せてしまうため、ピーク濃度は分かっても不純物層の正確な厚みを求めることは難しい。このような場合、次のような工夫をすることでそれを見積もることが可能である。まず、この凹凸がＣｏＳｉ₂ 電極の凹凸と対応していることを考慮して、界面近傍のＡｓ及びＣｏの濃度の減少率をそろえる。具体的には片対数プロットで両プロファイルの線が平行になるようにする。このとき、双方の線のオフセットが接合の厚みとなる。なお、製造プロセスによっては、メタルソース界面よりも、電極表面側の方が濃度が高くなる場合もあるが、本発明では、メタル界面近傍の不純物濃度が重要なので、界面近傍でのピーク濃度を問題とする。

Ａｓ及びＢを不純物として用い、Ｃｏシリサイドをメタル電極とした場合の、メタルスパッタ量と不純物濃度及び不純物層厚みの関係は、例えば図６のようになる。

上述の方法を用いても、後で図１０に示すような、底面と水平方向で不純物のプロファイルが異なるような実施形態の場合だと、本来は水平方向のプロファイルをＳＩＭＳ測定で求めることは困難である。しかし、本発明では、メタル界面近傍の不純物濃度におけるピークの濃度を問題としているため、ＳＩＭＳによって測定できる底面のピーク濃度を用いても問題ない。

さらに、式（８）を用いれば、ＳＩＭＳによって求めた底面のピーク不純物濃度と断面ＴＥＭなどによって求めた、ソース電極からゲート電極端部直下までの距離を用いることによって、容易に本発明の効果が享受できる構造かどうかを判断することができる。

但し、ＳＩＭＳ測定によって濃度を測定する場合には、ＳＩＭＳによって求められる不純物濃度が必ずしも活性化した不純物濃度を表していないことに注意しなければならない。即ち、本発明で問題としているように不純物濃度が比較的高い場合には、ＳＩＭＳで求められた不純物濃度に活性化している不純物の割合を掛けなければならない。

上述のように、薄い領域に極めて高濃度の不純物を導入しようとすると、濃度や深さの制御が極めて困難となる。しかし、例えばここで述べる偏析接合形成法を用いればこれを極めて容易に実現することができる。

図７は、偏析接合形成法の原理を説明するためのものである。不純物が含まれた半導体基板をシリサイド化する際、イオン注入した深さよりも深い領域をシリサイド化すると、偏析現象を利用して極めて高濃度の不純物を、薄い領域内に導入することができる。即ち、図７（ａ）に示すように、表面近傍に浅く不純物をイオン注入した後に、注入深さ（不純物濃度がピークを持つ深さ）よりも深い位置までシリサイド化を行うと、図７（ｂ）に示すように、シリサイドの端部から極めて狭い範囲に高濃度の不純物領域を形成することができる。これは、シリサイド化を行う温度では、不純物の拡散は起こらず、シリサイド化に伴う偏析現象によって、接合の深さと不純物の濃度を制御できるためである。そして、最初のイオン注入で不純物濃度や深さのばらつきがあっても、その影響を最小限に止めることが可能となる。

このように、本実施形態によるＭＩＳ型電界効果トランジスタの構造は、第２の半導体領域１３からなるソース・ドレイン領域の厚みが極めて薄く高濃度である上に、その領域が完全に空乏化したトランジスタと見なすことができる。これは、高速なキャリアの注入が可能であること、短チャネル効果に対する耐性が高いことなどの、ショットキー接合の利点と、リーク電流が低いというｐｎ接合利点の双方を併せ持っていることを意味する。従って、本実施形態によるトランジスタのＶｇ−Ｉｄ特性は、図８に示すように、ショットキートランジスタと比べるとリーク電流が極めて少なく、従来素子と比べると短チャネル効果に強いものとなる。

なお、本実施態様における特に望ましい構造としては、次のものがあげられる。

(1) 第１の半導体領域１２はｐ型層であり、第２の半導体領域１３はｎ⁺ 型層であること。

(2) 不純物濃度で決まる空乏層幅Ｗは、第２の半導体領域１３の不純物濃度をＮ、誘電率をε_s 、バンドギャップをＥ_g 、素電荷をｑとしたとき、
Ｗ＝２×（ε_s・Ｅ_g ／ｑ・Ｎ）^1/2
で定義されること。

(3) 第２の半導体領域１３の不純物濃度Ｎは４×１０¹⁹ｃｍ^-3以上であること。

(4) 第１，第２の半導体領域１２，１３及びソース・ドレイン電極１４は、絶縁層１１上に形成されていること。

(5) 第１及び第２の半導体領域１２，１３はＳｉであり、ソース・ドレイン電極１４は金属又は金属シリサイドであること。

(6) ソース電極１４から，ゲート電極１６の端部の直下までの距離は、空乏層幅以下であること．
（第２の実施形態）
図９及び図１０は、本発明の第２の実施形態に係わるＭＩＳ型電界効果トランジスタの製造工程を示す断面図である。本実施形態は、ＳＯＩではなくＳｉ基板上に形成した例である。

まず、図９（ａ）に示すように、面方位（１００），比抵抗２〜６Ωｃｍのシリコン基板２０（以下、単に基板と表記する）を用意し、公知の方法により素子分離領域を形成し（図示せず）、さらにイオンインプランテーション法などによってチャネルとなるべきｐ型不純物領域（第１の半導体領域）２２を形成する。

次いで、図９（ｂ）に示すように、後述する酸化膜生成法（以下、酸化膜生成法と表記する）により、第１の半導体領域２２の表面に膜厚１〜１０ｎｍのシリコン酸化膜を形成する。これがゲート絶縁膜２５となる。ここで更に、後述する酸化膜窒化法（以下、酸化膜窒化法と表記する）によりシリコン酸化膜をシリコン酸窒化膜に変質させれば、後で作製するゲート電極からの不純物の突き抜けを防止することができる。

次いで、図９（ｃ）に示すように、ポリシリコン膜を減圧化学的気相堆積（ＬＰ−ＣＶＤ）法などによって堆積し、公知のリソグラフィー及びパターニング技術を用いてゲート電極２６及びゲート側壁絶縁膜２７を作製する。

次いで、図１０（ａ）に示すように、例えば加速電圧３０ｋｅＶ，ドーズ量２×１０¹⁵ｃｍ^-2において、例えばＡｓのイオン注入を行い、第１の半導体領域２２内に高濃度不純物層（第２の半導体領域）２９を作製する。

次いで、図１０（ｂ）に示すように、ゲート側壁絶縁膜２７を公知のＲＩＥ法などによってエッチングして薄くした後、例えば加速電圧４０ｋｅＶ，ドーズ量５×１０¹⁴ｃｍ^-2の条件において、例えばＩｎのイオン注入を行い、チャネル領域と高濃度不純物層２９との間にＨＡＬＯ領域２８を作製する。さらに、例えば加速電圧１ｋｅＶ，ドーズ量１×１０¹⁵ｃｍ^-2の条件おいて、例えばＡｓのイオン注入を行い、チャネル領域と高濃度不純物層２９との間でＨＡＬＯ領域２８上に高濃度不純物領域２３（第３の半導体領域）を作製する。その後、ＲＴＡ若しくはＦＬＡ法などの公知の技術によって不純物の活性化を行う。このとき、前述の偏析接合形成法を用いる場合は、ここで形成された高濃度不純物領域２３の厚みが次のシリサイド化によって形成させるメタル電極厚みよりも薄くなるようにする。

次いで、図１０（ｃ）に示すように、例えばニッケル（Ｎｉ）などの金属をスパッタ法などによって１０ｎｍ程度の厚さに成膜し、例えば３００〜５００℃で３０〜２００秒程度アニールし、シリサイド化後、未反応のＮｉを除去することでメタル電極２４を形成する。このメタル電極２４の形成に伴い、第２の半導体領域２３は第１の半導体領域２２側に押し出され、これによってメタル電極２４とチャネル領域との間に極めて薄い高濃度の第３の半導体領域２３が形成されることになる。

なお、本実施形態では、ゲート電極２６上にもシリサイド２４’が形成されているが、これはゲート電極２６上にもＮｉを成膜したからである。Ｎｉを成膜する際にゲート電極２６上をマスクしておけば、第１の実施形態と同様にソース・ドレインのみにシリサイドを形成することが可能である。また、ＮｉやＣｏをスパッタした後にシリサイド化した場合、金属単体の膜厚に比してＮｉシリサイドの場合は３倍程度、Ｃｏシリサイドの場合は２倍程度となる。

かくして製造された電界効果トランジスタにおいては、第１の実施形態と同様に、第３の半導体領域２３からなるソース・ドレイン領域の厚みが極めて薄く高濃度である上に、その領域が完全に空乏化したトランジスタと見ることができる。従って、第１の実施形態と同様に、ソース・ドレインの寄生抵抗の低減及び短チャネル効果の抑制と共にリーク電流の低減をはかることができる。

ここで、酸化膜生成法、窒化膜・酸窒化膜生成法、及び酸化膜窒化法について詳述しておく。

［酸化膜生成法の例］
酸化膜生成法としては、例えば酸素ガスを含む雰囲気中で、例えば９００℃程度に加熱する、直接酸化法を用いることができる。又は、酸素ラジカル雰囲気中、例えば室温〜８００℃程度に加熱するラジカル酸化法を用いることができる。又は、ハロゲン添加水素化珪素ＳｉＨ_xＤ_yＣｌ_zＦ_4-x-y-z （但し、ｘ，ｙ，ｚは４−ｘ−ｙ−ｚが負とならない０〜４の任意の正の整数）若しくはハロゲン添加水素化珪素Ｓｉ₂Ｈ_xＤ_yＣｌ_zＦ_6-x-y-z （但し、ｘ，ｙ，ｚは６−ｘ−ｙが負とならない０〜６の任意の正の整数）と、酸素（Ｏ₂ ）ガス，オゾン（Ｏ₃ ）ガス，酸化窒素（ＮＯ）ガス，亜酸化窒素（Ｎ₂Ｏ）ガス若しくは酸素ラジカルを反応させて生成するＣＶＤ法などを用いることができる。

［酸化膜窒化法の例］
酸化膜窒化法の例としては、ＮＨ_xＤ_yＦ_1-x-y 雰囲気中で、例えば９００℃程度に加熱する直接窒化法を用いることができる。又は、窒素ラジカル雰囲気中、例えば室温〜８００℃程度に加熱するラジカル窒化法を用いることもできる。又は、アンモニア（ＮＨ₃ ），ＮＯ，Ｎ₂Ｏなどで窒化する後窒化法を用いることもできる。又は、ＳｉＨ_xＤ_yＣｌ_zＦ_4-x-y-z 若しくはＳｉ₂Ｈ_xＤ_yＣｌ_zＦ_6-x-y-z と、ＮＨ_xＤ_yＦ_1-x-y 若しくは窒素ラジカルを反応させて生成するＣＶＤ法などを用いることもできる。

［窒化膜・酸窒化膜生成法］
本実施形態では、直接酸化法やラジカル窒化法を併用するなどして酸窒化膜を形成したが、例えばレーザーアブレーション法やスパッタ法、反応性スパッタ法、ＣＶＤ法、単原子層逐次堆積法（アトミック・レイヤー・デポジッション法）などの膜形成法によって成膜しても、全く同様に適用することができる。

また、絶縁膜として、シリコン酸化膜，窒化膜，酸窒化膜を用いた例を示したが、例えばハフニウム（Ｈｆ），ジルコニウム（Ｚｒ），ランタン（Ｌａ），セレン（Ｓｅ）などの酸化膜，窒化膜，酸窒化膜、更にはアルミナ（Ａｌ₂Ｏ₃ ），窒化アルミニウム（ＡｌＮ），酸窒化アルミニウム（ＡｌＯＮ）などを絶縁膜として用いても同様に適用することができる。

（第３の実施の形態）
図１１は、本発明の第３の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。

本実施形態は、第２の実施の形態において、第１の実施形態と同様に基板にＳＯＩ基板を用いたものである。即ち、シリコン基板３０上にシリコン酸化膜等の埋め込み絶縁膜３１が形成され、この上に第１の半導体領域３２，第２の半導体領域３３，ソース・ドレイン電極３４，ゲート絶縁膜３５，ゲート電極３６，側壁絶縁膜３７，ＨＡＬＯ領域３８，高濃度不純物層３９が形成されている。

このように本実施形態は、ＳＯＩ基板を用いた以外は第２の実施形態と基本的に同じ構成であり、製造方法も基本的に同じである。従って、第２の実施形態と同様の効果が得られる。

（第４の実施形態）
図１２は、本発明の第４の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。本実施形態は、ＣＭＯＳ構造に本発明を適用した場合の例を示している。ここで、ｐＭＯＳとｎＭＯＳの双方に本発明を適用してもよいが、ここでは本発明を適用することによって得られる別の効果を説明するために、ショットキートランジスタと組み合わせた例を示す。

本実施形態のＣＭＯＳ構造の例は、ＳＯＩ基板４０上に形成されたｐ型不純物領域５２及びｎ型不純物領域６２と、ｎ型高濃度不純物領域５３と、Ｐｔシリサイドからなる金属ソース／ドレイン電極５４，６４と、ゲート絶縁膜５５，６５と、ゲート電極５６，６６と、素子分離領域４３とからなる。

具体的には、シリコン基板４０上にシリコン酸化膜等からなる埋め込み絶縁膜４１が形成され、この上にＳｉ等の半導体層が形成されている。半導体層は素子分離絶縁膜４３により素子分離されており、ｐＭＯＳ形成領域にはｎ型不純物がドーピングされ、ｎＭＯＳ形成領域にはｐ型不純物がドーピングされている。ｎＭＯＳ形成領域のｐ型不純物がドーピングされた半導体層である第１の半導体領域５２の側面には、第１の実施形態と同様に、ｎ型不純物が高濃度にドーピングされた第２の半導体領域５３とＰｔシリサイドからなるソース・ドレイン電極５４が形成され、半導体領域５２，５３上にはゲート絶縁膜５５を介してゲート電極５６が形成されている。これにより、第１の実施形態と同様のｎＭＯＳトランジスタが構成されている。

一方、ｐＭＯＳ形成領域のｎ型不純物がドーピングされた第３の半導体領域６２の側面には、Ｐｔシリサイドからなりショットキー電極となるソース・ドレイン電極６４が形成され、半導体領域６２上にはゲート絶縁膜６５を介してゲート電極６６が形成されている。これにより、ｐＭＯＳのショットキートランジスタが構成されている。

ショットキートランジスタは、既に述べたとおり、優れた利点を持つものの、リーク電流が大きく、動作電流が小さいといった欠点を持っている。しかし、この欠点は、ソース・ドレインのメタル材料を変えることで改善が可能であり、例えばＰｔシリサイドを電極として用いたｐＭＯＳは従来素子と比べて遜色が無いほど優れた特性を示すことが知られている。しかし、この改善効果はキャリアに対して相反的なのでＰｔシリサイドをｎＭＯＳのソース・ドレインに対して用いることはできない。このような問題から、ショットキートランジスタによってＣＭＯＳを実現するためには、ｐＭＯＳとｎＭＯＳとで異なるメタル材料を用いる必要があるが、これは素子の作製を極めて困難にしている。

そこで本実施形態のように、図１２に示すように、ｐＭＯＳはＰｔシリサイドのショットキートランジスタ、ｎＭＯＳは本発明によるトランジスタという構造を用いれば、ＰｔシリサイドをｎＭＯＳに対して用いても、本発明の効果により良好な特性を示すため、電極メタル材料にＰｔシリサイドだけを用いてＣＭＯＳ構造を実現することができる。

同様にして、ｎＭＯＳに用いた場合に良好な特性を示すようなメタル材料（ＥｒシリサイドやＹｂシリサイドなど）を用いたショットキートランジスタとして、ｐＭＯＳに対して本発明を適用したようなＣＭＯＳ構造も実現可能である。

なお、本実施態様における特に望ましい構造としては、次のものがあげられる。

(1) 第２の半導体領域５３のチャネル長方向の厚さは１０ｎｍ以下に形成され、且つ不純物濃度で決まる空乏層幅よりも薄く形成されていること。

(2) 不純物濃度で決まる空乏層幅Ｗは、第２の半導体領域５３の不純物濃度をＮ、誘電率をε_s 、バンドギャップをＥ_g 、素電荷をｑとしたとき、
Ｗ＝２・｛（ε_s・Ｅ_g ）／（ｑ・Ｎ）｝^1/2
で定義されること。

(3) 第１の半導体領域５２はｐ型層であり、第２の半導体領域５３はｎ⁺ 型層であり、第３の半導体領域はｎ型層であること。

(4) 第２の半導体領域５３の不純物濃度Ｎは４×１０¹⁹ｃｍ^-3以上であること。

(5) 第１，第２，第３の半導体領域５２，５３，６２及びソース・ドレイン電極５４，６４は、絶縁層上に形成されていること。

(6) 第１，第２，第３の半導体領域５２，５３，６２はＳｉであり、ソース・ドレイン電極５４，６４は金属又は金属シリサイドであること。

(7) ソース電極５４から，ゲート電極５６の端部の直下までの距離は、空乏層幅以下であること。

（第５の実施形態）
図１３は、本発明の第５の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。

シリコン基板１１０上にシリコン酸化膜等からなる埋め込み絶縁膜１１１及びチャネル領域１１２が形成され、このチャネル領域１１２上にゲート絶縁膜１１３、ゲート電極１１４及びゲート側壁絶縁膜１１５が形成されている。そして、チャネル領域１１２を挟んでソース・ドレイン電極１１６が形成されている。ここで、ソース・ドレイン電極１１６のチャネル領域１１２との界面１１７に，ショットキー障壁を変調させる不純物を高濃度に含んでいることが本実施形態の特徴となっている。

本実施形態の本質はソース・ドレイン電極１１６のショットキー障壁高さを、界面１１７によって変調させることにある。即ち、本来、ソース・ドレイン電極１１６のショットキー障壁高さは、その材料によってほぼ決まってしまうことから、これを所望の値に制御することは難しいとされてきた。しかし、ショットキー障壁は、実際には界面の性質によってほぼ決まっており、ここに不純物を導入することで、ショットキー障壁高さを変調することが可能となる。

このように本実施形態によれば、ソース・ドレインのショットキー障壁高さを、界面１１７に含まれた不純物によって任意に制御可能することができる。従って、ソース・ドレインの金属材料に関わりなく最適なショットキー障壁高さを設定することができ、トランジスタ特性の向上を図ることができる。

また、本実施形態では、不純物が半導体側に染み出していない構造とすることで、短チャネル効果に対する耐性が更に向上できる、不純物の位置や数が素子毎にある程度ばらついても、その影響を最小限に抑えられるなどの利点もある。

（第６の実施の形態）
図１４は、本発明の第６の実施の形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。

シリコン基板２１０上にシリコン酸化膜等からなる埋め込み絶縁膜２１１及びチャネル領域２１２が形成され、このチャネル領域２１２上にゲート絶縁膜２１３、ゲート電極２１４及びゲート側壁絶縁膜２１５が形成されている。そして、チャネル領域２１２を挟んでソース・ドレイン電極２１６が形成されているが、ここでソース・ドレイン電極２１６のチャネル領域２１２との界面近傍領域２１７は、ショットキー障壁を変調させる不純物をチャネル領域２１２よりも高濃度に含んでおり、このことが本実施形態の特徴となっている。

本実施形態では、界面近傍領域２１７に含まれたショットキー障壁を変調する不純物がソース・ドレイン電極２１６のショットキー障壁を変調している。一方で、金属の内部においても不純物が存在しているが、このことは第５の実施形態における効果を損なわない。従って、本実施形態は第５の実施の形態と実質的に同一の構造と見なすことができる。

第６の実施形態の一例として、ソース・ドレイン電極にＮｉＳｉを、ショットキー障壁を変調する不純物にＢ（ボロン）を用いた場合の構成及び特性の例を示す。図１５は、この場合の素子構造を示す断面図である。図１６は、ソース・ドレイン部のＮｉ及びＢのＳＩＭＳプロファイルの実測値であり、図１５中の矢印方向を深さ方向としている。

図１６から分かるように、Ｎｉの濃度プロファイルは界面近傍で急激に減少している。一方、Ｂの濃度はチャネルよりもソース・ドレイン部の方が高くなっており、更にソース・ドレイン部のチャネルとの界面近傍にピークを持っている。本来はアブラプトになっているはずの金属と半導体の界面が、ある程度幅を持っているように見えるのは、界面のラフネスの影響とＳＩＭＳ測定の分解能限界によるものである。Ｎｉのプロファイルと比較することで、ＢがＮｉＳｉの界面から内部にかけて存在しており、図１５に示したような構造が良好に形成されていることが分かる。なお、この例ではＳｉ側にはＢが殆ど存在していない。このように、本実施形態による構造となっているかどうかは、図１６で示したＳＩＭＳ分析やＥＤＸ分析などによって、界面近傍の不純物プロファイルを測定することで確認できる。

図１７は、ソース・ドレイン部と同様の構造（ＣｏＳｉ₂ を用いてＢをドープした接合）をｐ型シリコン上に形成したショットキーダイオードについて、逆バイアス下で実測した電流電圧特性である。比較のため、Ｂを含まない場合の特性（Ｓｃｈｏｔｔｋｙ）も併記してある。図１７は、ホールがショットキー障壁を乗り越えて流れる際の流れやすさを意味しており、本実施形態を適用することで通常のショットキーダイオードと比べ、著しくホールが流れやすくなることが分かる。このことは、上述したように、本発明を適用することで、ホールに対するショットキー障壁が著しく低減されていることを示している。

後述する実施形態におけるデバイス作製方法では、ソース・ドレイン電極の作製に偏析接合形成法を用いている。本実施形態の本質はその構造にあるため、ソース・ドレイン電極の形成方法については特に限定はないが、現時点では偏析接合形成法が最も適したソース・ドレイン電極形成手法であるため、ここでそのプロセスについて詳述しておく。

偏析接合形成法は少なくとも、不純物を半導体に導入する工程と、導入した不純物を活性化する工程と、半導体上に金属を導入する工程と、加熱処理により金属と半導体を反応させて不純物を偏析させる工程と、からなっている。ここで重要なのは，金属を導入する工程の直前において、不純物を含有する半導体領域が最終的にでき上がる金属層の厚みと同じかより薄く形成されているように各種条件を調整する必要があることである。このようにすることで、前記ソース・ドレイン電極を良好に形成することができる。また、不純物を活性化する工程は必ずしも必要ではないが、この工程を行うことで、でき上がった際の不純物の活性が高くなり、またプロファイルも変化する．
（電極の材質及びショットキー障壁を変調する不純物の具体例）
本実施形態では、ソース・ドレイン電極の材質及びショットキー障壁を変調する不純物の種類についても任意の材料を選択することができるが、従来プロセスとの整合性を考慮すると、電極材料はＣｏシリサイド，Ｎｉシリサイド，Ｐａシリサイドなどがよい。この場合、ｎＭＯＳならＡｓ（砒素），Ｐ（リン）及びＳｂ（アンチモン）、ｐＭＯＳならＢ（ボロン），Ｉｎ（インジウム），Ｇａ（ガリウム）をショットキー障壁を変調する材料として用いれば、電極材料を変えずにインプラするイオン種を変えるだけでＣＭＯＳ構造を作製可能である。

ショットキー障壁を変調する不純物としては、上記のほかに金属材料を用いることもできる。即ち、ｎＭＯＳに対しては例えばＥｒやＹｂ、ｐＭＯＳに対しては例えばＰｔをインプラしておいてから、Ｎｉをスパッタしてシリサイデーションすると、他の不純物同様、ＮｉシリサイドとＳｉ界面近傍にＥｒシリサイド若しくはＰｔシリサイドが形成されてショットキー障壁を変調できる。

さらに、酸素（Ｏ）や窒素（Ｎ）などもシリサイデーションによって偏析させることができるため、本発明に適用可能である。例えば、半導体がＳｉの場合、ＳｉＯ₂ やＳｉＮなどの絶縁材料は、フェルミレベルピニング現象（フェルミレベルがピニングされることで、ショットキー障壁のコントロールが困難となる現象）を緩和させることが知られており、そのような場合には、ＯやＮをインプラしておくと良い。同様の目的で、ヘリウム（Ｈｅ）やフッ素（Ｆ）といった元素も使用できる。

電極材料をトランジスタのタイプによって変える場合は、勿論、Ｅｒシリサイド，Ｐｔシリサイドといった材料も利用可能である。この場合、ｎＭＯＳにはＥｒシリサイドを、ｐＭＯＳにはＰｔシリサイドを用いるのが好ましく、その場合の不純物の種類としては、ＥｒシリサイドやＹｂシリサイドにはＰ，Ａｓ，アンチモンが、また、ＰｔシリサイドにはＢ，インジウムを用いるのが良い。

前述した偏析接合形成法を用いる場合、用いるイオン種によってプロファイルが大きく変わってくる。特に、本発明で必要となるような，メタル内部に不純物が多く存在するようなプロファイルを実現するには、Ｂ（ボロン）やＰ（リン）のように、軽い元素種が適している。逆に、プロファイルが半導体側に染み出していても良いなら、Ａｓ（砒素）やＩｎ（インジウム）を用いると、偏析によって生じる界面の濃度を高くできる。

ＣＭＯＳ構造にも勿論本発明を適用することができる。その場合、ｐＭＯＳ，ｎＭＯＳの双方に本発明を適用しても勿論良いが、ｐＭＯＳにＰｔシリサイドのショットキートランジスタを用い、ｎＭＯＳにＰｔシリサイド電極を用いた本発明によるｎ型トランジスタを用いるという組み合わせや、ｎＭＯＳにＥｒシリサイドのショットキートランジスタを用い、ｐＭＯＳにＥｒシリサイド電極を用いた本発明によるｎ型トランジスタを用いるという組み合わせも有用であり、この場合も単一のシリサイド材料を用いて高性能なＣＭＯＳが実現できる。なお、ここで示した例については、通常のＭＯＳトランジスタと組み合わせていても勿論問題ない。

（第７の実施形態）
図１８及び図１９は、本発明の第７の実施形態に係わるＭＩＳ型電界効果トランジスタの製造工程を示す断面図である。

まず、図１８（ａ）に示すように、シリコン基板５１０上にＢＯＸ酸化膜５１１を介してシリコン層５１２を形成したＳＯＩ基板上に、公知の技術により素子分離領域（図示せず）を形成した後、ゲート酸化膜５１３及びゲート電極５１４を形成する。必要ならば、ここでポスト酸化を行う（図示せず）。

次いで、図１８（ｂ）に示すように、窒化シリコン膜を減圧化学的気相堆積（ＬＰ−ＣＶＤ）法などによって堆積した後、ＲＩＥ法などによってエッチバックすることによりゲート側壁窒化シリコン膜５１５を作製する。

次いで、図１８（ｃ）に示すように、Ｓｉを選択成長することによってシリコン層５１２上にせり上げＳｉ層をエピタキシャル成長する。このとき、この層の材質をＳｉＧｅ層としてもかまわない．
次いで、図１９（ｄ）に示すように、不純物をイオンインプランテーションし、活性化することで不純物領域５１８を形成する。続いて、スパッタ法などにより、Ｎｉ膜５１９を形成する。

次いで、加熱処理を施すことで、シリサイデーション反応が起こり、図１９（ｅ）に示すように、ＮｉＳｉからなるソース・ドレイン電極５１６及びＮｉＳｉからなるゲート電極５１４’が形成される。ここで、ソース・ドレイン電極５１６は表面から酸化膜５１１に達する深さまで形成される。同様に、ゲート電極５１４’は表面からゲート絶縁膜５１３に達するまで形成される。更にこのとき、不純物領域５１８中の不純物が界面に偏析を起こし、ソース・ドレイン電極５１６のチャネル領域５１２との界面近傍中に不純物領域５１７が形成される。そして、未反応のＮｉを除去することにより、前記図１４に示したような構造が得られる。

なお、本実施形態ではゲート電極もメタルゲート化されている。Ｎｉのスパッタ時にゲート上部をマスクすればメタルゲート化を防止できるが、前記図１９（ｅ）のような構造にするとゲートの仕事関数も不純物によって変調されるため、本発明を用いることでショットキー障壁高さだけでなくしきい値も同時に調整することができる。

（第８の実施形態）
図２０及び図２１は、本発明の第８の実施形態に係わるＦｉｎ型構造を有するＭＩＳ型電界効果トランジスタを説明するためのもので、それぞれ（ａ）は斜視図、（ｂ）は水平断面図、（ｃ）は垂直断面図である。

図２０及び図２１において、１０１０はシリコン基板、１０１１は埋め込み絶縁膜、１０１２はチャネルを成す半導体層、１０１３はゲート絶縁膜、１０１４はゲート電極、１０１６はソース・ドレイン電極、１０１７はソース・ドレイン電極１０１６のチャネルとの界面近傍領域である。

このように、本発明をＦｉｎ型構造に対して適用した場合には、図２０（ｂ）及び図２１（ｂ）の水平断面図から分かるように、ソース・ドレイン電極の底面が存在しない形状を実現することができるため、底面のリークを激減できることである。従って、ゲートオールアラウンド型にすれば、底面のリークを完全に無くすることも可能である。また、図１４に示したようなＳＯＩ上の素子以外にも、通常の基板上に素子を形成した際の素子性能を向上できる。

図２２〜図２５は、Ｆｉｎ型ＦＥＴ構造を持つＭＩＳ型電界効果トランジスタの製造工程を示す図である。（ａ）は平面図、（ｂ）は（ａ）の矢視断面図、（ｃ）は（ａ）の矢視断面図、（ｄ）は斜視図である。上記実施形態中では、単純化のためＦｉｎの本数は１本としたが、実際に使用する際には、ここで示されるような複数のＦｉｎを持ったトランジスタも作ることが可能である。

まず、図２２に示すように、ＳＯＩ基板１０００上に公知の技術により素子分離領域（図示せず）、チャネル領域（Ｆｉｎ）となるシリコン層１０１２、ゲート酸化膜（図示せず）、を形成する。

次いで、図２３に示すように、ポリシリコン膜を堆積後、パターニングしてゲート電極１０１４を形成する。必要ならば，さらにここでポスト酸化を行う。次いで、窒化シリコン膜などを減圧化学的気相堆積（ＬＰ−ＣＶＤ）法などによって堆積し、ＲＩＥ法などによってゲート側壁窒化シリコン膜を作製しておくと、ゲートとソース・ドレインのブリッジングを防止しやすい（図示せず）。

次いで、図２４に示すように、不純物をイオンインプランテーションし、活性化することで不純物領域１０１８を形成する。次いで、図２５に示すように、スパッタ法などによりＮｉ膜をスパッタした後、加熱処理をすることで、シリサイデーション反応が起こり、ＮｉＳｉからなるソース・ドレイン電極１０１６及びＮｉＳｉからなるゲート電極１０１４’が形成される。さらに、このとき、不純物領域中の不純物が界面に偏析を起こし、ソース・ドレイン電極１０１６中に前記図１４に示したような不純物領域が形成される。最後に未反応のＮｉを除去すればＦｉｎＦＥＴ構造が完成する。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。

実施形態では、半導体基板材料としてＳｉを用いたが、必ずしもＳｉに限るものではなく、カーボン（Ｃ），シリコンゲルマニウム（ＳｉＧｅ），ゲルマニウム（Ｇｅ），シリコンカーバイド（ＳｉＣ），ガリウム砒素（ＧａＡｓ），窒化アルミニウム（ＡｌＮ）を用いることが可能である。さらに、第１の半導体領域と第２の半導体領域は必ずしも逆導電型である必要はなく、不純物濃度の異なる同一導電型であっても良い。

また、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面或いは（１１１）面等を適宜選択することができる。また本発明は、Ｆｉｎ型構造やダブルゲート構造などの三次元型も含み、あらゆるＭＩＳ型電界効果トランジスタに対して適用が可能である。

また、本発明の本質は、ソース・ドレイン電極のショットキー障壁高さを不純物によって変調することにある。従って、ゲート電極とソース・ドレイン電極のオーバーラップもしくはオフセット、電極がチャネル長方向となす角度、位置等は自由に設計してよい。

また、実施形態ではソース・ドレイン電極が埋め込み酸化膜に接して形成されていたが、必ずしもそのようにする必要はなく、図２６〜図２８に示すように離して形成しても良い。なお、図２６中の６１０〜６１７、図２７中の７１０〜７１７、図２８中の８１０〜８１７は図１４中の２１０〜２１７にそれぞれ相当している。このようにすることで、ゲート電界の強さが充分であれば、前記図１４の構造よりもコンタクト抵抗を低減することができる。逆に、せり上げたソース・ドレイン形状である必要もなく、その場合、せり上げ工程を省略できる。

また、実施形態ではＳＯＩ基板を用いたが、バルク基板上に素子を作製しても問題ない。この場合、電極底面からのリークが問題になる場合は、図２９に示すように、キャリアと同タイプの不純物層９１７を形成すると良い。なお、図２９中の９１０〜９１７は図１４中の２１０〜２１７にそれぞれ相当している。さらに、基板に歪みＳｉなどのショットキー障壁変調が期待される材料を用いることで、本発明の効果を増強することができる。

１０，２０，３０，４０…シリコン基板
１１，３１，４１…埋め込み絶縁膜
１２，２２，３２，５２…ｐ型半導体層（第１の半導体領域）
１３，２３，３３，５３…ｎ⁺ 型半導体層（第２の半導体領域）
１４，２４，３４，５４，６４…ソース・ドレイン電極
１５，２５，３５，５５，６５…ゲート絶縁膜
１６，２６，３６，５６，６６…ゲート電極
２７…側壁絶縁膜
２８…ＨＡＬＯ領域
２９…高濃度不純物層
４３…素子分離領域
６２…ｎ型半導体層（第３の半導体領域）
１１０，２１０，５１０，１０１０…シリコン基板
１１１，２１１，５１１，１０１１…埋め込み絶縁膜
１１２，２１２，５１２，１０１２…チャネル領域
１１３，２１３，５１３，１０１３…ゲート絶縁膜
１１４，２１４，５１４，１０１４…ゲート電極
１１６，２１６，５１６，１０１６…ソース・ドレイン電極
１１５，２１５，５１５…側壁絶縁膜
１１７…界面
２１７，５１７，１０１７…界面近傍領域
５１８，１０１８…不純物領域

Claims (12)

1. チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成された金属シリサイドからなり、ショットキー接合を成すソース・ドレイン電極とを具備してなり、
   前記ソース・ドレイン電極は前記チャネル領域の平均的な不純物濃度よりも高い不純物濃度を有し、前記ソース・ドレイン電極と前記チャネル領域との界面又は界面近傍に前記不純物濃度のピークを有する第２の半導体領域が形成されていることを特徴とする電界効果トランジスタ。
2. 前記ソース・ドレイン電極は、前記第１の半導体領域をチャネル長方向から挟んで形成されていることを特徴とする請求項１記載の電界効果トランジスタ。
3. 前記ソース・ドレイン電極の不純物は、前記第１の半導体領域と前記ソース・ドレイン電極との界面においてショットキー障壁を変調させるものであることを特徴とする請求項１又は２記載の電界効果トランジスタ。
4. 前記ショットキー障壁を変調する不純物は、Ａｓ（砒素）又はＩｎ（インジウム）であることを特徴とする請求項３記載の電界効果トランジスタ。
5. 前記第１の半導体領域及び前記ソース・ドレイン電極は、絶縁層上に形成されていることを特徴とする請求項１〜４の何れかに記載の電界効果トランジスタ。
6. 前記第２の半導体領域の前記チャネル領域に接する部分は、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化されてなることを特徴とする請求項１記載の電界効果トランジスタ。
7. 前記第２の半導体領域の前記チャネル領域に接する部分のチャネル長方向の厚さは、前記ソース電極との平衡状態においてチャネル長方向の全体にわたって空乏化される厚さ以下であることを特徴とする請求項６記載の電界効果トランジスタ。
8. 前記第２の半導体領域の不純物濃度は４×１０¹⁹ｃｍ^-3以上であり、前記第２の半導体領域のチャネル長方向の厚さは１０ｎｍ以下に形成され、且つ前記不純物濃度で決まる空乏層幅よりも薄く形成されていることを特徴とする請求項１記載の電界効果トランジスタ。
9. 前記第２の半導体領域の前記チャネル長方向の厚さをＷｉ、不純物濃度をＮ、誘電率をε_s 、バンドギャップをＥ_g 、素電荷をｑとしたとき、
   Ｗｉ≦２×｛（ε_s・Ｅ_g ）／（ｑ・Ｎ）｝^1/2
   の関係が成立し、且つ前記第２の半導体領域のチャネル長方向の厚さが１０ｎｍ以下、又は前記第２の半導体領域の不純物濃度が４×１０¹⁹ｃｍ^-3以上であることを特徴とする請求項１記載の電界効果トランジスタ。
10. 前記第２の半導体領域の不純物濃度Ｎが４×１０¹⁹ｃｍ^-3以上であり、且つ前記第２の半導体領域の誘電率をε_s 、バンドギャップをＥ_g 、素電荷をｑとしたときに、前記ゲート電極の端部の直下から前記ソース・ドレイン電極までの距離Ｗｓが、
    Ｗｓ≦２×｛（ε_s・Ｅ_g ）／（ｑ・Ｎ）｝^1/2
    であることを特徴とする請求項１記載の電界効果トランジスタ。
11. 前記ソース・ドレイン電極の下部にも前記第１の半導体領域よりも不純物濃度の高い第２の半導体領域が形成されていることを特徴とする請求項１記載の電界効果トランジスタ。
12. 第１の半導体領域のチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極の側部に側壁絶縁膜を形成する工程と、
    前記ゲート電極及び前記側壁絶縁膜をマスクとして前記第１の半導体領域に第１の不純物をイオン注入することにより高濃度不純物層を形成する工程と、
    前記側壁絶縁膜をエッチングにより薄くした後に、前記ゲート電極及び前記側壁絶縁膜をマスクとして前記第１の半導体領域に前記高濃度不純物層のイオン注入深さよりも浅い位置まで前記第１の不純物と同じ導電型の第２の不純物をイオン注入することにより第２の半導体領域を形成する工程と、
    前記高濃度不純物層及び第２の半導体領域の前記イオン注入した部分に対応する領域を、前記高濃度不純物層のイオン注入深さよりも浅く前記第２の半導体領域のイオン注入深さよりも深い位置までシリサイド化することにより、前記第１の半導体領域の平均的な不純物濃度よりも高い不純物濃度を有し、ショットキー接合を成す金属ソース・ドレイン電極を形成すると共に、前記第２の半導体領域を前記第１の半導体領域側に押し出し、前記ソース・ドレイン電極と前記チャネル領域との界面又は界面近傍に前記第２の不純物の偏析による不純物濃度のピークを形成する工程と、
    を含むことを特徴とする電界効果トランジスタの製造方法。

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