JP5204077B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
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Description
しかしながら、この種のショットキー接合の電界効果トランジスタにあっては、ソース・ドレインの寄生抵抗の低減及び短チャネル効果の抑制には効果があるが、ショットキー接合を利用しているために、リーク電流が大きいという問題があった。
図1は、本発明の第1の実施形態に係わるMIS型電界効果トランジスタの素子構造を示す断面図である。
W1={(2・εs・φb )/(q・N)}1/2 …(1)
となることが知られている。但し、εs は半導体の誘電率、φb は半導体界面のショットキー障壁高さ、qは素電荷である。ここで、φb は0〜Egまでの値をとることが知られているため、平均としてφb =Eg/2を代入すると
W1=((εs・Eg)/(q・N))1/2 …(2)
となる。
W2={(2・εs・Vbi/q)・(N12+N13)/(N12・N13)}1/2 …(3)
となることが知られている。但し、εs は半導体の誘電率、N12は半導体領域12の不純物濃度、N13は半導体領域13の不純物濃度、Vbiは半導体領域12,13の界面におけるビルトインポテンシャル、qは素電荷である。ここで、Vbiは半導体領域12,13の不純物濃度が多い場合にはEg程度となることが知られており、さらに、N12及びN13をNで代表させると、
W2=2・{(εs・Eg)・(q・N)}1/2 …(4)
となる。ここで、今求めたW2は半導体領域12,13の双方に存在する空乏層の合計であるから、半導体領域12中のみに存在する空乏層厚みW3はその平均として、
W3={(εs・Eg)・(q・N)}1/2 …(5)
となる。以上より、W=W1+W3であるから、
W=2・{(εs・Eg)・(q・N))1/2 …(6)
となる。なお、不純物濃度Nは活性化している不純物濃度である。従って、第2の半導体領域13の厚みの取り得る範囲は、次式で表される。
また、上式はソース電極14から,ゲート電極16端部直下までの距離Lを用いて別の形に書くことができる。即ち、LSIの基本素子として用いるトランジスタの場合、チャネル領域においてはゲート電極からの電界が極めて強いと考えられる。従って、ゲートより下に入り込んだ半導体領域13は、ゲート近傍ではゲート電界によって空乏化されているとみなしてよい。従ってこの場合、ソース電極14からゲート電極16端部直下までの距離が上式のW以下であれば本発明の条件を満たしていると言える。即ち、
L≦2・((εs・Eg)/(q・N))1/2 …(8)
であれば良い。この関係を図示したものを図2に示す。
W=2×(εs・Eg /q・N)1/2
で定義されること。
(第2の実施形態)
図9及び図10は、本発明の第2の実施形態に係わるMIS型電界効果トランジスタの製造工程を示す断面図である。本実施形態は、SOIではなくSi基板上に形成した例である。
酸化膜生成法としては、例えば酸素ガスを含む雰囲気中で、例えば900℃程度に加熱する、直接酸化法を用いることができる。又は、酸素ラジカル雰囲気中、例えば室温〜800℃程度に加熱するラジカル酸化法を用いることができる。又は、ハロゲン添加水素化珪素SiHxDyClzF4-x-y-z (但し、x,y,zは4−x−y−zが負とならない0〜4の任意の正の整数)若しくはハロゲン添加水素化珪素Si2HxDyClzF6-x-y-z (但し、x,y,zは6−x−yが負とならない0〜6の任意の正の整数)と、酸素(O2 )ガス,オゾン(O3 )ガス,酸化窒素(NO)ガス,亜酸化窒素(N2O)ガス若しくは酸素ラジカルを反応させて生成するCVD法などを用いることができる。
酸化膜窒化法の例としては、NHxDyF1-x-y 雰囲気中で、例えば900℃程度に加熱する直接窒化法を用いることができる。又は、窒素ラジカル雰囲気中、例えば室温〜800℃程度に加熱するラジカル窒化法を用いることもできる。又は、アンモニア(NH3 ),NO,N2Oなどで窒化する後窒化法を用いることもできる。又は、SiHxDyClzF4-x-y-z 若しくはSi2HxDyClzF6-x-y-z と、NHxDyF1-x-y 若しくは窒素ラジカルを反応させて生成するCVD法などを用いることもできる。
本実施形態では、直接酸化法やラジカル窒化法を併用するなどして酸窒化膜を形成したが、例えばレーザーアブレーション法やスパッタ法、反応性スパッタ法、CVD法、単原子層逐次堆積法(アトミック・レイヤー・デポジッション法)などの膜形成法によって成膜しても、全く同様に適用することができる。
図11は、本発明の第3の実施形態に係わるMIS型電界効果トランジスタの素子構造を示す断面図である。
図12は、本発明の第4の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。本実施形態は、CMOS構造に本発明を適用した場合の例を示している。ここで、pMOSとnMOSの双方に本発明を適用してもよいが、ここでは本発明を適用することによって得られる別の効果を説明するために、ショットキートランジスタと組み合わせた例を示す。
W=2・{(εs・Eg )/(q・N)}1/2
で定義されること。
図13は、本発明の第5の実施形態に係わるMIS型電界効果トランジスタの素子構造を示す断面図である。
図14は、本発明の第6の実施の形態に係わるMIS型電界効果トランジスタの素子構造を示す断面図である。
(電極の材質及びショットキー障壁を変調する不純物の具体例)
本実施形態では、ソース・ドレイン電極の材質及びショットキー障壁を変調する不純物の種類についても任意の材料を選択することができるが、従来プロセスとの整合性を考慮すると、電極材料はCoシリサイド,Niシリサイド,Paシリサイドなどがよい。この場合、nMOSならAs(砒素),P(リン)及びSb(アンチモン)、pMOSならB(ボロン),In(インジウム),Ga(ガリウム)をショットキー障壁を変調する材料として用いれば、電極材料を変えずにインプラするイオン種を変えるだけでCMOS構造を作製可能である。
図18及び図19は、本発明の第7の実施形態に係わるMIS型電界効果トランジスタの製造工程を示す断面図である。
次いで、図19(d)に示すように、不純物をイオンインプランテーションし、活性化することで不純物領域518を形成する。続いて、スパッタ法などにより、Ni膜519を形成する。
図20及び図21は、本発明の第8の実施形態に係わるFin型構造を有するMIS型電界効果トランジスタを説明するためのもので、それぞれ(a)は斜視図、(b)は水平断面図、(c)は垂直断面図である。
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
11,31,41…埋め込み絶縁膜
12,22,32,52…p型半導体層(第1の半導体領域)
13,23,33,53…n+ 型半導体層(第2の半導体領域)
14,24,34,54,64…ソース・ドレイン電極
15,25,35,55,65…ゲート絶縁膜
16,26,36,56,66…ゲート電極
27…側壁絶縁膜
28…HALO領域
29…高濃度不純物層
43…素子分離領域
62…n型半導体層(第3の半導体領域)
110,210,510,1010…シリコン基板
111,211,511,1011…埋め込み絶縁膜
112,212,512,1012…チャネル領域
113,213,513,1013…ゲート絶縁膜
114,214,514,1014…ゲート電極
116,216,516,1016…ソース・ドレイン電極
115,215,515…側壁絶縁膜
117…界面
217,517,1017…界面近傍領域
518,1018…不純物領域
Claims (12)
- チャネル領域を構成する第1の半導体領域と、前記第1の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第1の半導体領域の両側に形成された金属シリサイドからなり、ショットキー接合を成すソース・ドレイン電極とを具備してなり、
前記ソース・ドレイン電極は前記チャネル領域の平均的な不純物濃度よりも高い不純物濃度を有し、前記ソース・ドレイン電極と前記チャネル領域との界面又は界面近傍に前記不純物濃度のピークを有する第2の半導体領域が形成されていることを特徴とする電界効果トランジスタ。 - 前記ソース・ドレイン電極は、前記第1の半導体領域をチャネル長方向から挟んで形成されていることを特徴とする請求項1記載の電界効果トランジスタ。
- 前記ソース・ドレイン電極の不純物は、前記第1の半導体領域と前記ソース・ドレイン電極との界面においてショットキー障壁を変調させるものであることを特徴とする請求項1又は2記載の電界効果トランジスタ。
- 前記ショットキー障壁を変調する不純物は、As(砒素)又はIn(インジウム)であることを特徴とする請求項3記載の電界効果トランジスタ。
- 前記第1の半導体領域及び前記ソース・ドレイン電極は、絶縁層上に形成されていることを特徴とする請求項1〜4の何れかに記載の電界効果トランジスタ。
- 前記第2の半導体領域の前記チャネル領域に接する部分は、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化されてなることを特徴とする請求項1記載の電界効果トランジスタ。
- 前記第2の半導体領域の前記チャネル領域に接する部分のチャネル長方向の厚さは、前記ソース電極との平衡状態においてチャネル長方向の全体にわたって空乏化される厚さ以下であることを特徴とする請求項6記載の電界効果トランジスタ。
- 前記第2の半導体領域の不純物濃度は4×1019cm-3以上であり、前記第2の半導体領域のチャネル長方向の厚さは10nm以下に形成され、且つ前記不純物濃度で決まる空乏層幅よりも薄く形成されていることを特徴とする請求項1記載の電界効果トランジスタ。
- 前記第2の半導体領域の前記チャネル長方向の厚さをWi、不純物濃度をN、誘電率をεs 、バンドギャップをEg 、素電荷をqとしたとき、
Wi≦2×{(εs・Eg )/(q・N)}1/2
の関係が成立し、且つ前記第2の半導体領域のチャネル長方向の厚さが10nm以下、又は前記第2の半導体領域の不純物濃度が4×1019cm-3以上であることを特徴とする請求項1記載の電界効果トランジスタ。 - 前記第2の半導体領域の不純物濃度Nが4×1019cm-3以上であり、且つ前記第2の半導体領域の誘電率をεs 、バンドギャップをEg 、素電荷をqとしたときに、前記ゲート電極の端部の直下から前記ソース・ドレイン電極までの距離Wsが、
Ws≦2×{(εs・Eg )/(q・N)}1/2
であることを特徴とする請求項1記載の電界効果トランジスタ。 - 前記ソース・ドレイン電極の下部にも前記第1の半導体領域よりも不純物濃度の高い第2の半導体領域が形成されていることを特徴とする請求項1記載の電界効果トランジスタ。
- 第1の半導体領域のチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側部に側壁絶縁膜を形成する工程と、
前記ゲート電極及び前記側壁絶縁膜をマスクとして前記第1の半導体領域に第1の不純物をイオン注入することにより高濃度不純物層を形成する工程と、
前記側壁絶縁膜をエッチングにより薄くした後に、前記ゲート電極及び前記側壁絶縁膜をマスクとして前記第1の半導体領域に前記高濃度不純物層のイオン注入深さよりも浅い位置まで前記第1の不純物と同じ導電型の第2の不純物をイオン注入することにより第2の半導体領域を形成する工程と、
前記高濃度不純物層及び第2の半導体領域の前記イオン注入した部分に対応する領域を、前記高濃度不純物層のイオン注入深さよりも浅く前記第2の半導体領域のイオン注入深さよりも深い位置までシリサイド化することにより、前記第1の半導体領域の平均的な不純物濃度よりも高い不純物濃度を有し、ショットキー接合を成す金属ソース・ドレイン電極を形成すると共に、前記第2の半導体領域を前記第1の半導体領域側に押し出し、前記ソース・ドレイン電極と前記チャネル領域との界面又は界面近傍に前記第2の不純物の偏析による不純物濃度のピークを形成する工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
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