JP2014036210A - 半導体装置およびその製造方法 - Google Patents

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Kenji Kimoto
賢治 木本
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Abstract

【課題】金属材料の種類に関わらずショットキー障壁の高さおよび幅を容易に制御できる半導体装置およびその製造方法を提供すること。
【解決手段】
基板１上に、ゲート絶縁膜２を介してゲート電極３を形成する。基板１上かつゲート電極３の一方側に第１金属ソースドレイン電極６ａを形成し、ゲート電極の他方側に第２金属ソースドレイン電極６ｂを形成する。ゲート電極３の側面に絶縁性のゲート側壁膜４を設ける。基板１において第１および第２金属ソースドレイン電極６ａ,６ｂと接する領域の一部または全部に、ショットキー障壁を変調するセシウムを含有するセシウム含有領域５を形成する。ゲート側壁膜４中に固定電荷を存在させる。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関する。
半導体集積回路は、ＭＯＳＦＥＴ(ＭＯＳ電界効果トランジスタ)の微細化によって高性能化されてきた。ここで、今後も、ＭＯＳＦＥＴの微細化を継続するためには、微細化に伴って益々顕著となる短チャネル効果による特性劣化を抑制することが必須である。ここで、短チャネル効果を抑制するためには、ソースドレインをより浅く形成することが非常に効果的である。また、同時に、高いオン電流を得るために、ソースドレインは、低抵抗である必要がある。
通常、ソースドレインは、高濃度のドナーまたはアクセプターを半導体層中にイオン注入し、その後活性化アニールをすることによって形成される。このようにして形成されるソースドレインの接合深さを浅くするためには、イオン注入エネルギー（加速エネルギー）を小さくする必要がある。ところが、イオン注入エネルギーを極端に小さくすると(例えば１ｋeＶ以下)、単位時間当たりのドーズ量を十分に確保することが困難になるため、量産プロセスに適用するのが非常に困難になる。また、活性化アニールによる不純物の熱拡散によっても、接合深さが深くなってしまう。一方において、接合深さを浅くするほど、ソースドレイン抵抗は大きくなってしまう。このような理由によって、ソースドレインの浅接合化は近年益々困難になってきている。
このような問題を解決する方法として、ソースドレインを金属シリサイド等の金属を用いて形成する金属ソースドレイン構造が提案されている(例えば、非特許文献１)。上記金属シリサイドは、半導体としてのシリコン上に金属を堆積し、その後にＲＴＡ(Rapid Thermal Annealing)等の熱処理を行うことによって形成される。このような金属シリサイドの膜厚は、堆積する金属の膜厚で制御できるため制御が容易であり、従って極めて浅いソースドレインを容易に形成することができる。また、ソースドレインを金属で形成するため、非常に低抵抗にできることが期待される。
しかしながら、上記金属ソースドレイン構造には、金属と半導体との間にはショットキー接合が形成されるために、ソースドレインと半導体との間のリーク電流が大きく、また、チャネルとソースドレインとの間に形成されるショットキー障壁のために、オン電流が低下してしまうという問題がある。
このような問題を解決するために、特開２００５‐１０１５８８号公報(特許文献１)には、半導体層としてのシリコン基板中にＡsやＢ等の不純物を注入し、その後、不純物を注入した領域よりも深い領域まで金属シリサイド(金属ソースドレイン)を形成することによって金属シリサイドとシリコンの界面付近に不純物を偏析させ、金属シリサイドに接する領域にシリコン基板とは逆導電型であり且つ空乏化した不純物含有領域を形成する技術が開示されている。
上記特許文献１に開示された電界効果トランジスタにおいては、金属ソースドレインと半導体との接合特性は、ｐｎ接合とショットキー接合との中間的な状態となるため、上記非特許文献１の構造よりもリーク電流を抑制することができる。また、上記非特許文献１の場合に比べて、チャネルとソースドレインとの間に形成されるショットキー障壁高さが実効的に低減されるため、オン電流を向上させることができる。
しかしながら、上記特許文献１に開示された技術では、不純物を注入した領域よりも深い位置まで金属シリサイドを形成する必要があるために、ソースドレインの深さは不純物の注入深さよりも浅くすることができない。即ち、ｐｎ接合を用いてソースドレインを形成する従来の方法よりも浅いソースドレインを形成することは、原理的に不可能であるという問題がある。
また、用いられる不純物は半導体のドナー不純物あるいはアクセプター不純物であるため、不純物を注入した後に不純物の活性化やイオン注入によって生じた結晶欠陥を回復するための熱処理を行う場合には、不純物が熱拡散してしまう。そのために、浅いソースドレインを形成することが更に困難になるという問題がある。
また、近年のＬＳＩ製造では、大口径の半導体ウェハが用いられるが、この場合、例えば、ＳＡＬＩＣＩＤＥ（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ：自己整合シリサイド）プロセスによって金属シリサイド（金属ソースドレイン）を形成するために、スパッタ法によって金属膜を堆積すると、特にウェハ周辺部ではスパッタターゲットから飛行してくる金属粒子の入射角が大きくなるため、ゲート電極が影となり、ゲート電極直近の領域において、堆積される金属の膜厚がターゲット値よりも薄くなりやすい。このような状態でシリサイド化を実施すると、金属膜厚が薄い領域では金属シリサイドの膜厚がターゲット値よりも薄くなるため、横方向の成長も短くなり、従って、金属シリサイド（金属ソースドレイン電極６の一方）がゲート電極３に対してオフセットしてしまうという問題がある。
特開２００５‐１０１５８８号公報
シー・ワング、ジョン・ピー・スナイダー、ジェー・アール・タッカー(C.Wang，John P.Snyder，J.R.Tucker)著，「アプライド・フィジックス・レターズ（Applied Physics Letters)」，米国，アメリカン・インスティテュート・オブ・フィジックス(American Institute of Physics)，第７４巻(VOL.74），1999年，P.1174−1176
そこで、本発明の課題は、金属材料の種類に関わらずショットキー障壁の高さおよび幅を容易に制御できると共に、寄生抵抗が低く、且つ、短チャネル効果を効果的に抑制できる半導体装置およびその製造方法を提供することにある。
上記課題を解決するため、この発明の半導体装置は、
半導体層と、
上記半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層上かつ上記ゲート電極の一方側に形成された第１金属ソースドレイン電極と、
上記半導体層上かつ上記ゲート電極の他方側に形成された第２金属ソースドレイン電極と、
上記ゲート電極の側面に設けられた絶縁性のゲート側壁膜と
を備え、
上記半導体層において上記第１および第２金属ソースドレイン電極と接する領域の一部または全部は、ショットキー障壁を変調する不純物を含有する不純物含有領域であり、
上記ゲート側壁膜中には固定電荷が存在していることを特徴としている。
本発明によれば、上記半導体層における上記金属ソースドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物含有領域を有している。したがって、上記半導体層の多数キャリアに対するショットキー障壁高さが大きくなるように不純物を選択することにより、上記半導体層‐上記金属ソースドレイン電極間のリーク電流を著しく抑制できると共に、チャネルを流れるキャリアに対するショットキー障壁高さが小さくなることにより、上記金属ソースドレイン電極間の抵抗を著しく減少させることができる。
さらに、ゲート側壁膜中に固定電荷を含むため、金属ソースドレイン電極の少なくとも一方が、プロセスばらつき等によってゲート電極に対してオフセットした場合であっても、固定電荷を含むゲート側壁膜下の半導体層表面に固定電荷の極性とは逆極性のキャリア層（Ｎ型ＭＯＳＦＥＴの場合、固定電荷の極性は正、キャリアは電子、Ｐ型ＭＯＳＦＥＴの場合、固定電荷の極性は負、キャリアは正孔）が誘起されるため、ゲート電極下のチャネル領域と金属ソースドレイン電極とが上記電子キャリア層を介してオーミックに接続され、寄生抵抗の増加を防ぐことができる。これにより、歩留まりを飛躍的に向上することができる。尚、上記電子キャリア層の厚みは極めて薄いため、短チャネル効果特性は劣化しない。
また、一実施形態では、
上記半導体層のバルク中での上記不純物の活性化率は、０．２％以下である。
上記実施形態によれば、上記不純物の上記半導体層のバルク中での活性化率が、０．２％以下であるから、上記不純物が、上記半導体層のバルク中では殆どキャリアを発生することがない。したがって、上記不純物は上記半導体層のバルク中で殆どキャリアを発生しないので、上記不純物含有領域を上記金属ソースドレイン電極よりも深く形成した場合であっても、短チャネル効果特性を劣化させることがない。すなわち、上記不純物の注入深さよりも浅い領域にソースドレインを形成することができ、極めて浅いソースドレインを形成することができる。したがって、良好な短チャネル効果特性を得ることができるのである。
また、一実施形態では、
上記不純物の質量数は、７５よりも大きい。
上記実施形態によれば、上記半導体層に含まれる上記不純物の導入をイオン注入によって行う場合、上記不純物の質量数は通常のドナー不純物である砒素の質量数７５よりも大きいので、同じイオン注入エネルギーにおいて上記砒素よりも浅い領域にイオン注入できる。逆に言えば、同じ深さにイオン注入を行う場合、上記不純物のイオン注入エネルギーを上記砒素のイオン注入エネルギーよりも大きくできるので、イオン電流量を多くすることができ、プロセス時間を短縮することができる。特に、上記不純物によれば、非常に小さいイオン注入エネルギーでイオン注入を行う場合に、十分なドーズ量が確保できないという問題を回避することができる。
また、一実施形態では、
上記不純物は、上記半導体層の電子親和力よりも小さいイオン化ポテンシャルを有する。
上記実施形態によれば、上記不純物のイオン化ポテンシャルが、上記半導体層の電子親和力よりも小さいので、上記不純物は、上記半導体層の伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成する。そして、この不純物準位から上記金属ソースドレイン電極側に電子が放出されて上記不純物は正にイオン化し、上記不純物がイオン化した領域では、上記半導体層のエネルギーバンドが、上記不純物準位と上記金属ソースドレイン電極のフェルミ準位とが一致する程度まで曲げられる。そのため、ショットキー障壁が大きく変調される。
したがって、Ｎ型ＭＯＳＦＥＴにおいて、上記半導体層‐上記金属ソースドレイン電極間のリーク電流を著しく抑制することができると共に、チャネル‐上記金属ソースドレイン電極間の抵抗を著しく減少させることができる。
また、一実施形態では、
上記不純物の少なくとも一部は、セシウムである。
上記実施形態によれば、セシウムは全元素中で最も小さいイオン化ポテンシャル（３．８９ｅＶ）を有するため、最も効果的に電子に対するショットキー障壁高さを実効的に低減することができる。上記半導体層として電子親和力が３．８９ｅＶより大きい半導体（例えば、シリコン、ゲルマニウム、ＧａＡｓ、ＧａＮ等。電子親和力は、それぞれ、４．０５ｅＶ、４．０ｅＶ、４．０７ｅＶ、４．１ｅＶ）を用いる場合、上記セシウムは、上記シリコンの伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成するため、更に効果的にショットキー障壁を大きく変調することができる。尚、セシウムは、シリコンのバルク中では殆どキャリアを発生しない。
また、一実施形態では、
上記固定電荷の少なくとも一部は、セシウムからなる。
上記実施形態によれば、セシウムのイオン化ポテンシャル３.８９eＶは、例えば、シリコン、ゲルマニウム、ＧａＡｓ、ＧａＮの電子親和力（それぞれ、４．０５ｅＶ、４．０ｅＶ、４．０７ｅＶ、４．１ｅＶ）よりも小さいので、上記セシウムは、上記シリコンの伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成する。この場合、不純物準位から半導体層に電子が放出され、不純物は正に帯電し、半導体層表面には電子キャリア層が形成される。また、上記実施形態によれば、セシウムは全元素中で最も小さいイオン化ポテンシャル（３．８９ｅＶ）を有するため、最も容易に高密度の固定電荷を形成することができる。上記半導体層として電子親和力が３．８９ｅＶより大きい半導体（例えば、シリコン、ゲルマニウム、ＧａＡｓ、ＧａＮ等。電子親和力は、それぞれ、４．０５ｅＶ、４．０ｅＶ、４．０７ｅＶ、４．１ｅＶ）を用いる場合、上記セシウムは、上記半導体層の伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成するため、更に高密度の固定電荷を形成することができる。このため、金属ソースドレイン電極がゲート電極に対してオフセットした場合であっても、半導体層表面に高濃度の電子キャリア層を誘起することができるため、寄生抵抗の上昇を著しく抑制することができる。尚、不純物準位と半導体層との間の電荷の授受の結果、半導体層表面では、不純物準位とフェルミ準位が一致する程度までバンドベンディングが起こるため、不純物のイオン化ポテンシャルが小さいほど誘起される電子キャリア濃度は大きくなり、更に、不純物準位が半導体層の伝導帯下端よりも高エネルギー側にある場合は、半導体層表面を強反転させることができ、極めて高濃度の電子キャリア層を形成することができる。
また、一実施形態では、
上記ゲート側壁膜には、窒素元素が含まれている。
上記実施形態によれば、上記絶縁層中に固定電荷が形成されやすい。例えば、窒化シリコンにおいては、屈折率が１．９より大きいほど高密度の正の固定電荷が形成され、屈折率が１．９より小さいほど、高密度の負の固定電荷が形成される。
また、一実施形態では、
上記不純物含有領域の上記第１および第２金属ソースドレイン電極との界面における上記不純物の濃度は、１×１０19cm-３以上である。
上記実施形態によれば、上記金属ソースドレイン電極との界面での上記不純物の濃度が十分に大きい。そのため、ショットキー障壁が大きく変調され、上記半導体層‐上記金属ソースドレイン電極間のリーク電流が著しく抑制されると共に、チャネル‐上記金属ソースドレイン電極間の抵抗が著しく減少される。
また、一実施形態では、
上記不純物含有領域における上記不純物の濃度は、上記第１および第２金属ソースドレイン電極に対する上記不純物含有領域の界面よりも深い位置にピークを有している。
上記実施形態によれば、上記金属ソースドレイン電極の広い範囲を高濃度の不純物含有領域で覆うことができるので、上記半導体層‐上記金属ソースドレイン電極間のリーク電流を効果的に低減することができる。
また、一実施形態では、
上記第１および第２金属ソースドレイン電極の夫々は、上記半導体層と、金属との化合物で構成されている。
上記実施形態によれば、上記第１および第２金属ソースドレイン電極の深さは上記半導体層上に堆積する上記金属の厚さによって制御することができる。したがって、上記半導体層上にスパッタ法等によって上記金属を薄く堆積することによって、浅い金属ソースドレイン電極を容易に形成することができる。
また、一実施形態では、
上記半導体層は、シリコンおよびゲルマニウムのうちの少なくとも１つを主成分として含んでおり、
上記金属は、ニッケル、コバルト、チタン、エルビウム、イッテルビウムおよび白金のうちの１以上を含んでいる。
上記実施形態によれば、自己整合シリサイドプロセスあるいは自己整合ジャーマナイドプロセスを用いることができるため、上記浅い金属ソースドレイン電極を、上記ゲート電極に対して自己整合的な位置に容易に形成することができる。
また、一実施形態では、
上記半導体層は、絶縁体上に設けられており、
上記金属ソースドレイン電極の少なくとも一部は、上記絶縁体に接している。
上記実施形態によれば、ＳＯＩ(Semiconductor On Insulator)構造の半導体装置において、上記半導体層‐上記金属ソースドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソースドレイン電極間の抵抗を著しく減少させることができる。さらに、極めて浅いソースドレインの形成を可能にして、良好な短チャネル効果特性を得ることができる。
また、一実施形態では、
上記不純物は、上記金属ソースドレイン電極における上記半導体層と接している領域の一部または全部を含む領域に含まれ、
上記不純物の仕事関数は、上記第１金属ソースドレイン電極の仕事関数よりも小さく、かつ、上記第２金属ソースドレイン電極の仕事関数よりも小さい。
上記実施形態によれば、上記金属ソースドレイン電極における上記半導体層と接している領域の一部あるいは全部を含む領域に、仕事関数が上記金属ソースドレイン電極の仕事関数よりも小さい上記不純物が含まれている。したがって、上記金属ソースドレイン電極の仕事関数を小さくして、電子に対するショットキー障壁高さを更に小さくすることができる。すなわち、Ｎ型ＭＯＳＦＥＴの寄生抵抗を減少させることができる。
また、本発明の半導体装置の製造方法は、
本発明の半導体装置を製造するための半導体装置の製造方法であって、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層の表面のうち、上記ゲート電極の両側に絶縁層を形成する工程と、
上記絶縁層中にセシウムを導入する工程と、
上記半導体層の表面の一部が露出するように上記絶縁層を異方性エッチングして、上記絶縁層からなるゲート側壁膜を形成する工程と、
上記半導体層の表面が露出した領域に不純物を導入して不純物含有領域を形成する工程と、
上記不純物含有領域に接するように第１および第２金属ソースドレイン電極を形成する工程と
を含むことを特徴としている。
本発明によれば、上記半導体層における上記第１および第２金属ソースドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物含有領域を形成することができる。したがって、上記半導体層‐上記第１および第２金属ソースドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記第１および第２金属ソースドレイン電極間の抵抗を著しく減少できる半導体装置を形成することができる。
また、本発明によれば、アニール等により上記セシウムを上記絶縁層と上記半導体層との界面に偏析させることにより、上記絶縁層と上記半導体層との界面近傍に正の固定電荷を形成することができる。従って、固定電荷下の半導体層表面には固定電荷の極性とは逆極性のキャリア層（Ｎ型ＭＯＳＦＥＴの場合、固定電荷の極性は正、キャリアは電子、Ｐ型ＭＯＳＦＥＴの場合、固定電荷の極性は負、キャリアは正孔）が誘起され、極めて浅いソースドレインエクステンションとして機能する。従って、極めて良好な短チャネル効果特性が得られる。更に、固定電荷による強い電界効果によって、上記半導体層と上記第１および第２金属ソースドレイン電極間の上記キャリアに対するショットキー障壁厚さが著しく減少し、更に、鏡像効果によるショットキー障壁高さの減少が増強されるため、実効的なショットキー障壁高さが著しく低減され、上記キャリア層と上記金属ソースドレイン電極との低抵抗接続が実現される。従って、良好な短チャネル効果特性と低い寄生抵抗を同時に実現することができる。
また、本発明の半導体装置の製造方法は、
本発明の半導体装置を製造するための半導体装置の製造方法であって、
上記半導体層上に上記ゲート絶縁膜を介して上記ゲート電極を形成する工程と、
上記半導体層の表面のうち、少なくとも上記ゲート電極に隣接する領域を、プラズマ状態の窒素、窒素ラジカル、および、窒素元素を含有する分子からなる酸化剤を含む気体のうちの少なくとも一つを含む雰囲気に暴露して、絶縁層を形成すると共に、固定電荷を形成する工程と、
上記半導体層の表面の一部が露出するように上記絶縁層を異方性エッチングして、上記絶縁層からなるゲート側壁を形成する工程と、
上記半導体層の表面が露出した領域に不純物を導入して不純物含有領域を形成する工程と、
上記不純物含有領域に接するように第１および第２金属ソースドレイン電極を形成する工程と
を含むことを特徴としている。
本発明によれば、上記不純物含有領域の表面のうち少なくとも上記ゲート電極に隣接する領域を、プラズマ状態の窒素、窒素ラジカル、窒素元素を含有する分子からなる酸化剤を含む気体、のうち、いずれか1つ以上を含む雰囲気に暴露してすることによって、固定電荷を含む絶縁層を形成することができる。
また、本発明の半導体装置の製造方法は、
本発明の半導体装置を製造するための半導体装置の製造方法であって、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層の上部における上記ゲート電極の両側に不純物を導入して不純物含有領域を形成する工程と、
上記不純物含有領域上を、他元素と反応させて絶縁層を形成することにより、上記不純物を上記半導体層と上記絶縁層との界面に偏析させて固定電荷を形成する工程と、
上記絶縁層の一部をエッチングして、上記半導体層における上記不純物含有領域の表面の少なくとも一部が露出するように上記絶縁層の開口部を形成する工程と、
上記不純物含有領域に接するように第１および第２金属ソースドレイン電極を形成する工程と
を含むことを特徴としている。
本発明によれば、不純物含有領域を酸化、酸窒化または窒化すること等によって他元素と反応させることにより、上記不純物含有領域上に上記絶縁層を形成するのと同時に、上記不純物の一部が上記絶縁層と上記不純物含有領域との界面に偏析することによって固定電荷を形成することができる。したがって、上記固定電荷を形成するために、上記不純物含有領域を形成する工程とは別に上記不純物を上記絶縁層中に導入する必要がないため、プロセスを簡素化することができる。また、同一の不純物を用いて固定電荷と不純物含有領域を形成するため、製造コストを低減することができる。
また、本発明の半導体装置の製造方法は、
本発明の半導体装置を製造するための半導体装置の製造方法であって、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層の上における上記ゲート電極の両側に不純物を導入して不純物含有領域を形成する工程と、
上記不純物含有領域の表面のうちの少なくとも上記ゲート電極に隣接する領域を覆うように絶縁層を形成する工程と、
上記絶縁層と、上記半導体層との界面にアニールにより上記不純物を偏析させて固定電荷を形成する工程と、
上記絶縁層の一部をエッチングして、上記半導体層における上記不純物含有領域の表面の少なくとも一部が露出するように、上記絶縁層の開口部を形成する工程と、
上記不純物含有領域に接するように第１および第２金属ソースドレイン電極を形成する工程と
を含むことを特徴としている。
本発明によれば、上記不純物含有領域上に上記絶縁層を形成した後、アニールすることにより、上記不純物の一部が上記絶縁層と上記不純物含有領域との界面に偏析することによって固定電荷を形成することができる。したがって、上記固定電荷を形成するために、上記不純物含有領域を形成する工程とは別に上記不純物を上記絶縁層中に導入する必要がないため、プロセスを簡素化することができる。また、同一の不純物を用いて固定電荷と不純物含有領域を形成するため、製造コストを低減することができる。
また、本発明の半導体装置の製造方法は、
本発明の半導体装置を製造するための半導体装置の製造方法であって、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層の表面のうち、上記ゲート電極の両側に絶縁層を形成する工程と、
上記半導体層の上部における上記ゲート電極の両側および上記絶縁層の両方に不純物を導入して不純物含有領域を形成するのと共に上記絶縁層中に固定電荷を形成する工程と、
上記絶縁層の一部をエッチングして上記半導体層における上記不純物含有領域の表面の少なくとも一部が露出するように上記絶縁層の開口部を形成する工程と、
上記不純物含有領域に接するように第１および第２金属ソースドレイン電極を形成する工程と
を含むことを特徴としている。
本発明によれば、上記固定電荷を形成するために、上記不純物含有領域を形成する工程とは別に上記不純物を上記絶縁層中に導入する必要がないため、プロセスを簡素化することができる。また、同一の不純物を用いて固定電荷と不純物含有領域を形成するため、製造コストを低減することができる。
また、一実施形態では、
上記第１および第２金属ソースドレイン電極を形成する工程は、
上記不純物含有領域上に金属を堆積する工程と、
アニールを行って、上記半導体層と、上記金属とを反応させる工程と、
上記金属のうち未反応部分を除去する工程と
を含む。
上記実施形態によれば、金属と半導体層を反応させて金属ソースドレイン電極を形成しているため、金属ソースドレイン電極と半導体層との界面の密着性、接着性を高めることができると共に、界面準位密度を低減することができる。したがって、良好な整流特性を得ることができる。また、ゲート電極に対して自己整合的な位置に金属ソースドレイン電極を形成することができる。
また、一実施形態では、
上記半導体層は、シリコンおよびゲルマニウムのうちの少なくとも１つを含み、
上記金属は、ニッケル、コバルト、チタン、エルビウム、イッテルビウムおよび白金の元素群うちの１つ以上を含む。
尚、上記シリコンおよびゲルマニウムのうちの少なくとも１つは、半導体層の主成分であることが好ましい。
上記実施形態によれば、自己整合シリサイドプロセス、自己整合ジャーマナイドプロセスを適用することができるため、上記浅い金属ソースドレイン電極を、上記ゲート電極に対して自己整合的な位置に容易に形成することができる。
また、一実施形態では、
上記不純物は、セシウムである。
尚、セシウムは、シリコンのバルク中では殆どキャリアを発生しない。
上記実施形態によれば、セシウムは全元素中で最も小さいイオン化ポテンシャル（３．８９ｅＶ）を有するため、最も効果的に電子に対するショットキー障壁高さを実効的に低減することができる。上記半導体層として電子親和力が３．８９ｅＶより大きい半導体（例えば、シリコン、ゲルマニウム、ＧａＡｓ、ＧａＮ等。電子親和力は、それぞれ、４．０５ｅＶ、４．０ｅＶ、４．０７ｅＶ、４．１ｅＶ）を用いる場合、上記セシウムは、上記シリコンの伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成するため、更に効果的にショットキー障壁を大きく変調することができる。尚、セシウムは、シリコンのバルク中では殆どキャリアを発生しない。
また、セシウムのイオン化ポテンシャル３.８９eＶは、例えばシリコンの電子親和力４.０５eＶよりも小さいので、上記セシウムは、上記絶縁層中において上記シリコンの伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成する。この場合、不純物準位から半導体層に電子が放出され、不純物は正に帯電し、半導体層表面には電子キャリア層が形成される。
また、上記実施形態によれば、セシウムは全元素中で最も小さいイオン化ポテンシャル（３．８９ｅＶ）を有するため、最も容易に高密度の固定電荷を形成することができる。上記半導体層として電子親和力が３．８９ｅＶより大きい半導体（例えば、シリコン、ゲルマニウム、ＧａＡｓ、ＧａＮ等。電子親和力は、それぞれ、４．０５ｅＶ、４．０ｅＶ、４．０７ｅＶ、４．１ｅＶ）を用いる場合、上記セシウムは、上記絶縁層中において、上記半導体層の伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成するため、更に高密度の固定電荷を形成することができ、金属ソースドレイン電極がゲート電極に対してオフセットした場合であっても、半導体層表面に高濃度の電子キャリア層を誘起することができるため、寄生抵抗の増加を著しく抑制することができる。尚、不純物準位と半導体層との間の電荷の授受の結果、半導体層表面では、不純物準位とフェルミ準位が一致する程度までバンドベンディングが起こるため、不純物のイオン化ポテンシャルが小さいほど誘起される電子キャリア濃度は大きくなり、更に、不純物準位が半導体層の伝導帯下端よりも高エネルギー側にある場合は、半導体層表面を強反転させることができ、極めて高濃度の電子キャリア層を形成することができる。
本発明によれば、半導体層における金属ソースドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物含有領域を有しているので、上記半導体層‐上記金属ソースドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソースドレイン電極間の抵抗を著しく減少させることができる。
さらに、上記不純物は上記半導体層のバルク中で殆どキャリアを発生しないので、上記不純物含有領域を上記金属ソースドレイン電極よりも深く形成した場合であっても、短チャネル効果特性を劣化させることがない。すなわち、上記不純物の注入深さよりも浅い領域にソースドレインを形成することができ、極めて浅いソースドレインを形成することができる。したがって、良好な短チャネル効果特性を得ることができるのである。
さらに、ゲート側壁膜中に固定電荷を含むため、金属ソースドレイン電極の少なくとも一方が、プロセスばらつき等によってゲート電極に対してオフセットした場合であっても、固定電荷を含むゲート側壁膜下の半導体層表面に固定電荷の極性とは逆極性のキャリア層が誘起されるため、寄生抵抗の増加を防ぐことができる。これにより、歩留まりを飛躍的に向上することができる。
この発明の半導体装置における第１実施の形態での一製造工程中の断面図である。 この発明の半導体装置における第１実施の形態での一製造工程中の断面図である。 この発明の半導体装置における第１実施の形態での一製造工程中の断面図である。 この発明の半導体装置における第１実施の形態での一製造工程中の断面図である。 図１に示す製造方法によって製造された半導体装置の断面図である。 図１における金属ソースドレイン電極と同様の方法で作製したダイオードの断面図である。 図３における電流‐電圧特性を示す図である。 図３におけるエネルギーバンド図である。 図３においてセシウム含有領域が存在しない場合のエネルギーバンド図である。 図３においてＮ型シリコンを用いた場合の電流‐電圧特性を示す図である。 図３においてＮ型シリコンを用いた場合のエネルギーバンド図である。 図３においてＮ型シリコンを用いた場合であってセシウム含有領域が存在しない場合のエネルギーバンド図である。 図２におけるＢ‐Ｂ'断面でのエネルギーバンド図である。 図２においてセシウム含有領域が存在しない場合のＢ‐Ｂ'断面でのエネルギーバンド図である。 第２実施の形態での一製造工程中の断面図である。 第２実施の形態での一製造工程中の断面図である。 第２実施の形態での一製造工程中の断面図である。 第２実施の形態での一製造工程中の断面図である。 第３実施の形態での一製造工程中の断面図である。 第３実施の形態での一製造工程中の断面図である。 第３実施の形態での一製造工程中の断面図である。 第３実施の形態での一製造工程中の断面図である。 第３実施の形態での一製造工程中の断面図である。 図１３ＥのＤ‐Ｄ'矢視断面図である。 図１３ＥのＥ‐Ｅ'矢視断面図である。 図１４とは異なる図１３ＥのＤ‐Ｄ'矢視断面図である。 図１４および図１６とは異なる図１３ＥのＤ‐Ｄ'矢視断面図である。 金属ソースドレイン電極の少なくとも一方が、プロセスばらつき等によってゲート電極に対してオフセットした場合を示す図である。
以下、本発明を図示の形態により詳細に説明する。
この発明に使用可能な半導体は、特に限定されるものではなく、シリコン、ゲルマニウム、ＳiＧe、ＧaＡs、ＧａＮ、ＳｉＣ、カーボンナノチューブ等を用いることができる。さらに、ＳＯＩ(Semiconductor On Insulator)基板、あるいは、結晶に歪みを加えることによってキャリア移動度を向上させた歪み半導体基板であってもよい。また、ガラス基板等の上に形成した多結晶半導体あるいはアモルファス半導体を用いることもあり得る。
尚、以下の各実施の形態においては、ショットキー障壁を変調する不純物としてセシウムを用いたＮ型チャネル素子を中心に説明するが、不純物の導電型および固定電荷の極性を逆にすることによって、Ｐ型チャネル素子とすることができる。勿論、両型の素子が同一基板上に形成されていても良い。
(第１実施の形態)
図１Ａ〜Ｄは、第１実施の形態の半導体装置における各製造工程中の断面図である。また、図２は、図１に示す製造方法によって製造された半導体装置の断面図である。以下、図１および図２に従って、本実施の形態の半導体装置の製造方法について説明する。
先ず、半導体層の一例としてのＰ型シリコン基板１の一主面上に、例えばＳＴＩ(Shallow Trench Isolation：浅い溝分離)法等の公知の方法によって素子分離領域(図示せず)を形成し、その素子分離領域によって素子形成領域を区分する。
次に、図１Ａに示すように、熱酸化法,ＣＶＤ(Chemical Vapor Deposition：化学的気相成長)法あるいはＡＬＤ(Atomic Layer Deposition：原子層堆積)法等を用いることによって、上記素子形成領域の表面に、酸化シリコンからなるゲート絶縁膜２を形成し、続いて、ＣＶＤ法等を用いてＮ型多結晶シリコン膜をゲート絶縁膜２上に堆積する。次に、リソグラフィー法およびＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極３を形成する。
上記ゲート絶縁膜２の材料として、酸化シリコンの代わりに、酸窒化シリコン,窒化シリコン,酸化ハフニウム,酸化ランタン、および、これらの材料に窒素,シリコン,アルミニウム等を含有させたもの等を用いてもよい。また、上記ゲート電極３の材料として多結晶シリコンを用いたが、アモルファスシリコン,ゲルマニウム,ゲルマニウムを含有したシリコン等を用いてもよい。
次に、図１Ｂに示すように、例えば、ＰＥ‐ＣＶＤ(Plasma Enhanced ＣＶＤ)法において、３００ｍTorr〜６００ｍTorr、ガス流量比ＳiＨ4/ＮＨ3＝０.０４〜１.５、基板温度３００℃〜４５０℃、プラズマパワー４０W〜１００Wの条件にて、窒化シリコン膜を形成する。このとき、窒化シリコン膜中には正の固定電荷が形成される。窒素元素を含むラジカルあるいはプラズマ等をシリコン表面にさらすことによってシリコン表面を窒化して薄い窒化シリコンを形成してもよい。窒化シリコンの屈折率は２．１以上であることが好ましい。この場合、正の固定電荷の密度が非常に高くなる。続いて、ＲＩＥ法によってエッチバックすることにより、正の固定電荷を含むゲート側壁膜４ａ,４ｂが形成される。図１Ｂに示すように、上記ゲート側壁膜４ａは、ゲート電極３の一方側の側面に形成される一方、ゲート側壁膜４ｂは、ゲート電極３の他方側の側面に形成される。
上記ゲート側壁膜４ａ,４ｂの材料としては、固定電荷を含む絶縁物であれば何でも良い。また、上記ゲート側壁膜４ａ,４ｂ中の正の固定電荷は、次のようにして形成することもできる。例えば、上記窒化シリコン膜の代わりに、ＣＶＤ法等により酸化シリコン膜を形成した後、上記酸化シリコン中にセシウム等の正の固定電荷となる不純物を、イオン注入法等によって導入し、続いて、ＲＩＥ法等によってエッチバックすることにより、正の固定電荷を含むゲート側壁膜４ａ,４ｂを形成することができる。また、上述のような方法によって形成した固定電荷を含む絶縁膜の上に、更に、酸化シリコン、窒化シリコン、酸窒化シリコン等の絶縁膜を堆積した積層膜をエッチバックすることにより、固定電荷を含むゲート側壁膜４ａ,４ｂを形成してもよい。
このように、ゲート側壁膜４ａ,４ｂ中に正の固定電荷を含む場合、例えば図１８に示すように、後のプロセスで形成する金属ソースドレイン電極の少なくとも一方が、プロセスばらつき等によってゲート電極３に対してオフセットした場合であっても、固定電荷を含むゲート側壁膜４ａ,４ｂ下の半導体としてのシリコン表面に電子キャリア層が形成されるため、チャネル領域と金属ソースドレイン電極とが上記電子キャリア層を介してオーミックに接続することができ、寄生抵抗の増加を著しく抑制することができる。これにより、歩留まりを飛躍的に向上することができる。尚、上記電子キャリア層の厚みは極めて薄いため、短チャネル効果特性は劣化しない。
尚、ＳＡＬＩＣＩＤＥ（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ：自己整合シリサイド）プロセス等の自己整合プロセスを用いて、ゲート電極３に対して自己整合的な位置に第１および第２金属ソースドレイン電極６ａ,６ｂを形成したとしても、図１８のような位置ずれは、次のような理由によって発生する。即ち、近年のＬＳＩ製造では、大口径の半導体ウェハが用いられるが、この場合、例えば、金属シリサイドを形成するために、スパッタ法によって金属膜を堆積すると、特にウェハ周辺部ではスパッタターゲットから飛行してくる金属粒子の入射角が大きくなるため、ゲート電極が影となり、ゲート電極直近の領域ではゲート電極の両側で堆積される金属の膜厚に差が生じ易い（例えば、片側は薄く、反対側は厚くなる）。このような状態でシリサイド化を実施すると、金属膜厚が薄い方では金属シリサイドの膜厚がターゲット値よりも薄くなるため、横方向の成長も短くなり、従って、金属シリサイド（金属ソースドレイン電極６の一方）がゲート電極３に対してオフセットしてしまうことになる。
尚、上記ゲート側壁膜４ａ,４ｂ中の固定電荷密度σFC(cm-2)は、ゲート電極３の端部近傍におけるシリコン中のＰ型不純物濃度ＮA(cm-3)のとき、下記の条件を満たすことにより、上記の電子キャリア層を形成することができる。
Figure 2014036210
但し、
Figure 2014036210
ここで、κ：シリコン(半導体)の比誘電率、ε：真空の誘電率(Ｆ/cm)、ｑ：電荷素量(Ｃ)、Ｎi：シリコン(半導体)の真性キャリア密度(cm-3)、ｋB：ボルツマン定数(eＶ/Ｋ)、Ｔ：絶対温度(Ｋ)である。例えば、ＮA＝１×１０18cm-3のとき、
σFC≧３.５×１０12cm-2
とすることにより、上記電子キャリア層を形成することができる。
更に好ましくは、σFC＝１×１０13cm-2〜３×１０13cm-2とするのがよい。このとき、上記電子キャリア層の抵抗が最も低くなり、最も効果的に上記オフセットによる高抵抗化を防ぐことができる。尚、σFCが大きいほど、電子キャリア密度が増加するが、移動度が減少するため、σFC＝１×１０13cm-2〜３×１０13cm-2で最も電子キャリア層の抵抗が低くなる。
尚、Ｐ型素子の場合は、固定電荷の極性を負とすることによって上記と同様の効果を得ることができる。例えば、誘電率１．９未満の窒化シリコン、または、ＡＬＤ法等を用いて成膜した酸化アルミニウムを形成し、その後エッチバックすることにより、負の固定電荷を持つゲート側壁膜４ａ,４ｂを形成することができる。
次に、図１Ｃに示すように、半導体層と金属ソースドレイン電極間のショットキー障壁を変調する不純物としてのセシウムを、例えば、加速エネルギー５ｋeＶ、ドーズ量１×１０14cm-2の条件でイオン注入することによって、不純物含有領域の一例としてのセシウム含有領域５ａ,５ｂを形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域５ａ,５ｂが後の工程で形成するニッケルシリサイド６(図１Ｄ参照)よりも深い位置まで形成されるようにすればよい。
尚、セシウム(質量数１３３)は、通常のドナー不純物であるＰ(質量数３１)やＡs(質量数７５)等に比べて、質量数が大きいため、同じイオン注入エネルギーであればより浅い領域にイオン注入することができる。また、イオン注入では、イオン注入エネルギーが小さい程、また、注入種の質量数が小さい程、イオン注入時の電流量が小さくなるため、特に１ｋeＶ以下等の極低エネルギー注入ではイオン注入時間が極端に長くなってしまうという問題がある。セシウムは通常のドナー不純物であるＰやＡsに比べて質量数が大きいため、電流量をより大きく取ることができ、したがって、イオン注入時間の大幅な短縮、あるいは、更に低いエネルギーでのイオン注入が可能となる。その結果、極めて浅い位置に金属ソースドレイン電極を形成することができるため、短チャネル効果特性を改善することができるのである。
また、セシウムのイオン注入は、チルト角を調節する等して、上記セシウム含有領域５ａ,５ｂを形成するのと同時に、ゲート側壁膜４ａ,４ｂ中にもセシウムが導入されるように実施してもよい。その場合、セシウムはゲート側壁膜４ａ,４ｂ中でイオン化して正の固定電荷となるため、上記ゲート側壁膜４ａ,４ｂ中に予め固定電荷を含ませておく必要はない。また、ゲート側壁膜４ａ,４ｂの材料は酸化シリコンが好ましい。この場合、アニールを行うことによってセシウムがゲート側壁膜中を拡散し、ゲート側壁膜４ａ,４ｂとＰ型シリコン基板１との界面に偏析することができるため、高密度の固定電荷を発生させることができる。
また、ゲート側壁膜４ａ,４ｂ中に正の固定電荷が含まれているため、後のプロセスで形成する金属ソースドレイン電極の少なくとも一方が、プロセスばらつき等によってゲート電極３に対してオフセットした場合であっても、固定電荷を含むゲート側壁膜４ａ,４ｂ直下に電子キャリア層が形成されるため、チャネル領域と金属ソースドレイン電極とを上記電子キャリア層を介してオーミックに接続することができ、寄生抵抗の増加を防ぐことができる。これにより、歩留まりを飛躍的に向上することができる。尚、上記電子キャリア層の厚みは極めて薄いため、短チャネル効果特性は劣化しない。このように、同じ不純物を用いてセシウム含有領域５ａ,５ｂとゲート側壁膜４ａ,４ｂ中との固定電荷を同時に形成することにより、プロセスを簡略化させることができるのである。
その後、注入ダメージを回復させるためにアニールを行っても差し支えない。その場合には、例えば、ＲＴＡ法,ＦＬＡ(Flash Lamp Annealing：フラッシュランプアニール)法,レーザーアニール法等を用いる。また、本実施の形態では、固定電荷を含むゲート側壁膜４ａ,４ｂを形成してからセシウム含有領域５ａ,５ｂを形成したが、セシウム含有領域５ａ,５ｂを形成した後に、ゲート側壁膜４ａ,４ｂを形成することもできる。例えば、セシウム含有領域５ａ,５ｂを形成後、酸化、酸窒化、または、窒化することによって絶縁層を形成する。このとき、セシウムが絶縁層とＰ型シリコン基板１との界面に偏析し、正の固定電荷となる。その後、上記絶縁膜をエッチバックすることにより、固定電荷を含むゲート側壁膜４ａ,４ｂを形成することができる。或いは、セシウム含有領域５ａ,５ｂを形成後、ＣＶＤ法等で絶縁層（例えば、酸化シリコン、酸窒化シリコン、窒化シリコン）を形成後、アニールすることにより、セシウムは絶縁層とＰ型シリコン基板１との界面に偏析し、正の固定電荷となる。その後、上記絶縁膜をエッチバックすることにより、固定電荷を含むゲート側壁膜４ａ,４ｂを形成することができる。
次に、図１Ｄに示すように、スパッタ法等によってニッケルを例えば２nm程度堆積した後に、２６０℃〜３５０℃、３０秒〜２００秒の条件でアニールを行ってシリサイド化する。アニールの前に、スパッタ法等によってニッケル上にＴｉＮを堆積しても良い。そして、その後、未反応のニッケル（およびＴｉＮ）を除去することによって、金属ソースドレイン電極の一例としての上記ニッケルシリサイド６を形成する。その後、３５０℃〜５００℃、３０秒〜２００秒の条件でアニールすることによって、ニッケルシリサイド６を低抵抗化する。その場合、第１および第２金属ソースドレイン電極(ニッケルシリサイド６ａ,６ｂ)(以下、第１および第２金属ソースドレイン電極６ａ,６ｂと言う場合もある)がセシウム含有領域５ａ,５ｂを介して半導体層(Ｐ型シリコン基板１)と接するように、ニッケルシリサイド６ａ,６ｂは、少なくともその厚み(深さ)がセシウム含有領域５ａ,５ｂよりも薄く(浅く)なるように形成する。図１Ｄに示すように、第１金属ソースドレイン電極６ａは、セシウム含有領域５ａに接触している一方、第２金属ソースドレイン電極６ｂは、セシウム含有領域５ｂに接触している。尚、ニッケルシリサイド６ａ,６ｂの厚みは、スパッタしたニッケルの膜厚の３倍程度(例えば６nm程度)となる。
尚、上記プロセスの結果、第１および第２金属ソースドレイン電極(ニッケルシリサイド６ａ,６ｂ)中には半導体層と金属ソースドレイン電極間のショットキー障壁を変調する不純物としてのセシウムの一部が含まれていても良い。この場合、セシウムの仕事関数(１.９３eＶ)はニッケルシリサイド(ＮiＳi)の仕事関数(４.９eＶ)よりも小さいため、金属ソースドレイン電極の仕事関数が小さくなり、電子に対するショットキー障壁高さを更に小さくすることができる。Ｐ型ＭＯＳＦＥＴの場合は、セシウムの代わりに、金属ソースドレイン電極よりも大きい仕事関数を有する物質を用いることによって、金属ソースドレイン電極の仕事関数を大きくすることができ、正孔に対するショットキー障壁高さを更に小さくすることができる。
上記ニッケルシリサイド６ａ,６ｂは、ソースドレインとして機能する。上記ニッケルシリサイド６ａ,６ｂを形成する際に、ゲート電極３上部もシリサイド化されて、ニッケルシリサイド７が形成される。こうして、図２に示すような半導体装置が形成される。尚、その場合、上記ゲート電極３を全てシリサイド化して、メタルゲート構造としてもよい。メタルゲート構造とする場合には、上記多結晶シリコン膜はｉ型あるいはＰ型の何れであってもよい。
上記金属ソースドレイン電極の一例として、ニッケルシリサイド６ａ,６ｂの代わりにコバルトシリサイドを形成する場合には、スパッタ法等によってコバルトを３nm程度堆積した後に、４００℃〜６００℃、３０秒〜２００秒の条件でアニールすることによってシリサイド化する。尚、アニールの前に、スパッタ法等によってコバルト上にＴｉＮを堆積しても良い。そして、その後、未反応のコバルト（およびＴｉＮ）を除去した後に、７００℃〜９００℃、３０秒〜２００秒の条件でアニールすることによって、コバルトシリサイドを低抵抗化すればよい。その場合にも、金属ソースドレイン電極(コバルトシリサイド)がセシウム含有領域５ａ,５ｂを介して半導体層(Ｐ型シリコン基板１)と接するように、コバルトシリサイドは、少なくともその厚みがセシウム含有領域よりも薄くなるように形成する。コバルトシリサイドの厚みは、スパッタしたコバルトの膜厚の２倍程度(例えば６nm程度)となる。
以上、上記金属ソースドレイン電極の一例として、ニッケルシリサイド６ａ,６ｂとコバルトシリサイドとの場合について説明したが、上記金属ソースドレイン電極はこれらに限定されるものではない。例えば、Ｎi,Ｃo,Ｔi,Ｅr,Ｙb,Ｐtの元素群うちの１つ以上からなる金属を用いた金属シリサイドを用いてもよい。最後に、公知の方法で層間絶縁膜(図示せず)や上部配線(図示せず)等を形成して、本半導体装置が完成する。
本実施の形態の半導体装置によれば、第１および第２金属ソースドレイン電極６ａ,６ｂ(ニッケルシリサイド６ａ,６ｂ)と半導体層(Ｐ型シリコン基板１)との間にセシウム含有領域５ａ,５ｂが形成されているため、金属ソースドレイン電極近傍のセシウムがイオン化することによって、正孔に対するエネルギー障壁高さが大きくなる。その結果、（セシウム含有領域５ａ,５ｂが形成されていない）ショットキー接合の場合に比べて、ソースドレインと半導体層との間のリーク電流を著しく低減することができる。また、同時に、チャネルとソースドレインとの間の電子に対するショットキー障壁高さが実効的に小さくなるため、ショットキー接合の場合に比べて寄生抵抗を著しく低減することができるのである。
その場合、上記セシウム含有領域５ａ,５ｂの第１および第２金属ソースドレイン電極６ａ,６ｂ（尚、第１金属ソースドレイン電極が６ａで、第２金属ソースドレイン電極が６ｂ）との界面におけるセシウムの濃度を１×１０19cm-3以上にすれば、第１および第２金属ソースドレイン電極６ａ,６ｂとの界面でのセシウムの濃度を十分に大きくできる。したがって、ショットキー障壁をより大きく変調して、ソースドレインと半導体層との間のリーク電流の低減と、チャネルとソースドレインとの間の寄生抵抗の低減とを、より効果的に行うことができる。
さらに、上記セシウム含有領域５ａ,５ｂにおけるセシウムの濃度を、セシウム含有領域５ａ,５ｂの第１および第２金属ソースドレイン電極６ａ,６ｂとの界面よりも深い位置にピークを有するように設定すれば、第１および第２金属ソースドレイン電極６ａ,６ｂの広い範囲を高濃度のセシウム領域で覆うことができる。したがって、ソースドレインと半導体層との間のリーク電流を、さらに効果的に低減することができる。
また、セシウムはシリコンのドナーおよびアクセプターではないため、セシウム含有領域５ａ,５ｂのうち、第１および第２金属ソースドレイン電極６ａ,６ｂから十分離れた領域においては、セシウムはイオン化しない。そのため、第１および第２金属ソースドレイン電極６ａ,６ｂと、半導体層(Ｐ型シリコン基板１)との間にあるセシウム含有領域５ａ,５ｂの厚みを極端に薄くする必要がなく(つまり、セシウムをイオン注入する際の制約がなく)、上記特許文献１に開示されているような不純物偏析技術を用いる必要はない。
以上のごとく、本実施の形態の半導体装置においては、金属シリサイドの厚み(深さ)をイオン注入による制約なしに決定できるので、極めて浅い金属ソースドレインを形成することができ、その結果、短チャネル効果を極めてよく抑制することができるのである。
本実施の形態の半導体装置における上記セシウム含有領域５ａ,５ｂを有することによる効果を確認するために、以下のような実験を行った。
図３は、図１Ｄにおける第１および第２金属ソースドレイン電極６ａ,６ｂと同様の方法で作製したダイオードの断面図を示す。即ち、このダイオードは、Ｐ型シリコン１１の表面上にセシウム含有領域１２を形成し、その後にニッケルシリサイド１３を形成したものである。ニッケルシリサイド１３はセシウム含有領域１２を介してＰ型シリコン１１と接している。尚、ＳＩＭＳ(二次イオン質量分析法)による分析の結果、セシウム含有領域１２中のセシウム濃度はニッケルシリサイド１３との界面において１×１０19cm-3であった。また、セシウムの分布は、ニッケルシリサイド１３の外側のＰ型シリコン１１中にピークを持つものであった。
図４は、図３におけるニッケルシリサイド１３とＰ型シリコン１１の裏面との間で測定した電流‐電圧特性を示す。図４には、比較のために、セシウム含有領域を有しないダイオードの電流‐電圧特性をも併記している。尚、横軸のバイアス電圧は、Ｐ型シリコン１１を基準としてニッケルシリサイド１３に印加した電圧である。
図４から分かるように、上記セシウム含有領域１２を有する場合には、セシウム含有領域を有しない場合に比して、逆バイアス電流が著しく小さくなっている。これは、図２に示すソースドレイン構造では、第１および第２金属ソースドレイン電極６ａ,６ｂとＰ型シリコン基板１との間のリーク電流を著しく小さくできることを示している。
以下、この理由を、図５および図６に従って説明する。
図５および図６は、図３におけるＣ‐Ｃ'断面でのエネルギーバンド図である。但し、図６は、セシウム含有領域１２が存在しない場合のエネルギーバンド図である。尚、図５および図６における記号は、夫々、「ＥＣ Ｓi」はシリコンの伝導帯下端を、「ＥＦ Ｓi」はシリコンのフェルミ準位を、「ＥＶ Ｓi」はシリコンの価電子帯上端を、「ＥＦ Ｍ」はニッケルシリサイド１３のフェルミ準位を、「φｂ ｈ」は正孔に対するショットキー障壁高さを、示している。
図６に示すダイオードはショットキー障壁ダイオードであるので、逆バイアス電流Ｉrpは、下記数式(１)で表される。
Figure 2014036210
ここで、φｂ ｈ：正孔に対するショットキー障壁高さ、ｋＢ：ボルツマン定数、Ｔ：絶対温度である。尚、φｂ ｈは、ニッケルシリサイド１３とＰ型シリコン１１との界面におけるニッケルシリサイド１３のフェルミ準位ＥＦ ＭとＰ型シリコン１１の価電子帯上端ＥＶ Ｓiとのエネルギー差である。
図５において、セシウムのイオン化ポテンシャルが３.８９eＶであるのに対して、シリコンの電子親和力は４.０５eＶであるので、セシウムはシリコンの伝導帯下端ＥＣ Ｓiよりも高エネルギー側にエネルギー準位を形成するものと考えられる。この場合、セシウムが作るエネルギー準位からニッケルシリサイド１３側に電子が放出されて、セシウムは正にイオン化する。セシウムがイオン化した領域では、セシウムの密度に応じてシリコンのエネルギーバンドが大きく押し下げられる。すなわち、セシウムの密度が十分に大きい場合には、シリコンの伝導帯下端ＥＣ Ｓiの最下点がニッケルシリサイド１３のフェルミ準位ＥＦ Ｍと略一致するまで、シリコンのエネルギーバンドは曲げられる。
一方、セシウムはシリコンに対するドナーとしては活性化しないことから、セシウム含有領域１２におけるニッケルシリサイド１３から十分に遠い位置のセシウムは、中性のままである。また、セシウム含有領域１２におけるＰ型シリコン１１との界面から離れた位置にあるセシウムからニッケルシリサイド１３への電子の放出は、主にトンネル効果によって起こるため、セシウムがイオン化するのは、ニッケルシリサイド１３とセシウム含有領域１２との界面から３nm程度の範囲に限られる。
シリコン中におけるセシウムのドナーとしての活性化率を測定するために、ホール測定を実施した。試料は次のように作成した。シリコン上にＳiＯ2を１０nm形成した１２mm角の試料に対して、セシウムを加速エネルギー１００ｋeＶでイオン注入した。その場合、セシウムの大部分がシリコン中に分布する。次に、試料の四隅を開口したレジストをマスクとしてＰをイオン注入した。続いて、レジストを除去後、９００℃、１０秒のアニールを行うことによってｎ＋領域を形成すると共に、セシウムイオン注入によって生じたダメージを回復した。次に、リソグラフィー法とＲＩＥ法とを用いて４つのｎ＋領域上のＳiＯ2を開口し、続いて、リフトオフ法を用いて夫々のｎ＋領域上にＴi電極を形成した。この試料を用いて、Van der Pauw法にてホール測定を実施した結果、電子面密度３.０×１０12cm-2が得られた。ＳＩＭＳ分析の結果、シリコン中に含まれるセシウムの量は１.７×１０15cm-2であった。したがって、シリコン中におけるセシウムの活性化率は、０.１８％という十分に低いものであった。但し、ＳiＯ2中に注入されたセシウムは正の固定電荷となり、シリコン中に電子キャリアを誘起するため、実際のシリコン中におけるセシウムのドナーとしての活性化率は０.１８％よりも更に低いものであると考えられる。このように、セシウムは、半導体層としてのシリコン層のバルク中では殆どキャリアを発生しないことがわかった。
ここで、通常、チャネル近傍のＰ型不純物濃度は１×１０18cm-3以上である。したがって、活性化率が０.２％以下であれば、セシウム含有領域１２におけるセシウムの濃度を５×１０20cm-3以下にしておけば、セシウムのドナーとしての濃度は１×１０18cm-3(＝５×１０20cm-3×０.００２)以下となって、１×１０18cm-3以上であるＰ型不純物濃度よりも低い。即ち、半導体のバルク中での不純物の活性化率が、０．２％以下であれば、半導体のバルク中では殆どキャリアを発生しないと考えられる。したがって、セシウム含有領域１２がＮ型領域となってソースドレインの接合深さが深くなることがないため、短チャネル効果特性が劣化することはない。また、金属ソースドレイン電極と半導体層との界面におけるセシウム濃度は１×１０19cm-3以上であれば十分なショットキーバリア変調効果を得られるため、上述のセシウム濃度５×１０20cm-3という値は十分に大きいものである。すなわち、不純物の活性化率を０.２％以下とすることによって、非常に広いプロセスマージンを得ることができるのである。
この結果、図５に示すダイオードにおける正孔に対するエネルギー障壁高さは図５中のφｂ ｈ(Ｃs)で表され、逆バイアス電流Ｉrp(Ｃs)は、下記数式(２)で表される。
Figure 2014036210
図５から分かるように、φｂ ｈ(Ｃs)＞φｂ ｈであるから、Ｉrp(Ｃs)＜＜Ｉrpとなる。多くの金属シリサイドの場合、φｂ ｈは０.４eＶ〜０.５eＶ程度であるのに対し、φｂ ｈ(Ｃs)は最大でシリコンのバンドギャップ１.１eＶ程度まで大きくすることができるため、逆バイアス電流が著しく低減される。
このように、金属と半導体層との界面の半導体層中にセシウム含有領域を有することによって、逆バイアス電流を著しく低減することできるのである。図２に示す半導体装置の構造においては、セシウム含有領域５ａ，５ｂを有することによって、第１および第２金属金属ソースドレイン電極６ａ，６ｂとＰ型シリコン基板１との間のリーク電流を著しく低減できることが分かる。
尚、図２に示す半導体装置におけるＡ‐Ａ'断面でのエネルギーバンド図は、図５のエネルギーバンド図と同様になる。
次に、図３に示すダイオードと同様の構造を、Ｐ型シリコン１１の代わりにＮ型シリコンを用いて作製してなるダイオードについて説明する。
上記Ｎ型シリコンを用いたダイオードの電流‐電圧特性を、図７に示す。図７には、セシウム含有領域がない場合の電流‐電圧特性をも併記している。図７から分かるように、セシウム含有領域を有する場合には、セシウム含有領域を有しない場合に比して、逆バイアス電流が著しく増大している。これは、セシウム含有領域を形成することによって、ニッケルシリサイドとＮ型シリコンとの間の抵抗が小さくなることを示している。また、これは、図２に示すソースドレイン構造では、第１および第２金属ソースドレイン電極６ａ,６ｂとチャネルとの間の抵抗を小さくできることを示している。
以下、この理由を図８および図９に従って説明する。
図８および図９は、図３においてＰ型シリコン１１の代わりにＮ型シリコンを用いたダイオードのＣ‐Ｃ'断面でのエネルギーバンド図である。但し、図９は、セシウム含有領域１２が存在しない場合のエネルギーバンド図である。
図９に示すダイオードはショットキー障壁ダイオードであるので、逆バイアス電流Ｉrnは、下記数式(３)で表される。
Figure 2014036210
ここで、φｂ ｅ：電子に対するショットキー障壁高さ、ｋＢ：ボルツマン定数、Ｔ：絶対温度である。尚、φｂ ｅは、Ｎ型シリコンとニッケルシリサイド１３との界面におけるＮ型シリコンの伝導帯下端とニッケルシリサイド１３のフェルミ準位とのエネルギー差である。
図８において、セシウムのイオン化ポテンシャルが３.８９eＶであるのに対して、シリコンの電子親和力は４.０５eＶであるので、セシウムはシリコンの伝導帯下端よりも高エネルギー側にエネルギー準位を形成するものと考えられる。この場合、セシウムが作るエネルギー準位からニッケルシリサイド側に電子が放出されて、セシウムは正にイオン化する。セシウムがイオン化した領域では、セシウムの密度に応じてシリコンのエネルギーバンドが大きく押し下げられる。すなわち、セシウムの密度が十分に大きい場合には、シリコンの伝導帯下端ＥＣ Ｓiの最下点がニッケルシリサイド１３のフェルミ準位ＥＦ Ｍと略一致するまで、シリコンのエネルギーバンドは曲げられる。
一方、セシウムはシリコンに対するドナーとしては活性化しないことから、セシウム含有領域１２におけるニッケルシリサイド１３から十分に遠い位置のセシウムは、中性のままである。また、セシウム含有領域１２におけるＮ型シリコンとの界面から離れた位置にあるセシウムからニッケルシリサイド１３への電子の放出は、主にトンネル効果によって起こるため、セシウムがイオン化するのは、ニッケルシリサイド１３とセシウム含有領域１２との界面から３nm程度の範囲に限られる。
この結果、ショットキー障壁の幅が非常に薄くなり、更に、鏡像効果によるショットキー障壁高さの低下によって、ニッケルシリサイド１３‐Ｐ型シリコン１１間の電気伝導が主にトンネル電流によって起こるようになる。したがって、図８に示すように、電子に対するエネルギー障壁高さφｂ ｅ(Ｃｓ)は、シリコンの伝導帯下端ＥＣ Ｓiとニッケルシリサイド１３のフェルミ準位ＥＦ Ｍとのエネルギー差となる。また、その場合の逆バイアス電流Ｉrn(Ｃs)は、下記数式(４)で表される。
Figure 2014036210
図８から分かるように、φｂ ｅ(Ｃs)＜＜φｂ ｅであるから、Ｉrn(Ｃs)＞＞Ｉrnとなる。上記φｂ ｅ(Ｃs)は、シリコンの伝導帯下端ＥＣ Ｓiとシリコンのフェルミ準位ＥＦ Ｓiとのエネルギー差程度の非常に小さい値となるため、図７のように、略オーミック特性の電流‐電圧特性が得られるのである。図２に示す半導体装置の構造においては、オン状態におけるチャネルは高電子密度のＮ型領域と見なせるから、セシウム含有領域１２を有することによって、チャネル‐ソースドレイン間を低抵抗に接続可能であることが分かる。
以下、図２に示す半導体装置におけるチャネル‐ソースドレイン間の抵抗について、図１０および図１１を用いて考察する。
図１０および図１１は、図２におけるＢ‐Ｂ'断面でのエネルギーバンド図である。但し、図１１は、セシウム含有領域５ａ,５ｂが存在しない(ショットキー接合トランジスタの)場合のエネルギーバンド図である。
図１１に示すように、上記ゲート電極３への電圧印加によって、シリコンのエネルギーバンドが曲げられて、チャネル領域には反転層が形成されている。その結果、ショットキー障壁厚さが薄くなり、また、鏡像効果によって電子に対するショットキー障壁高さが減少するために、トンネル電流が流れることができる。
これに対して、上記セシウム含有領域５ａ,５ｂが存在している図１０においては、ゲート電極３への電圧印加によって、シリコンのエネルギーバンドが曲げられて、チャネル領域には反転層が形成されている。また、セシウム含有領域５ａ,５ｂにおける少なくともソースに近い領域においては、セシウムがソース側に電子を放出することによって正にイオン化する。その結果、図１１との比較で分かるように、セシウムがイオン化した領域では、シリコンのエネルギーバンドがさらに曲げられてその傾きは非常に急峻になる。これにより、ショットキー障壁厚さは非常に薄くなり、加えて、鏡像効果によって電子に対するショットキー障壁高さが大きく減少するため、ソース‐チャネル間のトンネル電流が著しく大きくなる。
このように、図２に示す半導体装置においては、セシウム含有領域５ａ,５ｂを有することによって、チャネル‐ソースドレイン間の抵抗を著しく低減することができ、大きなオン電流を得ることができる。
以上のごとく、本実施の形態における半導体装置によれば、第１および第２金属ソースドレイン電極(ニッケルシリサイド)６ａ,６ｂと半導体層(Ｐ型シリコン基板１)との間に、ショットキー障壁を変調する不純物としてのセシウムを含有するセシウム含有領域５ａ,５ｂを形成している。したがって、第１および第２金属ソースドレイン電極６ａ,６ｂ近傍のセシウムがイオン化することによって、正孔に対するエネルギー障壁高さが大きくなり、ショットキー接合の場合に比して、第１および第２金属ソースドレイン電極６ａ,６ｂとＰ型シリコン基板１との間のリーク電流を著しく低減できる。また、チャネルと第１および第２金属ソースドレイン電極６ａ,６ｂとの間のショットキー障壁高さが実効的に小さくなり、且つショットキー障壁厚さが薄くなるため、ショットキー接合の場合に比べて寄生抵抗を著しく低減することができるのである。
尚、上記第１および第２金属ソースドレイン電極(ニッケルシリサイド)６ａ,６ｂ中には半導体層と金属ソースドレイン電極間のショットキー障壁を変調する不純物としてのセシウムの一部が含まれていても良い。この場合、セシウムの仕事関数(１.９３eＶ)はニッケルシリサイド(ＮiＳi)の仕事関数(４.９eＶ)よりも大きいため、金属ソースドレイン電極の仕事関数が小さくなり、電子に対するショットキー障壁高さを更に小さくすることができる。
また、セシウムはシリコンのドナーおよびアクセプターではない(つまり、シリコンのバルク中では殆どキャリアを発生しない)ため、セシウム含有領域５ａ,５ｂのうち、第１および第２金属ソースドレイン電極６ａ,６ｂから十分離れた領域においては、セシウムはキャリアとしての電子を放出してイオン化することはない。そのため、ソースドレインとして機能する領域が不純物の拡散等によって拡大することを予め考慮して、セシウム含有領域５ａ,５ｂの厚みを極端に薄くする必要がない。つまり、セシウムをイオン注入する場合の条件に、特別な制約はないのである。したがって、セシウム含有領域５ａ,５ｂの厚みを薄くするために、上記特許文献１に開示されているような不純物偏析技術を用いる必要はない。
さらに、上記セシウム含有領域５ａ,５ｂはキャリアを誘起しないため、セシウム含有領域５ａ,５ｂを第１および第２金属ソースドレイン電極６ａ,６ｂよりも深く形成しても短チャネル効果特性を劣化させることがない。すなわち、不純物(セシウム)のイオン注入深さよりも浅い領域に第１および第２金属ソースドレイン電極６ａ,６ｂを形成することができるので、極めて浅いソースドレインを形成することができる。したがって、良好な短チャネル効果特性を得ることができるのである。
また、上記セシウムは、シリコンの電子親和力(４.０５eＶ)よりも小さいイオン化ポテンシャル(３.８９eＶ)を有している。したがって、セシウムは、シリコンの伝導帯下端よりも高エネルギー側に不純物準位を形成し、この不純物準位から第１および第２金属ソースドレイン電極６ａ,６ｂ側に電子を放出することによって、正にイオン化してシリコンのエネルギーバンドを曲げる。こうして、シリコンのエネルギーバンドは、不純物準位と金属ソースドレイン電極のフェルミ準位とが一致する程度にまで曲げられる。そのため、ショットキー障壁を大きく変調することができ、上述したように、Ｐ型シリコン基板１‐第１および第２金属ソースドレイン電極６ａ,６ｂ間のリーク電流を著しく抑制できると共に、チャネル‐第１および第２金属ソースドレイン電極６ａ,６ｂ間の抵抗を著しく減少させることができるのである。
また、図３におけるニッケルシリサイド１３と接する位置におけるセシウム含有領域１２中のセシウム濃度が１×１０19cm-3であったことから、第１および第２金属ソースドレイン電極６ａ,６ｂとＰ型シリコン基板１との界面におけるセシウムの濃度を、１×１０19cm-3以上にすることによって、上記ショットキー障壁を大きく変調することができる。そのために、Ｐ型シリコン基板１‐第１および第２金属ソースドレイン電極６ａ,６ｂ間のリーク電流を著しく抑制できると共に、チャネル‐第１および第２金属ソースドレイン電極６ａ,６ｂ間の抵抗を著しく減少させることができるのである。
また、上記セシウムは、第１および第２金属ソースドレイン電極６ａ,６ｂとＰ型シリコン基板１との界面よりも深い位置に濃度ピークを持つように分布している。したがって、第１金属ソースドレイン電極６ａ,６ｂの広い範囲を高濃度の不純物含有領域で覆うことができ、リーク電流を効果的に低減することができる。
また、上記第１および第２金属ソースドレイン電極６ａ,６ｂは、上記半導体であるシリコンと、金属であるニッケルとの化合物であるニッケルシリサイドで構成されている。したがって、堆積するニッケルの厚みを薄くすることによって、浅い第１および第２金属ソースドレイン電極６ａ,６ｂを容易に形成することができる。
また、上記半導体として、シリコンおよびゲルマニウムのうちの少なくとも一つを主成分として含み、上記金属として、Ｎi,Ｃo,Ｔi,Ｅr,Ｙb,Ｐtの元素群うちの１つ以上を含んでいる。したがって、自己整合シリサイドプロセスあるいは自己整合ジャーマナイドプロセスを用いることができるため、上記浅い金属ソース・ドレイン電極を、上記ゲート電極に対して自己整合的な位置に容易に形成することができる。
以上のごとく、本実施の形態によれば、金属材料の種類に関わらずショットキー障壁の高さおよび幅を容易に制御できると共に、寄生抵抗が低く、且つ、短チャネル効果を効果的に抑制できる半導体装置、および、その製造方法を提供することができるのである。
(第２実施の形態)
図１２Ａ〜Ｄは、第２実施の形態の半導体装置における各製造工程中の断面図である。尚、本第２実施の形態を含む以下の全ての実施の形態では、第１および第２金属ソースドレイン電極を、分けずに単に金属ソースドレイン電極と記し、参照番号も、第１金属ソースドレイン電極と、第２金属ソースドレイン電極とで同じものを付すことにする。
先ず、半導体層の一例としてのＰ型シリコン基板２１の一主面上に、例えば上記ＳＴＩ法等の公知の方法によって素子分離領域(図示せず)を形成し、その素子分離領域によって素子形成領域を区分する。
次に、図１２Ａに示すように、熱酸化法,ＣＶＤ法あるいはＡＬＤ法等を用いることによって、上記素子形成領域の表面に、酸化シリコンからなるゲート絶縁膜２２を形成し、続いて、ＣＶＤ法等を用いてＮ型多結晶シリコン膜をゲート絶縁膜２２上に堆積する。次に、リソグラフィー法およびＲＩＥ法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極２３を形成する。
上記ゲート絶縁膜２２の材料として、酸化シリコンの代わりに、酸窒化シリコン,窒化シリコン,酸化ハフニウム,酸化ランタン、および、これらの材料に窒素,シリコン,アルミニウム等を含有するもの等を用いてもよい。
また、上記ゲート電極２３の材料として多結晶シリコンを用いたが、アモルファスシリコン,ゲルマニウム,ゲルマニウムを含有したシリコン等を用いてもよい。
次に、上記ＣＶＤ法等を用いて酸化シリコン膜を堆積し、続いて、ＲＩＥ法によってエッチバックすることにより、ゲート側壁膜２４を形成する。尚、ゲート側壁膜２４の材料として、酸化シリコンの代わりに、窒化シリコン,酸窒化シリコン等を用いてもよい。
次に、図１２Ｂに示すように、Ａs等のドナー不純物をイオン注入し、アニールすることによって、Ｎ型不純物含有領域２５を形成する。このＮ型不純物含有領域２５の不純物濃度は、本実施の形態の半導体装置が完成した後に、ドレイン電圧を印加した状態でも完全には空乏化しない程度の薄い濃度にしておけばよい。そうすることによって、寄生容量の大きな増大を招くことなく、リーク電流を更に低減することができる。あるいは、Ｎ型不純物含有領域２５の不純物濃度は１×１０20cm-3以上の高濃度としてもよい。その場合には、Ｎ型不純物含有領域２５のドーピングと同時にゲート電極２３のドーピングを行うことが可能になる。
次に、図１２Ｃに示すように、フッ酸水溶液によるウェットエッチング等によってゲート側壁膜２４を除去した後、例えば、ＰＥ‐ＣＶＤ(Plasma Enhanced ＣＶＤ)法において、３００ｍTorr〜６００ｍTorr、ガス流量比ＳiＨ4/ＮＨ3＝０.０４〜１.５、基板温度３００℃〜４５０℃、プラズマパワー４０W〜１００Wの条件にて、窒化シリコン膜を形成する。このとき、窒化シリコン膜中には正の固定電荷が形成される。窒素元素を含むラジカルあるいはプラズマ等をシリコン表面にさらすことによってシリコン表面を窒化して薄い窒化シリコンを形成してもよい。窒化シリコンの屈折率は２．１以上であることが好ましい。この場合、正の固定電荷の密度が非常に高くなる。続いて、ＲＩＥ法によってエッチバックすることにより、正の固定電荷を含むゲート側壁膜２６が形成される。
上記ゲート側壁膜２６の材料としては、固定電荷を含む絶縁物であれば何でも良い。また、上記ゲート側壁膜２６中の正の固定電荷は、次のようにして形成することもできる。例えば、上記窒化シリコン膜の代わりに、ＣＶＤ法等により酸化シリコン膜を形成した後、上記酸化シリコン中にセシウム等の正の固定電荷となる不純物を、イオン注入法等によって導入し、続いて、ＲＩＥ法等によってエッチバックすることにより、正の固定電荷を含むゲート側壁膜２６を形成することができる。
また、上述のような方法によって形成した固定電荷を含む絶縁膜の上に、更に、酸化シリコン、窒化シリコン、酸窒化シリコン等の絶縁膜を堆積した積層膜をエッチバックすることにより、固定電荷を含むゲート側壁膜２６を形成してもよい。
このように、ゲート側壁膜２６中に正の固定電荷を含む場合、後のプロセスで形成する金属ソースドレイン電極の少なくとも一方が、プロセスばらつき等によってゲート電極２３に対してオフセットした場合であっても、固定電荷を含むゲート側壁膜２６下の半導体としてのシリコン表面に電子キャリア層が形成されるため、チャネル領域と金属ソースドレイン電極とが上記電子キャリア層を介してオーミックに接続することができ、寄生抵抗の増加を防ぐことができる。これにより、歩留まりを飛躍的に向上することができる。尚、上記電子キャリア層の厚みは極めて薄いため、短チャネル効果特性は劣化しない。
次に、セシウムを、例えば、加速エネルギー５ｋeＶ、ドーズ量１×１０14cm-2の条件でイオン注入することによって、セシウム含有領域２７を形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域２７が後の工程で形成するニッケルシリサイド２８(図１２Ｄ参照)よりも深い位置まで形成されるように設定すればよい。
その後、注入ダメージを回復させるためにアニールを行っても差し支えない。その場合には、例えば、ＲＴＡ法,ＦＬＡ法,レーザーアニール法等を用いる。
次に、図１２Ｄに示すように、スパッタ法等によってニッケルを例えば２nm程度堆積した後に、２６０℃〜３５０℃、３０秒〜２００秒の条件でアニールを行ってシリサイド化する。アニールの前に、スパッタ法等によってニッケル上にＴｉＮを堆積しても良い。そして、その後、未反応のニッケル（およびＴｉＮ）を除去することによって、金属ソースドレイン電極の一例としての上記ニッケルシリサイド２８を形成する。その後に、３５０℃〜５００℃、３０秒〜２００秒の条件でアニールすることによって、ニッケルシリサイド２８を低抵抗化する。その場合、金属ソースドレイン電極(ニッケルシリサイド２８)(以下、金属ソースドレイン電極２８と言う場合もある)がセシウム含有領域２７を介して半導体層(Ｐ型シリコン基板２１)と接するように、ニッケルシリサイド２８は、少なくともその厚み(深さ)がセシウム含有領域２７よりも薄く(浅く)なるように形成する。尚、ニッケルシリサイド２８の厚みは、スパッタしたニッケルの膜厚の３倍程度(例えば６nm程度)となる。
上記ニッケルシリサイド２８は、ソースドレインとして機能する。
上記ニッケルシリサイド２８を形成する際に、ゲート電極２３もシリサイド化されて、ニッケルシリサイド２９が形成される。
尚、その場合、上記ゲート電極２３を全てシリサイド化して、メタルゲート構造としてもよい。メタルゲート構造とする場合には、上記多結晶シリコン膜はｉ型またはＰ型の何れであってもよい。
上記金属ソースドレイン電極の一例として、ニッケルシリサイド２８の代わりにコバルトシリサイドを形成する場合は、スパッタ法等によってコバルトを３nm程度堆積した後に、４００℃〜６００℃、３０秒〜２００秒の条件でアニールすることによってシリサイド化する。アニールの前に、スパッタ法等によってコバルト上にＴｉＮを堆積しても良い。そして、その後、未反応のコバルト（およびＴｉＮ）を除去した後に、７００℃〜９００℃、３０秒〜２００秒の条件でアニールすることにより、コバルトシリサイドを低抵抗化すればよい。その場合にも、金属ソースドレイン電極(コバルトシリサイド)がセシウム含有領域２７を介して半導体層(Ｐ型シリコン基板２１)と接するように、コバルトシリサイドは、少なくともその厚みがセシウム含有領域よりも薄くなるように形成する。尚、コバルトシリサイドの厚みは、スパッタしたコバルトの膜厚の２倍程度(例えば６nm程度)となる。
以上、上記金属ソースドレイン電極の一例として、ニッケルシリサイド２８とコバルトシリサイドとの場合について説明したが、上記金属ソースドレイン電極はこれらに限定されるものではない。例えば、Ｎi,Ｃo,Ｔi,Ｅr,Ｙb,Ｐtの元素群うちの１つ以上からなる金属を用いた金属シリサイドを用いてもよい。
最後に、公知の方法で層間絶縁膜(図示せず)や上部配線(図示せず)等を形成して、本半導体装置が完成する。
本実施の形態の半導体装置によれば、金属ソースドレイン電極(ニッケルシリサイド)２８と半導体層(Ｐ型シリコン基板２１)との間にセシウム含有領域２７が形成されているため、金属ソースドレイン電極２８近傍のセシウムがイオン化することによって、正孔に対するエネルギー障壁高さが大きくなり、その結果、ショットキー接合の場合に比べて、ソースドレインと半導体層との間のリーク電流を著しく低減することができる。それと同時に、チャネルとソースドレインとの間の電子に対するショットキー障壁高さが実効的に小さくなり、且つショットキー障壁厚さが薄くなるため、ショットキー接合の場合に比べて寄生抵抗を著しく低減することができるのである。
また、セシウムはシリコンのドナーおよびアクセプターではないため、セシウム含有領域２７のうち、金属ソースドレイン電極２８から十分離れた領域においては、セシウムはイオン化しない。そのため、金属ソースドレイン電極２８と半導体層(Ｐ型シリコン基板２１)との間にあるセシウム含有領域２７の厚みを極端に薄くする必要がなく(つまり、セシウムをイオン注入する際の制約がなく)、上記特許文献１に開示されているような不純物偏析技術を用いる必要はない。
以上のごとく、本実施の形態の半導体装置においては、金属シリサイド(金属ソースドレイン電極)の厚みをイオン注入による制約なしに決定できるので、極めて浅いソースドレインを形成することができ、その結果、短チャネル効果を極めてよく抑制することができるのである。
また、チャネル領域から離れた位置のソースドレインに接して完全には空乏化しない程度の不純物濃度を持つＮ型不純物含有領域２５を形成したので、寄生容量の大きな増大を招くことなくリーク電流を更に低減することができる。また、Ｎ型不純物含有領域２５上部にコンタクトホールを形成することにより、コンタクトホール形成時のエッチングばらつき等によって過剰なエッチングがなされ、ニッケルシリサイド２８を突き抜けて上部電極が直接Ｐ型シリコン基板２１に接続されてリーク電流が増加するのを防ぐことができる。したがって、ニッケルシリサイド２８を薄く形成することができるので、短チャネル効果を極めてよく抑制することができるのである。
(第３実施の形態)
第３実施の形態は、この発明を、Ｆｉｎ‐ＦＥＴ(立体構造‐ＦＥＴ(Field Effect Transistor：電界効果型トランジスタ)),トライゲート‐ＦＥＴ,ナノワイヤ‐ＦＥＴ等の立体チャネル構造を持つＦＥＴに適用した例である。
図１３Ａ〜Ｅは、第３実施の形態の半導体装置における各製造工程中の断面図である。以下、図１３Ａ〜Ｅに従って、本実施の形態の半導体装置の製造方法について説明する。
まず、図１３Ａに示すように、例えば、シリコン３１と、絶縁体の一例としての酸化シリコン３２と、ＳＯＩ層としてのシリコンとがこの順に積層されたＳＯＩ基板において、上記ＳＯＩ層をパターニングして、アルファベットの「Ｉ」字状の半導体層の一例としての半導体領域３３を形成する。尚、ＳＯＩ層(半導体領域３３)の厚さは、例えば２０nmとする。また、半導体領域３３のうちチャネルとなる領域の幅（Ｆｉｎ幅）を、例えば１０nmとする。
次に、図１３Ｂに示すように、熱酸化法,ＣＶＤ法あるいはＡＬＤ法等を用いることによって、半導体領域３３の表面に、酸化シリコンからなるゲート絶縁膜３４を形成する。続いて、ＣＶＤ法等を用いてＮ型多結晶シリコン膜をゲート絶縁膜３４上に堆積する。次に、リソグラフィー法およびＲＩＥ法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極３５を形成する。続いて、ゲート電極３５に覆われていない領域のゲート絶縁膜３４を、フッ酸水溶液によるウェットエッチ等によって除去する。
上記ゲート絶縁膜３４の材料として、酸化シリコンの代わりに、酸窒化シリコン,窒化シリコン,酸化ハフニウム,酸化ランタン、および、これらの材料に窒素,シリコン,アルミニウム等を含有するもの等を用いてもよい。また、上記ゲート電極３５の材料として多結晶シリコンを用いたが、アモルファスシリコン,ゲルマニウム,ゲルマニウムを含有したシリコン等を用いてもよい。
次に、図１３Ｃに示すように、例えば、ＰＥ‐ＣＶＤ(Plasma Enhanced ＣＶＤ)法において、３００ｍTorr〜６００ｍTorr、ガス流量比ＳiＨ4/ＮＨ3＝０.０４〜１.５、基板温度３００℃〜４５０℃、プラズマパワー４０W〜１００Wの条件にて、窒化シリコン膜を形成する。このとき、窒化シリコン膜中には正の固定電荷が形成される。窒素元素を含むラジカルあるいはプラズマ等をシリコン表面にさらすことによってシリコン表面を窒化して薄い窒化シリコンを形成してもよい。窒化シリコンの屈折率は２．１以上であることが好ましい。この場合、正の固定電荷の密度が非常に高くなる。続いて、ＲＩＥ法によってエッチバックすることにより、正の固定電荷を含むゲート側壁膜３６が形成される。上記ゲート側壁膜３６の材料としては、固定電荷を含む絶縁物であれば何でも良い。
また、上記ゲート側壁膜３６中の正の固定電荷は、次のようにして形成することもできる。例えば、上記窒化シリコン膜の代わりに、ＣＶＤ法等により酸化シリコン膜を形成した後、上記酸化シリコン中にセシウム等の正の固定電荷となる不純物を、イオン注入法等によって導入し、続いて、ＲＩＥ法等によってエッチバックすることにより、正の固定電荷を含むゲート側壁膜３６を形成することができる。
また、上述のような方法によって形成した固定電荷を含む絶縁膜の上に、更に、酸化シリコン、窒化シリコン、酸窒化シリコン等の絶縁膜を堆積した積層膜をエッチバックすることにより、固定電荷を含むゲート側壁膜３６を形成してもよい。
このように、ゲート側壁膜３６中に正の固定電荷を含む場合、後のプロセスで形成する金属ソースドレイン電極の少なくとも一方が、プロセスばらつき等によってゲート電極３５に対してオフセットした場合であっても、固定電荷を含むゲート側壁膜３６下の半導体としてのシリコン表面に電子キャリア層が形成されるため、チャネル領域と金属ソースドレイン電極とが上記電子キャリア層を介してオーミックに接続することができ、寄生抵抗の増加を防ぐことができる。これにより、歩留まりを飛躍的に向上することができる。尚、上記電子キャリア層の厚みは極めて薄いため、短チャネル効果特性は劣化しない。
次に、図１３Ｄに示すように、セシウムを、例えば、加速エネルギー５ｋeＶ、ドーズ量１×１０14cm-2の条件でイオン注入することによって、セシウム含有領域３７を形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域３７が少なくとも酸化シリコン３２との境界まで広がるように設定すればよい。但し、イオン注入によって、半導体領域３３がＳＯＩ層の厚さ方向全体に渡ってアモルファス化した場合には、後の工程における熱処理によって、アモルファス化した領域が多結晶化してしまい、リーク電流や寄生抵抗が増大してしまう。しかしながら、セシウム(ショットキー障壁を変調する不純物)の濃度ピークがＳＯＩ層の厚さ方向の中央よりも浅い領域に位置するように加速エネルギーを選ぶことによって、半導体領域３３がＳＯＩ層の厚さ方向全体に渡ってアモルファス化するのを防ぎ、少なくとも酸化シリコン３２に接する領域の半導体領域３３の結晶性を維持することができる。この場合、後の工程における熱処理によって単結晶シリコンの固相成長が促され、アモルファス化した領域を単結晶化する(注入ダメージを回復する)ことができる。
尚、ＳＯＩ層の厚さ、または、Ｆｉｎ幅が小さくなるほど、イオン注入によって、半導体領域３３がＳＯＩ層の厚さ方向全体に渡ってアモルファス化し易く、上記多結晶化が起こりやすい。ゲート長の縮小に伴い、短チャネル効果抑制のため、Ｆｉｎ幅（およびＳＯＩ層厚さ）も縮小される必要があるため、上記多結晶化の問題は今後の微細化の進展によって益々顕著となる。本実施の形態では、通常のドナー不純物である砒素の質量数７５よりも大きい不純物（例えば、セシウム）を用いているため、同じイオン注入エネルギーにおいて上記砒素よりも浅い領域にイオン注入できる。従って、砒素等の高濃度不純物領域によってソースドレインを形成する場合や、上記特許文献１に開示されているような不純物偏析技術を用いる場合に比べて、ＳＯＩ層の厚さ方向全体に渡るアモルファス化は起きにくく、上記多結晶化を防ぎやすい。
その後、注入ダメージを回復させるためにアニールを行っても差し支えない。その場合には、例えば、ＲＴＡ法、ＦＬＡ法、レーザーアニール法等を用いる。
次に、図１３Ｅに示すように、スパッタ法等によってニッケルを例えば３nm〜４nm程度堆積した後に、２６０℃〜３５０℃、３０秒〜２００秒の条件でアニールしてシリサイド化する。アニールの前に、スパッタ法等によってニッケル上にＴｉＮを堆積しても良い。そして、その後、未反応のニッケル（およびＴｉＮ）を除去することによって、金属ソースドレイン電極の一例としてのニッケルシリサイド３８を形成する。その後に、３５０℃〜５００℃、３０秒〜２００秒の条件でアニールすることによって、ニッケルシリサイド３８を低抵抗化する。尚、本実施の形態において、ニッケルシリサイド３８は、半導体領域３３のうち最も幅が狭い領域(Ｆｉｎ領域)において、ＳＯＩ層の厚さ方向に渡って全てのシリコンがニッケルシリサイド化するようにニッケルシリサイド３８を形成したが、半導体領域３３の表面部分のみをニッケルシリサイド化してニッケルシリサイド３８を形成しても良い(この場合、図１３ＥのＤ‐Ｄ'矢視断面図は図１４ではなく図１６となる)。また、チャネル領域を除く半導体領域３３を全てニッケルシリサイド化しても良い(この場合、図１３ＥのＤ‐Ｄ'矢視断面図は図１４ではなく図１７となる)。何れの場合も、金属ソースドレイン電極(ニッケルシリサイド３８)(以下、金属ソースドレイン電極３８と言う場合もある)がセシウム含有領域３７を介して半導体領域３３と接するように、セシウムのイオン注入条件およびニッケルシリサイド３８の形成条件を決めておけばよい。尚、ニッケルシリサイド３８は、シリコン表面から、スパッタしたニッケルの膜厚の３倍程度(例えば９nm〜１２nm程度)の領域に形成される。
上記ニッケルシリサイド３８は、ソースドレインとして機能する。上記ニッケルシリサイド３８を形成する際に、ゲート電極３５もシリサイド化されて、ニッケルシリサイド３９が形成される。尚、その場合、上記ゲート電極３５を全てシリサイド化して、メタルゲート構造としてもよい。メタルゲート構造とする場合には、上記多結晶シリコン膜はｉ型またはＰ型の何れであってもよい。
上記金属ソースドレイン電極の一例として、ニッケルシリサイド３８の代わりにコバルトシリサイドを形成する場合は、スパッタ法等によってコバルトを５nm程度堆積した後に、４００℃〜６００℃、３０秒〜２００秒の条件でアニールすることによってシリサイド化する。アニールの前に、スパッタ法等によってコバルト上にＴｉＮを堆積しても良い。そして、その後、未反応のコバルト（およびＴｉＮ）を除去した後に、７００℃〜９００℃、３０秒〜２００秒の条件でアニールすることによって、コバルトシリサイドを低抵抗化すればよい。その場合にも、金属ソースドレイン電極(コバルトシリサイド)がセシウム含有領域３７を介して半導体層(半導体領域３３)と接するように形成する。尚、コバルトシリサイドは、シリコン表面から、スパッタしたコバルトの膜厚の２倍程度(例えば１０nm程度)の領域に形成される。
以上、上記金属ソースドレイン電極の一例として、ニッケルシリサイド３８とコバルトシリサイドとの場合について説明したが、上記金属ソースドレイン電極はこれらに限定されるものではない。例えば、Ｎi,Ｃo,Ｔi,Ｅr,Ｙb,Ｐtの元素群うちの１つ以上からなる金属を用いた金属シリサイドを用いてもよい。
最後に、公知の方法で層間絶縁膜(図示せず)や上部配線(図示せず)等を形成して、本半導体装置が完成する。尚、図１４は、図１３ＥのＤ‐Ｄ'矢視断面図である。また、図１５は、図１３ＥのＥ‐Ｅ'矢視断面図である。
本実施の形態の半導体装置によれば、金属ソースドレイン電極(ニッケルシリサイド)３８と半導体層(半導体領域３３)との間にセシウム含有領域３７が形成されているため、金属ソースドレイン電極３８近傍のセシウムがイオン化することにより、正孔に対するエネルギー障壁高さが大きくなり、その結果、ショットキー接合の場合に比べて、ソースドレインと半導体層との間のリーク電流を著しく低減することができる。また、同時に、チャネルとソースドレインとの間の電子に対するショットキー障壁高さが実効的に小さくなり、且つショットキー障壁厚さが薄くなるため、ショットキー接合の場合に比べて寄生抵抗を著しく低減することができるのである。
また、セシウムはシリコンのドナーおよびアクセプターではないため、セシウム含有領域３７のうち、金属ソースドレイン電極３８から十分離れた領域においては、セシウムはイオン化しない。そのため、金属ソースドレイン電極３８と半導体層(半導体領域３３)との間にあるセシウム含有領域３７の厚みを極端に薄くする必要がなく(つまり、セシウムをイオン注入する際の制約がなく)、上記特許文献１に開示されているような不純物偏析技術を用いる必要はない。
このように、本実施の形態における半導体装置によれば、ドナー不純物の拡散による短チャネル効果特性の劣化がないため、立体チャネル構造のＦＥＴにおいても、極めて良好な短チャネル効果特性を得ることができるのである。
尚、ＳＯＩ基板を用いてプレーナー型のトランジスタを形成した場合は、図１７と同じ断面構造が得られる。また、上記各実施の形態においては、上記セシウム含有領域５,２７,３７を、Ｐ型シリコン基板１,２１および半導体(シリコン)領域３３のうち、金属ソースドレイン電極６,２８,３８と接する領域の全部に形成している。しかしながら、この発明は上記「接する領域」の全部に限定されるものではなく、上記「接する領域」の一部に形成しても同様の効果を奏することができる。
尚、例えば、異なる二以上の実施形態の一部または全部を組み合わせた発明が、新たな実施の形態を構成することは、勿論であり、ある実施の形態の発明と、ある変形例の発明とを組み合わせて作成される発明が、新たな実施の形態を構成することも勿論である。正確にいうと、上記明細書の説明で行った、全ての実施の形態および全ての変形例で構成される内容から二以上の発明特定事項を組み合わせて作成される発明が、本発明の新たな実施の形態に含まれることは、勿論である。
１,２１ Ｐ型シリコン基板
２,２２,３４ ゲート絶縁膜
３,２３,３５ ゲート電極
４ａ,４ｂ,２４,２６,３６ ゲート側壁膜
５ａ,５ｂ,１２,２７,３７ セシウム含有領域
６ａ 第１金属ソースドレイン電極
６ｂ 第２金属ソースドレイン電極
１１ Ｐ型シリコン
１３,２８,２９,３８,３９ ニッケルシリサイド
２５ Ｎ型不純物含有領域
３１ シリコン
３２ 酸化シリコン
３３ 半導体領域

Claims (21)

  1. 半導体層と、
    上記半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、
    上記半導体層上かつ上記ゲート電極の一方側に形成された第１金属ソースドレイン電極と、
    上記半導体層上かつ上記ゲート電極の他方側に形成された第２金属ソースドレイン電極と、
    上記ゲート電極の側面に設けられた絶縁性のゲート側壁膜と
    を備え、
    上記半導体層において上記第１および第２金属ソースドレイン電極と接する領域の一部または全部は、ショットキー障壁を変調する不純物を含有する不純物含有領域であり、
    上記ゲート側壁膜中には固定電荷が存在していることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    上記半導体層のバルク中での上記不純物の活性化率は、０．２％以下であることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    上記不純物の質量数は、７５よりも大きいことを特徴とする半導体装置。
  4. 請求項１から３までのいずれか一項に記載の半導体装置において、
    上記不純物は、上記半導体層の電子親和力よりも小さいイオン化ポテンシャルを有することを特徴とする半導体装置。
  5. 請求項１から４までのいずれか一項に記載の半導体装置において、
    上記不純物の少なくとも一部は、セシウムであることを特徴とする半導体装置。
  6. 請求項１から５までのいずれか一項に記載の半導体装置において、
    上記固定電荷の少なくとも一部は、セシウムからなることを特徴とする半導体装置。
  7. 請求項１から６までのいずれか一項に記載の半導体装置において、
    上記ゲート側壁膜には、窒素元素が含まれていることを特徴とする半導体装置。
  8. 請求項１から７までのいずれか一項に記載の半導体装置において、
    上記不純物含有領域の上記第１および第２金属ソースドレイン電極との界面における上記不純物の濃度は、１×１０19cm-３以上であることを特徴とする半導体装置。
  9. 請求項１から８までのいずれか一項に記載の半導体装置において、
    上記不純物含有領域における上記不純物の濃度は、上記第１および第２金属ソースドレイン電極に対する上記不純物含有領域の界面よりも深い位置にピークを有していることを特徴とする半導体装置。
  10. 請求項１から９までのいずれか一項に記載の半導体装置において、
    上記第１および第２金属ソースドレイン電極の夫々は、上記半導体層と、金属との化合物で構成されていることを特徴とする半導体装置。
  11. 請求項１０に記載の半導体装置において、
    上記半導体層は、シリコンおよびゲルマニウムのうちの少なくとも１つを主成分として含んでおり、
    上記金属は、ニッケル、コバルト、チタン、エルビウム、イッテルビウムおよび白金のうちの１以上を含んでいることを特徴とする半導体装置。
  12. 請求項１から１１までのいずれか一項に記載の半導体装置において、
    上記半導体層は、絶縁体上に設けられており、
    上記金属ソースドレイン電極の少なくとも一部は、上記絶縁体に接していることを特徴とする半導体装置。
  13. 請求項１から１２までのいずれか一項に記載の半導体装置において、
    上記不純物は、上記金属ソースドレイン電極における上記半導体層と接している領域の一部または全部を含む領域に含まれ、
    上記不純物の仕事関数は、上記第１金属ソースドレイン電極の仕事関数よりも小さく、かつ、上記第２金属ソースドレイン電極の仕事関数よりも小さいことを特徴とする半導体装置。
  14. 請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
    半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    上記半導体層の表面のうち、上記ゲート電極の両側に絶縁層を形成する工程と、
    上記絶縁層中にセシウムを導入する工程と、
    上記半導体層の表面の一部が露出するように上記絶縁層を異方性エッチングして、上記絶縁層からなるゲート側壁膜を形成する工程と、
    上記半導体層の表面が露出した領域に不純物を導入して不純物含有領域を形成する工程と、
    上記不純物含有領域に接するように第１および第２金属ソースドレイン電極を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  15. 請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
    半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    上記半導体層の表面のうち、少なくとも上記ゲート電極に隣接する領域を、プラズマ状態の窒素、窒素ラジカル、および、窒素元素を含有する分子からなる酸化剤を含む気体のうちの少なくとも一つを含む雰囲気に暴露して、絶縁層を形成すると共に、固定電荷を形成する工程と、
    上記半導体層の表面の一部が露出するように上記絶縁層を異方性エッチングして、上記絶縁層からなるゲート側壁を形成する工程と、
    上記半導体層の表面が露出した領域に不純物を導入して不純物含有領域を形成する工程と、
    上記不純物含有領域に接するように第１および第２金属ソースドレイン電極を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  16. 請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
    半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    上記半導体層の上部における上記ゲート電極の両側に不純物を導入して不純物含有領域を形成する工程と、
    上記不純物含有領域上を、他元素と反応させて絶縁層を形成することにより、上記不純物を上記半導体層と上記絶縁層との界面に偏析させて固定電荷を形成する工程と、
    上記絶縁層の一部をエッチングして、上記半導体層における上記不純物含有領域の表面の少なくとも一部が露出するように上記絶縁層の開口部を形成する工程と、
    上記不純物含有領域に接するように第１および第２金属ソースドレイン電極を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  17. 請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
    半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    上記半導体層の上における上記ゲート電極の両側に不純物を導入して不純物含有領域を形成する工程と、
    上記不純物含有領域の表面のうちの少なくとも上記ゲート電極に隣接する領域を覆うように絶縁層を形成する工程と、
    上記絶縁層と、上記半導体層との界面にアニールにより上記不純物を偏析させて固定電荷を形成する工程と、
    上記絶縁層の一部をエッチングして、上記半導体層における上記不純物含有領域の表面の少なくとも一部が露出するように、上記絶縁層の開口部を形成する工程と、
    上記不純物含有領域に接するように第１および第２金属ソースドレイン電極を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  18. 請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
    半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    上記半導体層の表面のうち、上記ゲート電極の両側に絶縁層を形成する工程と、
    上記半導体層の上部における上記ゲート電極の両側および上記絶縁層の両方に不純物を導入して不純物含有領域を形成するのと共に上記絶縁層中に固定電荷を形成する工程と、
    上記絶縁層の一部をエッチングして上記半導体層における上記不純物含有領域の表面の少なくとも一部が露出するように上記絶縁層の開口部を形成する工程と、
    上記不純物含有領域に接するように第１および第２金属ソースドレイン電極を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  19. 請求項１４から１８までのいずれか一項に記載の半導体装置の製造方法において、
    上記第１および第２金属ソースドレイン電極を形成する工程は、
    上記不純物含有領域上に金属を堆積する工程と、
    アニールを行って、上記半導体層と、上記金属とを反応させる工程と、
    上記金属のうち未反応部分を除去する工程と
    を含むことを特徴とする半導体装置の製造方法。
  20. 請求項１９に記載の半導体装置の製造方法において、
    上記半導体層は、シリコンおよびゲルマニウムのうちの少なくとも１つを含み、
    上記金属は、ニッケル、コバルト、チタン、エルビウム、イッテルビウムおよび白金の元素群うちの１つ以上を含むことを特徴とする半導体装置の製造方法。
  21. 請求項１４から２０までのいずれか一項に記載の半導体装置の製造方法において、
    上記不純物は、セシウムであることを特徴とする半導体装置の製造方法。
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