KR20020033404A - 슈퍼 할로우를 갖는 장치 및 전계 효과 트랜지스터 및이를 형성하는 프로세스 - Google Patents

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Abstract

반도체 기판은 접합부에서 도펀트 원자를 가진 적어도 하나의 PN 접합부를 갖는다. 접합부에서의 비도펀트 원자는 어닐링 동안 확산을 방지하기 위해 격자간 트랩을 제공한다. 이를 형성하기 위한 프로세스에서, 가령, C,N,Si,F 등의 비도펀트 확산 장벽이 가령, 다이오드, 바이폴라 트랜지스터 또는 CMOSFET와 같은 반도체 디바이스의 "할로우" 영역으로 주입된다. 이는 보다 낮은 어닐링 용량("스파이크 어닐링")과 결합하여 보다 경사가 급한 할로우 도펀트 프로파일이 생성되게 한다. 특히, 본 발명은 약 50 nm 보다 작은 게이트 길이를 갖는 CMOSFET에서 유용하다.

Description

슈퍼 할로우를 갖는 장치 및 전계 효과 트랜지스터 및 이를 형성하는 프로세스{SUPER-HALO FORMATION IN FETs}
본원은 본 명세서에서 참조로서 인용되는 K.Lee,Y.Zhang 에 의한 "Sacrificial Polysilicon Sidewall process and rapid thermal spike annealing for advance CMOS fabrication"으로 칭해지는 IBM 문서 번호 YOR9-2000-0432와 관련된다.
본 발명은 FET(Field Effect Transistors)에 관한 것이며, 특히 가령, 50 nm의 짧은 게이트 길이를 갖는 전계 효과 트랜지스터에 관한 것이다.
CMOS 기술이 가령, 50nm의 게이트 길이보다 점점 더 작아짐에 따라, 쇼트 채널 디바이스 성능(the short channel device performance)을 향상시키고 동시에 오프-상태 누설 전류(off-state leakage current)에 대해 허용가능한 값을 유지하는 것이 점점 더 어렵게 되어가고 있다.
이를 성취하기 위한 한가지 기술은 잉여 도펀트 주입 영역이 소스 및 드레인 연장 영역 옆에 존재하는 할로우 기술이다. 이를 위해, 접합부(junctions)는 계단형(abrupt)이어야 한다(Y. Taur 등에 의한 "CMOS Devices below o.1nm: How High Will Performance Go?"의 pp. 1-4 참조). 특히, 서브 50nm 디바이스(sub 50nm device)의 경우, 채널 근처의 연장 영역은 계단형, 즉 4nm/decade 보다 작아야 하며, 연장 접합부 근처에서의 할로우 프로파일도 계단형, 즉 20nm/decade 보다 작아야 한다. 할로우 형성에 대한 대부분 종래 기술은 할로우 도펀트가 채널 영역으로00내지 700각으로 주입되는 일반적인 방법을 사용했다. 이러한 종래 기술은 디바이스 성능을 개선하기 위해 도즈량(dose), 할로우 도펀트 또는 할로우 주입의 각을 변화시켰다. Christopher Codella 등에 의한 논문 "Halo Doping Effects in Submicron DI-LDD Device Design"의 pp.230-233은 임계 전압 및 펀치-쓰루 디바이스 특성을 개선하기 위한 최적 할로우 도즈량을 기술한다. 또한, 펀치-쓰루 스탑퍼(punch-through stoppers)는 통상적인 할로우 구성과 유사한, Atsushi Hori 등에 의한 미국 특허 5320974에서 기술된다. Young Jin Choi 등에 의한 논문 "A 0.1 nm IHLATI(Indium Halo by Large Angle Tilt Implant) MOSFET for 1.0V Low Power Application"은 쇼트 채널 특성을 개선하기 위한 인듐 할로우의 사용 및 인듐 할로우 주입에 대한 큰 경사각(large angle tilt)을 개시한다. 다른 논문은 Hori 등에 의한 "High Carrier Velocity and Reliability of Quarter-Micron SPI(Self-Aligned Pocket Implantation) MOSFETs" 및 T.Hoir 에 의한 "A 0.1-㎛ CMOS Technology with Tilt-Implanted Punchthrough Stopper(TIPS)" 이다. 종래 기술 중 어떠한 것도 채널 근처의 구역에서의 할로우 도펀트 프로파일의 경사도(abruptness)를 개선하기 위해 집중적인 노력을 기울이지 않았다. 이러한 종래 기술 상황에서는, 할로우 도펀트는, 연장 접합부 및 고 열적 용량의 깊은 소스/드레인 급속 열적 어닐링(high thermal budget deep sourec/drain rapid thermal anneal)(5초 동안 통상적으로 10000C) 동안, 증대된 과도 확산(enhanced transient diffusion)을 경험할 것이다. 결과적으로, 이러한 크게 저하된 할로우는 쇼트 채널 디바이스 특성을 개선하는데 그들의 유용성을 심하게 손상시키며, 이는 특히 50nm 미만의 디바이스 채널 폭에 대한 경우이다. 그러므로, 모든 종래 기술 방법은 할로우 도펀트의 증대된 과도 확산을 최소화하는 어떤 방법도 제공하지 못하며, 채널 구역 근처의 영역에서의 계단형 슈퍼-할로우(＜20 nm/decade)를 생성하는데 사용될 수 없다.
그러므로, 어닐링 후에 계단형 접합부를 갖는 것이 바람직하다.
본 발명에 따른 장치는 적어도 하나의 PN 접합부를 포함하는 반도체 기판, 상기 반도체 기판 내의 PN 접합부에 배치된 도펀트 원자, 상기 PN 접합부에 인접하여 배치된 확산 장벽을 포함한다.
본 발명에 따른 프로세스는 도펀트 원자를 갖는 반도체 PN 접합부를 형성하는 단계와 상기 접합부에 인접하는 확산 장벽을 형성하는 단계를 포함한다.
도 1-3은 본 발명을 형성하는 프로세스 단계들의 단면도,
도 4는 완성된 디바이스의 도면.
도면의 주요 부분에 대한 부호의 설명
1: 반도체 기판2,3: 실리콘 산화물 막
4: 게이트 전극5a,5b: 연장 영역
6a,6b: 할로우 영역7a,7b: 격자간 트랩 확산 장벽
8a,8b: 측벽 스페이서9a: 소스 접촉 영역
9b: 드레인 접촉 영역10a,10b,10c: 코발트 실리사이드 막
11: 층간 절연 막12a,12b: 텅스텐 전극
도 1에서 도시된 바처럼, 약 500 nm 내지 1000nm의 두께를 갖는 실리콘 산화물(2)이 P 타입 단결정 실리콘 반도체 기판(1)의 소자 분리 트렌치 영역(an element separation trench region) 내에 소자를 분리시키는 절연막으로 형성된다. 약 1nm 내지 3 nm의 두께를 갖는 다른 실리콘 산화물이 기판(1)의 활성 영역 상에 게이트 절연막으로서 형성된다. 다음에, 그것은 게이트 절연층(3)을 형성하기 위해 알려진 기술을 사용하여 에칭된다. 다음에, 약 100nm 내지 150nm의 두께를 갖는 다결정 실리콘(p-Si)을 이들 실리콘 산화물 막(2,3) 상에 증착한 후에, 약150nm의 두께를 갖는 게이트 전극(4)이 통상의 포토리소그래피 및 에칭 프로세스로 상기 증착된 다결정 실리콘 막을 에칭함으로써 형성된다. 도 2에서 도시된 바와 같이, 다음에, 게이트 전극(4)을 마스크로 사용하여 비소(As) 이온이 4*1015cm-2정도의 도즈량 및 약 2 내지 10 KeV 의 에너지로 주입되어, N+타입 소스 연장 영역(5a) 및 N+타입 드레인 연장 영역(5b)을 형성하게 된다.
다음에, 붕소(B)가 약 3 내지 10 KeV의 에너지로 기판(1)의 주 표면의 법선에 대해 약 10 내지 30 도의 경사 각으로 법선 축 주위로 4 회전을 하며 약 5*1013cm-2내지 5*1014cm-2의 총 면적 도즈량으로 주입되어, 할로우 영역(6a,6b)을 형성하게 된다. P+타입 할로우 영역(6a,6b)을 형성하기 위한 이온 주입의 조건은 기판(1)의 불순물 농도, 바람직한 반전 임계 전압, 최소 게이트 길이 및 드레인 구조물과 같은 다양한 변수에 따라 조절될 수 있다. 이온 주입의 도즈량 및 경사 각은 넓은 범위로부터 선택될 수 있다. 붕소 이온 이외에, 플루오르화 붕소 이온(BF2 +) 및 인듐 이온(In+)도 적절하다. 또한, 할로우 영역(6)의 형상은 본 기술에서 알려진 바와 다를 수 있다.
도 3에서 도시된 본 발명에 따르면, Si 격자간 트랩(interstitial trap) 확산 장벽 영역(7a,7b)은 각기 할로우 영역(6a,6b)에 인접하여 주입되며 약 1*1013cm-2내지 약 4*1014cm-2의 면적 밀도(a areal density)를 갖는 가령, C,N, Si,F 등과 같은 비도펀트(non-dopant)를 포함한다. 이는 비도펀트를 기판의 법선에 대해 약 10 내지 30 도의 각으로 약 5 내지 20 KeV, 바람직하게는 약 13 KeV의 에너지로 주입함으로써 성취된다. 그 후에, 가령, 약 1000C/s 보다 큰 램프 업 레이트(a ramp up rate), 약 8000C 내지 10500C 간의 목표 온도에서의 약 0 초의 유지 시간(hold time), 및 약 500C/s 보다 큰 램프 다운 레이트와 같은 스파이크 어닐링(a spike annealing)이 수행되어, 연장 영역(5)과 할로우 영역(6) 내의 도펀트를 활성화시킨다. 그러나, 다른 종류의 어닐링도 사용될 수 있다.
스파이크 어닐링은 고 전력 텅스텐(W) 램프, 아크 램프 또는 가령, 0.75J/cm2보다 적은 비용융 모드에서 동작하는 엑시머 레이저에 의해 수행된다. 이러한 어닐링 동안, 트랩 영역(7a,7b)은 할로우 도펀트의 증대된 과도 확산을 최소화하기 위해 격자간 트랩으로 기능하여, 이로써 계단형 할로우 도핑 프로파일("슈퍼-할로우")을 얻게 된다. 또한, 스파이크 어닐링은 두가지 장점을 갖는다. 첫번째는 웨이퍼가 신속하게 높은 목표 온도에 도달할 수 있어서 보다 작은 활성화 에너지(＜4eV)를 갖는 불필요한 할로우 도펀트에 대해 보다 적은 시간을 소비하면서 보다 높은 활성화 에너지(약 5eV)를 갖는 결함 어닐링(defect annealing)이 수행될 수 있다는 것이다. 두번째는 급속 열적 어닐링 사이클(rapid thermal anneal cycle)로 인해 열적 사이클이 크게 감소된다는 것이다. 이로써, 급속 열적 어닐링 동안의 할로우 도펀트 운동은 크게 감소된다.
다음에, 약 80 내지 150nm의 두께를 갖는 실리콘 산화물 막이 패터닝된 기판(1)의 상부 표면 상에 증착된다. 필요하다면, SiO2및 Si3N4의 합성층이 본 기술에서 알려진 바처럼 사용될 수 있다. 통상의 에칭 백을 통해, 실리콘 질화물 막으로 구성된 측벽 스페이서(8a,8b)가 형성되며, 실리콘 기판(1) 상의 실리콘 산화물 막(3)의 노출된 부분이 그 아래의 실리콘 기판(1)의 소스 및 드레인 접촉 구역을 노출시키기 위해 제거된다. 다음에, 게이트 전극(4) 및 측벽 스페이서(8a,8b)를 마스크로 사용하여 비소(As) 이온이 약 5 내지 10*15cm-2의 도즈량 및 약 50 KeV의 에너지로 기판(1) 내로 주입되어, N+타입 깊은 소스 접촉 영역(9a) 및 N+깊은 드레인 접촉 영역(9b)을 형성하게 된다.
도 4에서 도시된 바처럼, 약 5 내지 8nm의 두께를 갖는 코발트(Co) 막을 도 1에서 도시된 바와 같이 패터닝된 기판(1)의 상부 표면 상에 증착한 후에, 코발트 막이 실리콘 기판(1) 및 다결정 실리콘 게이트 전극(4)과 반응하도록 약 6000내지 약 8500C 의 온도에서의 열처리가 행해져서, 각기 약 20nm 내지 30 nm 의 두께를 갖는 코발트 실리사이드 막(10a,10b,10c)을 형성하게 된다. 이 단계에서, 코발트 막은 실리콘 산화물 막과 반응하지 않기 때문에, 측벽 스페이서(8a,8b) 상의 코발트 막은 반응하지 않은 상태로 유지된다. 다음에, 이 반응하지 않은 코발트 막이 습식 에칭에 의해 선택적으로 제거된다.
도 4에서 도시된 바처럼, 가령, BPSG와 같은 층간 절연 막(an interlevel insulating film)(11)이 통상적인 방법으로 증착되고 코발트 실리사이드 막(10a,10c)까지 닿아 있는 컨택트 홀(contact holes)이 층간 절연 막(11) 내에 형성된다. 다음에, 텅스텐 전극(12a,12b)이 코발트 실리사이드 막(10a,10c)과 접촉하여 형성된다.
P 채널 타입 MOS 트랜지스터는 각 영역의 도전성 타입이 역전될 때 위와 같은 방법으로 생성될 수 있다.
또한, 기판(1)은 가령, C,Ge 등과 같은 다른 그룹 Ⅳ 물질 또는 가령, GaAs, InP, AlGaAs 등과 같은 그룹 Ⅲ-Ⅴ물질 또는 그룹 Ⅱ-Ⅵ 물질 중에서 될 수 있다. 또한, P 타입 도펀트 B의 경우, In,Al 및 Ga가 사용될 수 있으며, N 타입 도펀트 P의 경우, As,Sb가 사용될 수 있다. 도전체 Al,Cu,Ti,Ni의 경우, 강 도핑된 p-Si 또는 a-Si 및 이들의 조합이 사용될 수 있다. 또한, 희생 측벽 프로세스(a sacrificial sidewall process)가 상기 IBM 문서 번호 YOR-2000-0432에서 도시된 바처럼 사용될 수 있다. 또한, 본 발명은 가령, 다이오드, 바이폴라 트랜지스터 등과 같은 PN 접합부를 갖는 어떤 디바이스에서도 사용될 수 있다. 가령, Ge와 같은 이온을 주입함으로써 Si 결정 격자를 변형시키는(straining) 또 다른 종류의 방법이 격자간 트랩을 얻기 위해 사용될 수 있으며, 트랩을 사용하는 것과는 다른 방법이 가령, 자신을 통해 터널링이 일어날 수 있는 얇은 절연층과 같은 확산 장벽을 형성하기 위해 사용될 수 있다.
또한, 단계들의 순서가 변경될 수 있다. 가령, 얕은 연장 영역(5)이 주입되고, 그 다음에 스파이크 또는 통상적인 어닐링에 의해 활성화될 수 있다. 다음에, 할로우 영역(6)이 주입되고, 다음에 장벽 영역(7)의 주입이 수행된다. 그 후에, 측벽 스페이서(8)가 형성되고, 다음에 소스 및 드레인 영역(9)의 깊은 주입이 수행된다. 다음에, 스파이크 및 통상적인 어닐링이 영역(6,7,9)을 활성화시키기 위해 수행된다. 컨택트 형성 등과 같은 남아있는 단계들은 위에서 기술된 바와 같다.
본 발명은 특정 바람직한 실시예에 대해 기술되었지만, 본 발명은 이들 특정 바람직한 실시예 및 프로세스 단계 및 순서 및 도면에서 도시된 최종 구조물에 한정되는 것이 아님을 이해할 것이다. 이와 달리, 그것은 첨부된 청구 범위에서 규정된 본 발명의 정신 및 범주 내에 포함될 수 있는 다른 대안, 변경 및 등가의 것들을 포함할 수 있다. 또한, 다른 방법 및/또는 디바이스가 유사한 결과를 가져올 수 있다면 본 발명의 방법 및 장치 내에서 사용될 수 있다.
본 발명은 할로우 도펀트의 증대된 과도 확산을 최소화하는 방법을 제공하며, 채널 지역 근처의 영역에서의 계단형 슈퍼-할로우(＜20 nm/decade)를 생성함으로써, 쇼트 채널 디바이스 특성을 개선시키는 효과를 갖는다.

Claims (19)

  1. (a) 적어도 하나의 PN 접합부를 포함하는 반도체 기판과,
    (b) 상기 반도체 기판 내의 상기 PN 접합부에 배치된 도펀트 원자와,
    (c) 상기 PN 접합부에 인접하게 배치된 확산 장벽을 포함하는 장치.
  2. 제 1 항에 있어서,
    상기 PN 접합부는 상기 반도체 기판의 두 영역 간의 계면이며,
    상기 PN 접합부는 상기 두 영역 중의 하나의 영역 내에서, 상기 하나의 영역의 그 밖의 다른 구역보다 높은 도펀트 농도를 가지고 있는 층에 의해 경계지워지는 장치.
  3. 제 1 항에 있어서,
    상기 확산 장벽은 격자간 트랩을 포함하는 장치.
  4. 제 3 항에 있어서,
    상기 트랩 영역은 비도펀트(non-dopant) 원자를 포함하는 장치.
  5. 제 4 항에 있어서,
    상기 비도펀트 원자는 C,N,Si,F 로 구성된 그룹 중의 적어도 하나로부터 선택되는 장치.
  6. 제 1 항에 있어서,
    상기 반도체는 상기 접합부 및 적어도 하나의 추가 접합부를 포함하는 전계 효과 트랜지스터를 포함하는 장치.
  7. 전계 효과 트랜지스터로서,
    a) 채널 영역에 의해 분리된 두 PN 접합부를 포함하는 반도체 기판과,
    b) 상기 두 PN 접합부 중의 하나 상에 배치된 소스 전극과,
    c) 상기 두 PN 접합부 중의 다른 하나 상에 배치된 드레인 전극과,
    d) 상기 채널 영역 상에 배치된 유전체 층과,
    e) 상기 유전체 층 상에 배치된 게이트 전극과,
    f) 상기 반도체 기판 내의 상기 두 PN 접합부에 각각 배치된 도펀트 원자 및 비도펀트 원자와,
    g) 각기 상기 두 접합부에 배치된 한 쌍의 확산 장벽을 포함하는 전계 효과트랜지스터.
  8. 제 7 항에 있어서,
    상기 두 확산 장벽은 격자간 트랩(interstitial trap)을 포함하는 전계 효과 트랜지스터.
  9. 제 8 항에 있어서,
    상기 트랩은 비도펀트 원자를 포함하는 전계 효과 트랜지스터.
  10. 제 9 항에 있어서,
    상기 비도펀트 원자는 C,N,Si,F 로 구성된 그룹 중의 적어도 하나로부터 선택되는 전계 효과 트랜지스터.
  11. 도펀트 원자를 갖는 반도체 PN 접합부를 형성하는 단계와,
    상기 접합부에 인접하는 확산 장벽을 형성하는 단계를 포함하는 프로세스.
  12. 제 11 항에 있어서,
    상기 PN 접합부는 상기 반도체 기판의 두 영역 간의 계면이며,
    상기 PN 접합부는 상기 두 영역 중의 하나의 영역 내에서, 상기 하나의 영역의 그 밖의 다른 구역보다 높은 도펀트 농도를 가지고 있는 층에 의해 경계지워지는 프로세스.
  13. 제 11 항에 있어서,
    상기 장벽을 형성하는 단계는 격자간 트랩을 형성하는 단계를 포함하는 프로세스.
  14. 제 13 항에 있어서,
    상기 트랩을 형성하는 단계는 비도펀트 원자를 도입하는 단계를 포함하는 프로세스.
  15. 제 14 항에 있어서,
    상기 비도펀트 원자는 C,N,Si,F 로 구성된 그룹 중의 적어도 하나로부터 선택되는 프로세스.
  16. 제 14 항에 있어서,
    상기 PN 접합부에 상기 비도펀트 원자를 도입하는 단계 후에, 상기 반도체를 스파이크 어닐링하는 단계를 더 포함하는 프로세스.
  17. 제 16 항에 있어서,
    상기 어닐링 단계는 목표 온도로의 급속 온도 램프 업(a fast temperature ramp up), 적은 유지 시간, 급속 온도 램프 다운을 포함하는 프로세스.
  18. 제 17 항에 있어서,
    상기 램프 업은 약 1000C/s 보다 크며,
    상기 목표 온도는 약 8000C 내지 10500C 이며,
    상기 유지 시간은 약 0 초이며,
    상기 램프 다운은 약 500C/s 보다 큰 프로세스.
  19. 제 14 항에 있어서,
    상기 PN 접합부에서 상기 비도펀트 원자를 도입하는 단계 전에, 상기 반도체를 스파이크 어닐링하는 단계를 더 포함하는 프로세스.
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