KR20020053543A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 선택적 에피텍셜 성장법(SEG)을 이용하여 엘리베이티드 소오스/드레인 접합부를 형성할 때 패시트로 인한 소자 특성 열화를 극복하기 위하여, 본 발명에서는 게이트 패턴 측벽에 제 1 절연물 스페이서를 만든 후, 선택적 에피 박막을 성장시키고, 이때 발생되는 패시트를 보상하기 위하여 제 2 절연물 스페이서를 형성하여 에피 박막의 패시트를 가린 후 딥 소오스/드레인 접합부 형성을 위한 이온주입을 실시하고, 제 2 절연물 스페이서를 제거한다. 제 2 절연물 스페이서 형성후에 소오스/드레인 불순물 이온을 주입하므로 딥 소오스/드레인 접합부의 접합 깊이가 균일하게 되어 짧은 채널 효과를 방지할 수 있고, 제 2 절연물 스페이서의 제거로 엘리베이티드 소오스/드레인 접합부의 콘택 면적을 크게 확보할 수 있을 뿐만 아니라, 게이트 전극과 딥 소오스/드레인 접합부가 겹치는 면적이 작아져 기생용량을 줄여주므로 신호지연을 줄여 소자의 동작속도 향상을 달성할 수 있다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 선택적 에피텍셜 성장법(SEG)을 이용하여 엘리베이티드 소오스/드레인 접합부(elevated source/drain junction)를 형성할 때 패시트(facet)가 형성되므로 인한 소자 특성 열화를 방지할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로, 소자의 디자인 룰(design rule)이 감소됨에 따라, 얕은 접합부(shallow junction)가 요구되고, 콘택 면적이 줄어들고 있다. 접합부의 깊이가 얕아짐에 따라 기생 저항은 증가되고, 콘택 면적의 축소로 콘택 저항은 증가된다. 소자의 고집적화를 위해서는 접합부의 기생 저항을 줄여야하고, 콘택 저항을 감소시켜야만 한다. 이에 대한 해결 방안으로 소오스/드레인 접합부 지역에 선택적으로 실리콘 에피층(silicon epi-layer)을 성장시켜 전체 접합부의 깊이(엘리베이티드 소오스/드레인 접합부와 딥 소오스/드레인 접합부 깊이의 합)를 깊게 만들수 있는 엘리베이티드 소오스/드레인 기술이 고안되었다. 엘리베이티드 소오스/드레인 기술의 적용은 반도체 기판 내로 형성되는 딥 소오스/드레인 접합부의 깊이를 더욱 얕게 형성하는 것을 가능하게 하여 짧은 채널 효과(short channel effect)를 방지할 수도 있고, 엘리베이티드 소오스/드레인 접합부로 인하여 기생 저항을 줄일수도 있다.
엘리베이티드 소오스/드레인 접합부가 적용되는 종래 반도체 소자의 트랜지스터 제조 방법을 도 1a 및 도 1b를 참조하여 설명하기로 한다.
도 1a를 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하여 액티브 영역(active region)을 정의(define)한다. 반도체 기판(11) 상에 게이트 산화막(13), 게이트 전극(14) 및 하드마스크층(15)을 적층 구조로 형성한다. LDD 이온 주입으로 LDD 영역(16)을 형성한다. 게이트 전극(14)이 포함된 적층 구조의 측벽에 절연물 스페이서(17)를 형성한다. 선택적 에피텍셜 성장법으로 불순물 접합 영역의 반도체 기판(11)상에 엘리베이티드 소오스/드레인 접합부(18)를 형성한다.
상기에서, 엘리베이티드 소오스/드레인 접합부(18)는 선택적 에피텍셜 성장법으로 실리콘 에피층을 성장시켜 형성되는데, 실리콘 에피층은 절연물 스페이서(17)와 맞닿는 부분에서 다른 부분보다 성장이 더디게 된다. 이와 같이 실리콘 에피층의 성장 속도 차이로 인하여 엘리베이티드 소오스/드레인 접합부(18)와 절연물 스페이서(17)와의 경계부분에 패시트(F)가 형성된다.
도 1b를 참조하면, 실리콘 에피층을 성장시킨 후, 실리콘 소오스/드레인 불순물 이온 주입으로 반도체 기판(11)에 딥 소오스/드레인 접합부(19)를 형성한다.
상기한 바와 같이 선택적 에피텍셜 성장법을 이용하여 엘리베이티드 소오스/드레인 접합부(18)를 형성할 때 패시트(F)가 형성된다. 패시트(F)는 콘택 면적을 크게 확보할 수 있어 콘택 저항을 개선시키는 장점과, 게이트 전극과 접합부가 겹치는 면적이 줄어들어 기생용량을 감소 시킬 수 있어, 소자의 동작속도를 향상시킬 수 있는 장점이 존재한다. 그러나, 종래의 방법과 같이 패시트(F)가 형성된 상태에서 소오스/드레인 불순물 이온 주입을 실시하면, 패시트(F)가 엘리베이티드소오스/드레인 접합부(18)의 표면의 높이 차를 가져와 소오스/드레인 불순물 이온 주입시, 1b에 도시된 바와 같이, 딥 소오스/드레인 접합부(19)에서 패시트(F) 아래로의 이온 주입이 다른 부분에 비해 기판(11)으로 더 깊이 이루어져 짧은 채널 효과를 악화시키는 등 소자 특성을 저하시킨다.
따라서, 본 발명은 선택적 에피텍셜 성장법을 이용하여 엘리베이티드 소오스/드레인 접합부를 형성할 때 패시트가 형성되므로 인한 장점을 그대로 살리면서 단점인 짧은 채널 효과의 악화를 개선시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 트랜지시터 제조 방법은 게이트 산화막, 게이트 전극 및 하드마스크층이 적층 구조로 형성된 반도체 기판에 LDD 이온 주입으로 LDD 영역을 형성하는 단계; 상기 적층 구조의 측벽에 제 1 절연물 스페이서를 형성하는 단계; 상기 제 1 절연물 스페이서 형성후에 노출된 접합부 영역 상에 패시트를 갖는 엘리베이티드 소오스/드레인 접합부를 형성하는 단계; 상기 제 1 절연물 스페이서의 측벽에 제 2 절연물 스페이서를 형성하는 단계; 소오스/드레인 이온 주입을 실시하여 상기 반도체 기판에 딥 소오스/드레인 접합부를 형성하는 단계; 및 상기 제 2 절연물 스페이서를 선택적으로 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 및 도 1b는 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판12, 22: 소자 분리막
13, 23: 게이트 산화막14, 24: 게이트 전극
15, 25: 하드마스크층16, 26: LDD 영역
17, 27a, 27b: 절연물 스페이서
18, 28: 엘리베이티드 소오스/드레인 접합부
19, 29: 소오스/드레인 접합부F: 패시트
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(21)에 소자 분리막(22)을 형성하여 액티브 영역(active region)을 정의(define)한다. 반도체 기판(21) 상에 게이트 산화막(23), 게이트 전극(24) 및 하드마스크층(25)을 적층 구조로 형성한다. LDD 이온 주입으로 LDD 영역(26)을 형성한다. 게이트 전극(24)이 포함된 적층 구조의 측벽에 제 1 절연물 스페이서(27a)를 형성한다. 선택적 에피텍셜 성장법으로 LDD 영역(26)의 반도체 기판(21)상에 엘리베이티드 소오스/드레인 접합부(28)를 형성한다.
상기에서, 엘리베이티드 소오스/드레인 접합부(28)는 선택적 에피텍셜 성장법으로 실리콘 에피층을 10 내지 100nm의 두께로 성장시켜 형성되는데, 실리콘 에피층은 Si2H2Cl2또는 SiH4에 HCl을 섞고 H2로 희석시켜 저압화학기상증착법을 이용 700℃ 이상, 바람직하게는 700 내지 950℃, 더욱 바람직하게는 800 내지 900℃의 온도에서 성장시키거나, Si2H6, Cl2및 H2를 이용한 초저압화학기상증착법을 이용 550℃ 이상, 바람직하게는 600 내지 850℃, 더욱 바람직하게는 600 내지 800℃의 온도에서 성장시킨다. 이때 소자의 기생 용량 감소를 위해 제 1 절연물스페이서(27a)와 맞닿은 부분에 패시트(F)를 원하는 크기로 조절하여 형성시킨다. 트랜지스터의 원활한 동작을 위해 게이트 전극(24)으로부터 딥 소오스/드레인까지의 횡방향으로 거리가 매우 중요하며, 이 거리가 너무 가까우면 짧은 채널 소자의 특성이 악화될 수 있고, 너무 멀면 LDD 영역(26)에 의한 저항의 증가로 소자의 동작특성이 나빠진다. 따라서 패시트(F)의 크기를 적절하게 조절하는 것이 중요하다. 제 1 절연물 스페이서(27a)는 질화물을 5 내지 50nm의 두께로 증착한 후, 건식 식각 공정으로 질화물층을 식각하여 형성한다.
도 2b를 참조하면, 제 1 절연물 스페이서(27a)의 측벽에 산화물을 사용하여 제 2 절연물 스페이서(27b)를 형성한다.
상기에서,제 2 절연물 스페이서(27b)는 산화물을 화학기상증착법으로 5 내지 200nm의 두께로 증착한 후, 건식 식각 공정으로 산화물층을 식각하여 형성하되, 증착 두께 및 건식 식각 공정을 조절하여 패시트(F) 부분이 완전히 가리도록 한다.
도 2c를 참조하면, 포토마스크 공정 없이 자기정렬방식으로 소오스/드레인 이온 주입을 실시하여 반도체 기판(21)에 딥 소오스/드레인 접합부(29)를 형성한다.
상기에서, 소오스/드레인 이온 주입 조건은 선택적 에피텍셜 성장법을 이용하여 형성된 엘리베이티드 소오스/드레인 접합부(28)의 두께를 고려하고, 반도체 기판(21) 내에 딥 소오스/드레인 접합부(29)가 얕게 형성될 수 있도록 설정한다. 엘리베이티드 소오스/드레인 접합부(28)와 딥 소오스/드레인 접합부(29)가 실제 소자에서 접합부로의 역할을 수행하기 때문에 종래와 같이 얕은 접합부 형성으로 인한 저항 증가 문제 및 짧은 채널 효과 증가 등의 문제를 해결할 수 있다.
도 2d를 참조하면, 불산 등의 산화물 식각 용액을 이용하여 제 2 절연물 스페이서(27b)만을 선택적으로 제거한다. 제 2 절연물 스페이서(27b)를 제거함에 의해 엘리베이티드 소오스/드레인 접합부(28)의 표면은 패시트(F) 부분이 포함되어 후속 금속 배선 콘택의 공정마진이 증가되고, 제거된 제 2 절연물 스페이서(27b)의 폭만큼 금속 배선과 접합부의 접촉면적이 증가하여 콘택 저항 감소가 가능하다.
이후, 층간 절연막을 증착한 후 포토마스크 공정과 건식식각 공정을 이용하여 금속배선 콘택을 만든다. 이어 금속배선 물질을 증착한 후 역시 포토마스크 공정과 건식식각 공정을 거쳐 최종적으로 트랜지스터 제작을 마무리 한다.
상술한 바와 같이, 본 발명은 엘리베이티드 소오스/드레인 접합부를 형성하기 위해 실리콘 에피층을 성장시킬 때 어쩔 수 없이 발생하는 패시트를 긍정적인 방향으로 활용할 수 있다. 즉, 패시트를 통해 불순물 이온이 비정상적으로 기판 속으로 깊이 주입 되는 것을 방지하고자 이중 스페이서를 사용하므로써 크게 다음의 2가지 장점을 활용할 수 있다.
첫째, 이온 주입 후 바깥쪽의 산화물 스페이서를 선택 식각함으로써 후속 금속콘택 형성 시 보다 넓은 콘택마진을 얻을 수 있다.
둘째, 패시트가 있어도 위와 같이 비정상적 이온주입이 일어나는 것을 방지함으로써, 엘리베이티브 소오스/드레인 접합부 적용 시 의도적으로 패시트를 만들어 게이트 전극과 딥 소오스/드레인 접합부간 중첩(overlap)되는 면적을 줄일 수 있어서 소자의 동작속도를 개선할 수 있게 해 준다.
Claims (10)
- 게이트 산화막, 게이트 전극 및 하드마스크층이 적층 구조로 형성된 반도체 기판에 LDD 이온 주입으로 LDD 영역을 형성하는 단계;상기 적층 구조의 측벽에 제 1 절연물 스페이서를 형성하는 단계;상기 제 1 절연물 스페이서 형성후에 노출된 접합부 영역 상에 패시트를 갖는 엘리베이티드 소오스/드레인 접합부를 형성하는 단계;상기 제 1 절연물 스페이서의 측벽에 제 2 절연물 스페이서를 형성하는 단계;소오스/드레인 이온 주입을 실시하여 상기 반도체 기판에 딥 소오스/드레인 접합부를 형성하는 단계; 및상기 제 2 절연물 스페이서를 선택적으로 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 엘리베이티드 소오스스/드레인 접합부는 선택적 에피텍셜 성장법으로 실리콘 에피층을 10 내지 100nm의 두께로 성장시켜 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 실리콘 에피층은 Si2H2Cl2또는 SiH4와 HCl을 섞고 H2로 희석시켜 저압화학기상증착법을 이용 700℃ 이상의 온도에서 성장시키는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 실리콘 에피층은 Si2H2Cl2또는 SiH4와 HCl을 섞고 H2로 희석시켜 저압화학기상증착법을 이용 700 내지 950℃의 온도에서 성장시키는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 실리콘 에피층은 Si2H6, Cl2및 H2를 이용한 초저압화학기상증착법을 이용 550℃ 이상의 온도에서 성장시키는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 실리콘 에피층은 Si2H6, Cl2및 H2를 이용한 초저압화학기상증착법을 이용 600 내지 850℃의 온도에서 성장시키는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,제 1 절연물 스페이서는 질화물을 3 내지 50nm의 두께로 증착한 후, 건식 식각 공정으로 질화물층을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연물 스페이서는 산화물을 화학기상증착법으로 5 내지 200nm의 두께로 증착한 후, 건식 식각 공정으로 산화물층을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연물 스페이서는 상기 패시트 부분이 완전히 가리도록 증착 두께 및 건식 식각 공정을 조절하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연물 스페이서는 불산과 같은 산화물 식각 용액을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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