KR20050069634A - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

반도체 소자는 반도체 기판, 기판 위에 형성되어 있는 게이트, 게이트의 측면에 형성되어 있는 스페이서, 기판 위에 형성되어 있는 에피택셜층, 에피택셜층 아래의 기판에 형성되어 있는 소스 영역 및 드레인 영역, 스페이서 아래의 기판에 형성되어 있는 저농도 도핑 영역을 포함하고, 스페이서는 에피택셜층의 상부와 일부 중첩한다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for fabricating thereof}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로 특히, 엘리베이티드 접합 영역을 가지는 반도체 소자 및 그의 제조 방법에 관한 것이다.
최근 점점 고집적화되는 반도체 기술에 따라 단위 소자의 소스와 드레인 간의 거리인 채널 간격이 점점 작아지고 있다. 이에 따라 소스 영역에서 드레인 영역으로의 채널의 전위가 높아져 이들 사이에 강한 수평 전계가 걸리게 되어 채널 영역의 문턱 전압을 불안정하게 한다. 또한 펀치 쓰루 현상 등을 일으켜 반도체 장치의 특성을 저하시킨다. 이러한 현상을 단채널 현상이라고 한다.
일반적으로 이러한 현상을 줄이기 위해서 게이트 산화막의 두께를 감소시키는 방법, 채널 영역의 불순물 농도를 증대시키는 방법, 소스/드레인 영역의 깊이를 얕게하는 방법 또는 SOI(silicon on insulator) 기판에 디바이스를 형성하는 방법 등 다양한 형태의 방식이 제안되어 있다.
그중 게이트 산화막의 두께를 감소시키는 방법과 채널 영역의 불순물 농도를 증가시키는 방법은 공정 변화에 민감하고 정확한 제어가 어렵다는 단점이 있다. 또한 소스/드레인 영역의 깊이를 얕게 형성하는 방법은 이후 접합 누설 전류가 등대되는 문제점이 있으며, SOI 기판에 제작하는 방법은 SOI 기판이 부유(floating)되어 있으므로 몸체 효과(floating body effect)가 발생될 수 있다.
이러한 문제점을 해결하기 위하여 소스 및 드레인 영역을 기판 표면 상부에 자기 정렬(self-align) 방식으로 형성하는 에피텍셜 실리콘층에 형성하는 엘리베이티드(elevated) 접합 방식이 제안되었다.
도 1a 내지 도 1d는 종래의 기술에 따른 엘리베이티드 접합 구조를 가지는 반도체 소자를 제조하는 방법을 공정 순서대로 도시한 단면도이다.
먼저 도 1a에 도시한 바와 같이, 반도체 기판(10)의 소정 부분에 소자 분리 영역(12)을 형성한다. 그 후 반도체 기판(10) 위에 게이트 산화막(14) 및 게이트(16)를 차례로 형성한다.
이후 도 1b에 도시한 바와 같이, 기판(10)의 소정 영역에 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역(18)을 형성한다. 그런 다음 게이트(16)의 측면에 스페이서(20)를 형성한다.
다음 도 1c에 도시한 바와 같이, 기판(10)에 선택적 에피택셜층(22)을 성장시킨다. 여기서 에피택셜층(22)은 게이트(16)의 양측의 반도체 기판(10) 표면으로부터 소정 높이만큼 에피택셜 성장된다. 이러한 에피택셜층(22)은 실리콘층 상부에만 형성되며 그 외의 절연층, 예를 들어 스페이서(20), 소자 분리 영역(12) 등에는 성장되지 않는다.
다음 도 1d에 도시한 바와 같이, 기판의 소정 영역 및 에피택셜층(22)에 도전형 불순물 이온을 고농도로 도핑한 후 확산시켜 소스 및 드레인 영역(24)을 형성한다.
이러한 공정으로 형성한 엘리베이티드 접합 방식의 반도체 소자는 반도체 기판의 소정 영역에만 선택적으로 에피택셜층을 성장시킨다. 이때 에피택셜층이 스페이서 및 소자 분리 영역과 접합하는 부분에서는 상대적으로 느린 속도로 성장되어 다른 부분에 비해서 두께가 낮아지게 되는데 이를 패시트(facet, F)라 한다.
그러나, 이러한 패시트 구조가 형성된 에피택셜층에 소스 및 드레인 형성용 불순물 이온을 주입하면 다른 부분에 비해서 상대적으로 낮은 두께를 가지므로, 이후 확산 공정이 진행되면 상대적으로 낮은 두께를 가지는 패시트 부분에서는 불순물들이 하부의 저농도 도핑 영역으로 확산되어 반도체 소자의 신뢰성이 감소되는 문제점이 있다.
상기한 문제점을 해결하기 위한 본 발명은 패시트의 형성을 최소화할 수 있는 반도체 소자 및 그의 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법에서는 에피택셜층을 형성한 후 게이트를 형성한다.
구체적으로 본 발명에 따른 반도체 소자는 반도체 기판, 기판 위에 형성되어 있는 게이트, 게이트의 측면에 형성되어 있는 스페이서, 기판 위에 형성되어 있는 에피택셜층, 에피택셜층 아래의 기판에 형성되어 있는 소스 영역 및 드레인 영역, 스페이서 아래의 기판에 형성되어 있는 저농도 도핑 영역을 포함하고, 스페이서는 에피택셜층의 상부와 일부 중첩한다.
여기서 스페이서와 중첩하는 에피택셜층의 측면은 수직한 프로파일을 가질 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 희생막 패턴을 형성하는 단계, 기판 위에 에피택셜층을 형성하는 단계, 산화막 패턴을 제거한 후 기판 위에 패드 산화막을 형성하는 단계, 패드 산화막 위에 다결정 규소막을 형성하는 단계, 다결정 규소막을 패터닝하여 게이트를 형성하는 단계, 패드 산화막을 패터닝하여 게이트 산화막을 형성하는 단계, 기판의 소정 영역에 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계, 게이트의 측면에 버퍼 산화막 및 스페이서를 형성하는 단계, 기판이 소정 영역에 도전형 불순물 이온을 고농도로 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
여기서 희생막 패턴 형성 단계에서 희생막 패턴은 산화막을 형성한 후 선택적 식각 공정으로 패터닝하여 형성하는 것이 바람직하다.
그리고 희생막 패턴 형성 단계에서 희생막 패턴은 산화막 및 질화막을 형성한 후 선택적 식각 공정으로 패터닝하여 형성하는 것이 바람직하다.
이때, 희생막 패턴의 측면은 수직한 프로파일을 가지고, 희생막 패턴의 두께는 에피택셜층과 동일한 두께 또는 더 두껍게 형성하는 것이 바람직하다.
또한, 에피택셜층을 형성하는 단계 이후에 스페이서를 형성하는 단계를 진행하는 것이 바람직하다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
[제1 실시예]
도 2는 본 발명의 제1 실시예에 따른 반도체 소자의 구조를 도시한 단면도이다.
도 2에 도시한 바와 같이, 반도체 기판(100)에 소자 분리 영역(102)에 의해 복수개의 활성 영역이 한정되어 있다. 그리고 각각의 활성 영역에는 웰(도시하지 않음)이 형성되어 있다.
각 웰에는 도전형 불순물이 저농도로 도핑되어 있는 저농도 도핑 영역(112)이 형성되어 있다. 저농도 도핑 영역(112)은 진성 반도체(intrinsic semiconductor) 영역인 채널 영역을 한정한다. 그리고 채널 영역에는 트랜지스터의 문턱 전압을 조절하기 위한 문턱 전압 조절용 이온이 도핑되어 있다.
채널 영역과 대응하는 기판(1000 위에는 게이트(110)가 형성되어 있으며, 게이트(110)와 기판(100) 사이에는 게이트 산화막(108)이 형성되어 있다. 그리고 게이트(110)의 측면에는 스페이서(116)가 형성되어 있으며 스페이서(116)는 저농도 도핑 영역(112)의 일부와 중첩한다. 스페이서(116)와 게이트(110) 사이 및 스페이서(116)와 기판(100) 사이에는 버퍼(buffer) 산화막(114)이 L자 형태로 형성되어 있다. 버퍼 산화막(114)은 게이트(110)와 스페이서(116) 사이의 스트레스를 감소시킨다.
게이트(110)가 형성되지 않은 기판(100) 위에는 에피택셜층(106)이 형성되어 있으며 에피택셜층(106)은 도전형 불순물 이온이 고농도로 도핑되어 반도체 소자의 소스 영역 및 드레인 영역(118)이 된다. 그리고 에펙택셜층(106) 아래의 기판(100)에도 도전형 불순물 이온이 고농도로 도핑되어 소스 영역 및 드레인 영역(118)을 이루며 저농도 도핑 영역(112)과 접합하고 있다.
여기서 에피택셜층(106)은 반원 형태로 형성되어 있으며 스페이서(116)가 에피택셜층(106) 위에 일부 중첩하여 형성되어 있다. 이처럼 본 발명의 실시예에서와 같이 스페이서(116)가 에피택셜층(106) 위에 중첩하도록 형성되어 있어 스페이서(116)와 에피택셜층(106)이 접촉하는 부분에서 페시트가 발생하지 않는다. 이에 대해서는 제조 방법과 함께 상세히 설명한다.
그럼 이상 설명한 본 발명에 따른 반도체 장치를 형성하는 방법을 도 3a 내지 도 3c를 참조하여 상세히 설명한다.
먼저 도 3a에 도시한 바와 같이, 반도체 기판(100)에 LOCOS 또는 STI 방식으로 소자 분리 영역(102)을 형성하여 활성 영역을 한정한다. 본 발명의 실시예에서는 STI 방식으로 형성한다.
그런 다음 기판(100)을 열 산화(oxidation)하여 기판(100) 바로 위에 희생 산화막(104)을 형성한다. 그리고 희생 산화막(104)을 광마스크를 이용한 선택적 사진 식각 공정으로 패터닝하여 산화막 패턴(104)을 형성한다. 산화막 패턴(104)은 이후에 형성하는 에피택셜층을 정의한다.
그런 다음 산화막 패턴(104)이 형성되지 않은 기판(100) 위에 에피택셜층(106)을 성장시킨다. 에피택셜층(106)은 규소로 이루어지는 반도체 기판(100) 위에만 선택적으로 형성된다.
다음 도 3b에 도시한 바와 같이, 산화막 패턴(104)을 제거한 후 기판(100)을 열산화하여 패드 산화막(108)을 형성한다. 그리고 패드 산화막(108) 위에 다결정 규소막(110)을 형성한다.
이후 다결정 규소막 위에 감광막을 형성한 후 사진 공정으로 패터닝하여 감광막 패턴을 형성한다. 그리고 감광막 패턴을 마스크로 다결정 규소막을 식각하여 다결정 규소로 이루어지는 게이트(110)를 형성한다.
그런 다음 기판(100)의 소정 영역에 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역(112)을 형성한다. 이때 도전형 불순물 이온은 P형 또는 N형 도전형 불순물로, P형 도전형 불순물로는 붕소(B), 갈륨(Ga) 등이 사용되고, N형 불순물로는 인(P), 비소(As) 등을 사용한다.
다음 도 3c에 도시한 바와 같이, 기판(100)을 산화하여 산화막(114)을 형성한다. 그런 다음 산화막(114) 위에 질화 규소 등을 화학적 기상 증착 등의 방법으로 증착하여 질화막(116)을 형성한다.
그런 다음 마스크를 이용하지 않는 에치백(etch back) 등으로 질화막(116) 및 산화막(114)을 식각하여 게이트의 측면에 스페이서(116) 및 버퍼 산화막(114)을 형성한다.
이처럼 본 발명의 실시예에서와 같이 에피택셜층(106)을 형성한 후 스페이서(116)를 형성하면 스페이서(116)가 에피택셜층(106) 상부에 중첩하여 형성되므로 스페이서(116)와 에피택셜층(106)의 접합부에 패시트가 형성되지 않는다.
여기서 스페이서를 식각할 때 스페이서의 폭을 조절하면 에피택셜층과 스페이서의 중첩 정도를 조절할 수 있으므로 스페이서와 에피택셜층의 접합부의 두께가 에피택셜층의 두께와 비슷하도록 형성할 수 있다.
다음 도 2에 도시한 바와 같이, 기판(100)에 도전형 불순물 이온을 저농도 도핑 영역(106)보다 고농도로 도핑하여 에피택셜층을 고농도 불순물 이온으로 도핑한 후 열처리 공정을 통하여 에피텍셜층의 불순물을 그 하부의 저농도 도핑 영역으로 확산시켜 소스 영역 및 드레인 영역(118)을 형성한다.
본 발명의 실시예에서는 스페이서와 에피택셜층이 중첩하여 형성됨으로 페시트가 형성되지 않으므로 소스 영역 및 드레인 영역의 도핑 깊이를 균일하게 제어할 수 있다.
[제2 실시예]
도 4는 본 발명의 제2 실시예에 따른 반도체 소자의 구조를 도시한 단면도이다.
제2 실시예는 제1 실시예와 대부분 동일한 구성을 가지나 에피택셜층(106)의 프로파일이 제1 실시예와 다르다. 즉, 제2 실시예는 제1 실시예와 달리 스페이서(116)와 접합하는 에피택셜층(106) 부분이 수직한 형태로 형성되어 있다.
이상 설명한 제2 실시예에 따른 반도체 장치의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 5a 내지 도 5c는 본 발명이 제2 실시예에 따른 반도체 장치의 제조 방법을 그 공정 순서대로 도시한 단면도이다.
먼저 도 5a에 도시한 바와 같이, 기판(100) 위에 LOCOS 또는 STI 방식으로 소자 분리 영역(102)을 형성하여 활성 영역을 한정한다. 본 발명의 실시예에서는 STI 방식으로 형성한다.
그리고 희생 산화막(101) 및 희생 질화막(103)을 형성한다. 희생 산화막(101)과 희생 질화막(103)은 이후에 형성하는 에피택셜층을 정의하며 에피택셜층의 측면의 형태를 결정하는 희생막 패턴(105)으로 사용된다. 따라서 희생 산화막(101)과 희생 질화막(103)의 두께합은 형성하고자 하는 에피택셜층의 두께와 동일하거나 더 두껍게 형성한다.
이후 희생 질화막(103) 위에 감광막 패턴(PR)을 형성한 후 감광막 패턴(PR)을 마스크로 희생 질화막(103)과 희생 산화막(101)을 식각하여 희생막 패턴(105)을 형성한다.
다음 도 5b에 도시한 바와 같이, 희생막 패턴(105)에 의해 보호되지 않는 기판(100) 위에 에피택셜층(106)을 형성한다. 에피택셜층(106)은 희생막 패턴(105)에 의해 희생막 패턴(105)의 측면 프로파일을 따라서 형성된다. 따라서 희생막 패턴(105)의 측면에 위치하는 에피택셜층(106)은 희생막 패턴(105)의 측면 프로파일에 따라 수직한 형태로 형성된다. 그러나 희생막 패턴(105)과 접하지 않는 에피택셜층(106)의 반대편은 제1 실시예에서와 같이 둥근 형태로 형성된다
그리고 희생막 패턴(105)을 습식 또는 건식 식각으로 제거한다.
다음 도 5c에 도시한 바와 같이, 기판(100)을 열산화하여 패드 산화막(108)을 형성하고, 패드 산화막(108) 위에 다결정 규소를 증착하여 다결정 규소막(110)을 형성한다.
이후 다결정 규소막(110) 위에 감광막 패턴을 형성한 다음, 감광막 패턴을 마스크로 다결정 규소막(110)을 식각하여 다결정 규소로 이루어지는 게이트(110)를 형성한다.
그리고 기판(100)의 소정 영역에 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역(112)을 형성한다.
다음 도 5d에 도시한 바와 같이, 기판(100)을 산화하여 측면 산화막을 형성한다. 그리고 측면 산화막 위에 질화 규소 등을 화학적 기상 증착 등의 방법으로 증착하여 질화막을 형성한다.
그런 다음 마스크를 이용하지 않는 에치백(etch back) 등으로 질화막 및 측면 산화막을 식각하여 게이트의 측면에 버퍼 산화막(114) 및 스페이서(116)를 형성한다.
이후 도 4에 도시한 바와 같이, 기판(110)에 도전형 불순물 이온을 고농도로 도핑한 후 열처리하여 소스 영역 및 드레인 영역(118)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
이상 설명한 바와 같이, 저농도 도핑 영역의 기판 상부에 에피택셜층을 성장시킨 다음 스페이서를 에피택셜층 상부에 일부 중첩하도록 형성하면 페시트가 발생하지 않는다. 따라서 균일한 도핑 깊이를 가지는 소스 영역 및 드레인 영역을 형성할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 그 공정 순서대로 도시한 단면도이고,
도 2는 본 발명의 제1 실시예에 따른 반도체 소자의 구조를 도시한 단면도이고,
도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 그 공정 순서대로 도시한 단면도이고,
도 4는 본 발명의 제2 실시예에 따른 반도체 소자의 구조를 도시한 단면도이고,
도 5a 내지 도 5d는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 그 공정 순서대로 도시한 단면도이다.

Claims (7)

  1. 반도체 기판,
    상기 기판 위에 형성되어 있는 게이트,
    상기 게이트의 측면에 형성되어 있는 스페이서,
    상기 기판 위에 형성되어 있는 에피택셜층,
    상기 에피택셜층 아래의 기판에 형성되어 있는 소스 영역 및 드레인 영역,
    상기 스페이서 아래의 기판에 형성되어 있는 저농도 도핑 영역을 포함하고,
    상기 스페이서는 상기 에피택셜층의 상부와 일부 중첩하는 반도체 소자.
  2. 제1항에서,
    상기 스페이서와 중첩하는 상기 에피택셜층의 측면은 수직한 프로파일을 가지는 반도체 소자.
  3. 반도체 기판 위에 희생막 패턴을 형성하는 단계,
    상기 기판 위에 에피택셜층을 형성하는 단계,
    상기 산화막 패턴을 제거한 후 상기 기판 위에 패드 산화막을 형성하는 단계,
    상기 패드 산화막 위에 다결정 규소막을 형성하는 단계,
    상기 다결정 규소막을 패터닝하여 게이트를 형성하는 단계,
    상기 패드 산화막을 패터닝하여 게이트 산화막을 형성하는 단계,
    상기 기판의 소정 영역에 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계,
    상기 게이트의 측면에 버퍼 산화막 및 스페이서를 형성하는 단계,
    상기 기판이 소정 영역에 도전형 불순물 이온을 고농도로 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제3항에서,
    상기 희생막 패턴 형성 단계에서 상기 희생막 패턴은 산화막을 형성한 후 선택적 식각 공정으로 패터닝하여 형성하는 반도체 소자의 제조 방법.
  5. 제3항에서,
    상기 희생막 패턴 형성 단계에서 상기 희생막 패턴은 산화막 및 질화막을 형성한 후 선택적 식각 공정으로 패터닝하여 형성하는 반도체 소자의 제조 방법.
  6. 제5항에서,
    상기 희생막 패턴의 측면은 수직한 프로파일을 가지고, 상기 희생막 패턴의 두께는 상기 에피택셜층과 동일한 두께 또는 더 두껍게 형성하는 반도체 소자의 제조 방법.
  7. 제3항에서,
    상기 에피택셜층을 형성하는 단계 이후에 상기 스페이서를 형성하는 단계를 진행하는 반도체 소자의 제조 방법.
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