JP2005197702A - 半導体素子及びその製造方法 - Google Patents
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Abstract
【課題】ファセットの形成を最少化することができる半導体素子及びその製造方法を提供する。
【解決手段】本発明による半導体素子は、ゲートの側面に形成されているスペーサが基板のソース領域及びドレーン領域上に形成されているエピタキシャル層の上部と一部重畳する。
【選択図】図２
【解決手段】本発明による半導体素子は、ゲートの側面に形成されているスペーサが基板のソース領域及びドレーン領域上に形成されているエピタキシャル層の上部と一部重畳する。
【選択図】図２
Description
本発明は、半導体素子及びその製造方法に関し、特に、エレベーテッド（elevated）接合構造を有する半導体素子及びその製造方法に関する。
最近、次第に高集積化される半導体技術によって、単位素子のソース及びドレーン間の距離であるチャンネル間隔が次第に狭くなっている。これにより、ソース領域からドレーン領域へのチャンネル電位が高まり、これらの間に強い水平電界がかかるようになるので、チャンネル領域のしきい電圧を不安定にする。また、パンチスルー現象などを起こして半導体装置の特性を低下させる。このような現象を単チャンネル現象という。
一般に、このような現象を減少させるために、ゲート酸化膜の厚さを減少させる方法、チャンネル領域の不純物濃度を増加させる方法、ソース/ドレーン領域の深さを浅くする方法、またはＳＯＩ（silicon on insulator）基板にディバイスを形成する方法など、様々な形態の方法が提案されている。
そのうちの、ゲート酸化膜の厚さを減少させる方法及びチャンネル領域の不純物濃度を増加させる方法は、工程変化に敏感で正確な制御が難しいという短所がある。また、ソース/ドレーン領域の深さを浅く形成する方法は、その後の接合漏れ電流が増大し、ＳＯＩ基板にディバイスを形成する方法は、ＳＯＩ基板が浮遊（floating）しているので基板浮遊効果（floating body effect）が発生することがある。このような問題点を解決するために、ソース領域及びドレーン領域を、基板表面の上部に自己整合（self-align）方式で形成されるエピタキシャルシリコン層に形成する、エレベーテッド接合方式が提案された。
図１Ａ乃至図１Ｄは従来の技術によるエレベーテッド接合構造を有する半導体素子を製造する方法を工程順に示した断面図である。
まず、図１Ａに示したように、半導体基板１０の所定の部分に素子分離領域１２を形成する。その後、半導体基板１０上にゲート酸化膜１４及びゲート１６を順に形成する。
その後、図１Ｂに示したように、基板１０の所定の領域に導電型不純物イオンを低濃度にドーピングして低濃度ドーピング領域１８を形成する。その後、ゲート１６の側面にスペーサ２０を形成する。
そして、図１Ｃに示したように、基板１０に選択的エピタキシャル層２２を成長させる。ここで、エピタキシャル層２２は、ゲート１６の両側の半導体基板１０の表面から所定の高さだけエピタキシャル成長する。このようなエピタキシャル層２２は、シリコン層の上部にだけ形成され、その他の絶縁層、例えばスペーサ２０、素子分離領域１２などには成長しない。
その後、図１Ｄに示したように、基板の所定の領域及びエピタキシャル層２２に導電型不純物イオンを高濃度にドーピングした後で拡散してソース領域及びドレーン領域２４を形成する。このような工程で形成したエレベーテッド接合方式の半導体素子は、半導体基板の所定の領域にだけ選択的にエピタキシャル層を成長させる。この時、エピタキシャル層がスペーサ及び素子分離領域と接合する部分では相対的に遅い速度で成長して他の部分に比べて厚さが薄くなり、これをファセット（facet、F）という。
しかし、このようなファセットが形成されたエピタキシャル層にソース及びドレーン形成用不純物イオンをドーピングすると、他の部分に比べて相対的に厚さが薄いので、その後拡散工程が進められると、相対的に厚さの薄いファセット部分では不純物が下部の低濃度ドーピング領域に拡散して半導体素子の信頼性が減少する問題点がある。
前記問題点を解決するために、本発明は、ファセットの形成を最少化することができる半導体素子及びその製造方法を提供することにある。
前記目的を達成するために、本発明による半導体素子の製造方法では、エピタキシャル層を形成した後にゲートを形成する。
具体的に、本発明による半導体素子は、半導体基板と、基板上に形成されているゲートと、ゲートの側面に形成されているスペーサと、基板上に形成されているエピタキシャル層と、エピタキシャル層下の基板に形成されているソース領域及びドレーン領域、スペーサ下の基板に形成されている低濃度ドーピング領域を含み、スペーサは、エピタキシャル層の上部と一部重畳する。
ここで、スペーサと重畳するエピタキシャル層の側面は、垂直なプロファイルを有することができる。
前記目的を達成するために、本発明による半導体素子の製造方法は、半導体基板上に犠牲膜パターンを形成する段階と、基板上にエピタキシャル層を形成する段階と、酸化膜パターンを除去した後で基板上にパッド酸化膜を形成する段階と、パッド酸化膜上に多結晶シリコン膜を形成する段階と、多結晶シリコン膜をパターニングしてゲートを形成する段階と、パッド酸化膜をパターニングしてゲート酸化膜を形成する段階と、基板の所定の領域に導電型不純物イオンを低濃度にドーピングして低濃度ドーピング領域を形成する段階と、ゲートの側面にバッファ酸化膜及びスペーサを形成する段階と、基板の所定の領域に導電型不純物イオンを高濃度にドーピングしてソース領域及びドレーン領域を形成する段階と、を含む。
ここで、犠牲膜パターン形成段階で、犠牲膜パターンは、酸化膜を形成した後に選択的エッチング工程でパターニングして形成するのが好ましい。
そして、犠牲膜パターン形成段階で、犠牲膜パターンは、酸化膜及び窒化膜を形成した後に選択的エッチング工程でパターニングして形成するのが好ましい。
この時、犠牲膜パターンの側面は垂直なプロファイルを有し、犠牲膜パターンの厚さはエピタキシャル層と同一またはより厚く形成するのが好ましい。
また、エピタキシャル層を形成する段階以降に、スペーサを形成する段階を進めるのが好ましい。
また、スペーサは、エピタキシャル層の上部と重畳するように形成するのが好ましい。
本発明によれば、低濃度ドーピング領域の基板の上部にエピタキシャル層を成長させた後でスペーサをエピタキシャル層の上部に一部重畳するように形成したり、エピタキシャル層を均一な厚さを有するように形成すれば、ファセットが発生しない。したがって、均一なドーピング深さを有するソース領域及びドレーン領域を形成することができるので、素子の信頼性を向上させることができる。
以下、添付した図面を参考にして、本発明の実施例について、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。しかし、本発明は、多様な相異した形態で実現でき、ここで説明する実施例に限定されない。図面では、複数の層及び領域を明確に表現するために、厚さを拡大して示した。明細書全体を通して類似した部分については、同一な図面符号を付けた。
[第１実施例]
図２は本発明の第１実施例による半導体素子の構造を示した断面図である。
図２に示したように、半導体基板１００に素子分離領域１０２によって複数の活性領域が限定されている。そして、各々の活性領域にはウォール（図示せず）が形成されている。
図２は本発明の第１実施例による半導体素子の構造を示した断面図である。
図２に示したように、半導体基板１００に素子分離領域１０２によって複数の活性領域が限定されている。そして、各々の活性領域にはウォール（図示せず）が形成されている。
各ウォールには、導電型不純物が低濃度にドーピングされている低濃度ドーピング領域１１２が形成されている。低濃度ドーピング領域１１２は、真性半導体（intrinsic semiconductor）領域であるチャンネル領域を限定する。そして、チャンネル領域には、トランジスタのしきい電圧を調節するためのしきい電圧調節用イオンがドーピングされている。
チャンネル領域と対応する基板１００上にはゲート１１０が形成されており、ゲート１１０及び基板１００の間にはゲート酸化膜１０８が形成されている。そして、ゲート１１０の側面にはスペーサ１１６が形成されていて、スペーサ１１６は、低濃度ドーピング領域１１２の一部と重畳する。スペーサ１１６及びゲート１１０の間、及びスペーサ１１６及び基板１００の間には、バッファ（buffer）酸化膜１１４がＬ字形態に形成されている。バッファ酸化膜１１４は、ゲート１１０及びスペーサ１１６の間のストレスを減少させる。
ゲート１１０が形成されない基板１００上にはエピタキシャル層１０６が形成されていて、エピタキシャル層１０６は、導電型不純物イオンが高濃度にドーピングされて半導体素子のソース領域及びドレーン領域１１８となる。そして、エピタキシャル層１０６下の基板１００にも導電型不純物イオンが高濃度にドーピングされてソース領域及びドレーン領域１１８となり、低濃度ドーピング領域１１２と接合している。
ここで、エピタキシャル層１０６は、半円形態に形成されていて、スペーサ１１６がエピタキシャル層１０６上に一部重畳して形成されている。このように、本発明の実施例のようにスペーサ１１６がエピタキシャル層１０６上に重畳するように形成されるので、スペーサ１１６及びエピタキシャル層１０６の接合部分でファセットが発生しない。これについては、製造方法と共に詳細に説明する。
それでは、以上で説明した本発明による半導体素子を製造する方法を、図３Ａ乃至図３Ｃを参照して詳細に説明する。
まず、図３Ａに示したように、半導体基板１００にＬＯＣＯＳまたはＳＴＩ方式で素子分離領域１０２を形成して活性領域を限定する。本発明の実施例ではＳＴＩ方式で形成する。
その後、基板１００を熱酸化（oxidation）して基板１００の真上に犠牲酸化膜を形成する。そして、犠牲酸化膜を光マスクを利用した選択的写真エッチング工程でパターニングして酸化膜パターン１０４を形成する。酸化膜パターン１０４は、後に形成するエピタキシャル層を定義する。
その後、酸化膜パターン１０４が形成されない基板１００上にエピタキシャル層１０６を成長させる。エピタキシャル層１０６は、ケイ素からなる半導体基板１００上にだけ選択的に形成される。
そして、図３Ｂに示したように、酸化膜パターン１０４を除去した後、基板１００を熱酸化してパッド酸化膜１０８を形成する。そして、パッド酸化膜１０８上に多結晶シリコン膜を形成する。
その後、多結晶シリコン膜上に感光膜を形成した後、写真エッチング工程でパターニングして感光膜パターンを形成する。そして、感光膜パターンをマスクとして多結晶シリコン膜をエッチングして多結晶シリコンからなるゲート１１０を形成する。
その後、基板１００の所定の領域に導電型不純物イオンを低濃度にドーピングして低濃度ドーピング領域１１２を形成する。この時、導電型不純物イオンはＰ型またはＮ型導電型不純物であり、Ｐ型導電型不純物としてはホウ素（Ｂ）、ガリウム（Ｇａ）などを使用し、Ｎ型不純物としてはリン（Ｐ）、ヒ素（Ａｓ）などを使用する。
そして、図３Ｃに示したように、基板１００を酸化して酸化膜を形成する。その後、酸化膜上に窒化ケイ素などを化学的気相蒸着などの方法で蒸着して窒化膜を形成する。
その後、マスクを利用しないエッチバック（etch back）などで窒化膜及び酸化膜をエッチングしてゲートの側面にスペーサ１１６及びバッファ酸化膜１１４を形成する。
このように、本発明の実施例のようにエピタキシャル層１０６を形成した後にスペーサ１１６を形成すれば、スペーサ１１６がエピタキシャル層１０６の上部に重畳して形成されるので、スペーサ１１６及びエピタキシャル層１０６の接合部分にファセットが形成されない。
ここで、スペーサをエッチングする時にスペーサの幅を調節すれば、エピタキシャル層及びスペーサの重畳程度を調節することができるので、スペーサ及びエピタキシャル層の接合部分の厚さをエピタキシャル層の厚さと同程度に形成することができる。
そして、図２に示したように、基板１００に導電型不純物イオンを低濃度ドーピング領域１０６より高濃度にドーピングし、エピタキシャル層に不純物イオンを高濃度にドーピングした後で熱処理して、エピタキシャル層の不純物をその下部の低濃度ドーピング領域に拡散させて、ソース領域及びドレーン領域１１８を形成する。
本発明の実施例では、スペーサ及びエピタキシャル層が重畳して形成されるので、ファセットが形成されずにソース領域及びドレーン領域のドーピング深さを均一に制御することができる。
[第２実施例]
図４は本発明の第２実施例による半導体素子の構造を示した断面図である。
第２実施例は第１実施例とほとんど同一な構造を有するが、エピタキシャル層１０６のプロファイルが第１実施例と異なる。つまり、第２実施例は、第１実施例とは異なり、スペーサ１１６と接合するエピタキシャル層１０６部分が垂直な形態に形成されている。
図４は本発明の第２実施例による半導体素子の構造を示した断面図である。
第２実施例は第１実施例とほとんど同一な構造を有するが、エピタキシャル層１０６のプロファイルが第１実施例と異なる。つまり、第２実施例は、第１実施例とは異なり、スペーサ１１６と接合するエピタキシャル層１０６部分が垂直な形態に形成されている。
以上で説明した第２実施例による半導体素子の製造方法を、添付した図面を参照して詳細に説明する。
図５Ａ乃至図５Ｄは本発明の第２実施例による半導体素子の製造方法をその工程順に示した断面図である。
まず、図５Ａに示したように、基板１００上にＬＯＣＯＳまたはＳＴＩ方式で素子分離領域１０２を形成して活性領域を限定する。本発明の実施例では、ＳＴＩ方式で形成する。
そして、犠牲酸化膜１０１及び犠牲窒化膜１０３を形成する。犠牲酸化膜１０１及び犠牲窒化膜１０３は、後に形成するエピタキシャル層を定義してエピタキシャル層の側面の形態を決定する犠牲膜パターン１０５として使用される。したがって、犠牲酸化膜１０１及び犠牲窒化膜１０３の厚さの合計は、形成しようとするエピタキシャル層の厚さと同一またはより厚く形成する。
その後、犠牲窒化膜１０３上に感光膜パターン（ＰＲ）を形成した後、感光膜パターン（ＰＲ）をマスクとして犠牲窒化膜１０３及び犠牲酸化膜１０１をエッチングして犠牲膜パターン１０５を形成する。
そして、図５Ｂに示したように、犠牲膜パターン１０５によって保護されない基板１００上にエピタキシャル層１０６を形成する。エピタキシャル層１０６は、犠牲膜パターン１０５によって犠牲膜パターン１０５の側面プロファイルに沿って形成される。したがって、犠牲膜パターン１０５の側面に位置するエピタキシャル層１０６は、犠牲膜パターン１０５の側面プロファイルに沿って垂直な形態に形成される。しかし、犠牲膜パターン１０５と接合しないエピタキシャル層１０６の反対側は第１実施例と同様に円形に形成される。
その後、犠牲膜パターン１０５を湿式または乾式エッチングで除去する。
その後、図５Ｃに示したように、基板１００を熱酸化してパッド酸化膜１０８を形成し、パッド酸化膜１０８上に多結晶シリコンを蒸着して多結晶シリコン膜を形成する。
その後、図５Ｃに示したように、基板１００を熱酸化してパッド酸化膜１０８を形成し、パッド酸化膜１０８上に多結晶シリコンを蒸着して多結晶シリコン膜を形成する。
その後、多結晶シリコン膜上に感光膜パターンを形成した後、感光膜パターンをマスクとして多結晶シリコン膜をエッチングして多結晶シリコンからなるゲート１１０を形成する。
そして、基板１００の所定の領域に導電型不純物イオンを低濃度にドーピングして低濃度ドーピング領域１１２を形成する。
その後、図５Ｄに示したように、基板１００を酸化して側面酸化膜を形成する。そして、側面酸化膜上に窒化ケイ素などを化学的気相蒸着などの方法で蒸着して窒化膜を形成する。
その後、マスクを利用しないエッチバックなどで窒化膜及び側面酸化膜をエッチングしてゲートの側面にバッファ酸化膜１１４及びスペーサ１１６を形成する。
そして、図４に示したように、基板１１０に導電型不純物イオンを高濃度にドーピングした後で熱処理して、ソース領域及びドレーン領域１１８を形成する。
このように、犠牲膜パターンを利用して、エピタキシャル層１０６の一側面が垂直なプロファイルを有し、上部が平坦に成長してファセットの形成を最少化することができ、均一な深さを有する、イオンドーピング領域を形成することができる。
以上で、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者による様々な改良形態も本発明の権利範囲に属する。
１００ 半導体基板
１０１ 犠牲酸化膜
１０２ 素子分離領域
１０３ 犠牲窒化膜
１０４ 酸化膜パターン
１０５ 犠牲膜パターン
１０６ エピタキシャル層
１０８ パッド酸化膜
１１０ ゲート
１１２ 低濃度ドーピング領域
１１４ バッファ酸化膜
１１６ スペーサ
１１８ ドレーン領域
１０１ 犠牲酸化膜
１０２ 素子分離領域
１０３ 犠牲窒化膜
１０４ 酸化膜パターン
１０５ 犠牲膜パターン
１０６ エピタキシャル層
１０８ パッド酸化膜
１１０ ゲート
１１２ 低濃度ドーピング領域
１１４ バッファ酸化膜
１１６ スペーサ
１１８ ドレーン領域
Claims (8)
- 半導体基板と、
前記基板上に形成されているゲートと、
前記ゲートの側面に形成されているスペーサと、
前記基板上に形成されているエピタキシャル層と、
前記エピタキシャル層下の基板に形成されているソース領域及びドレーン領域及び前記スペーサ下の基板に形成されている低濃度ドーピング領域を含み、
前記スペーサは、前記エピタキシャル層の上部と一部重畳することを特徴とする半導体素子。 - 前記スペーサと重畳する前記エピタキシャル層の側面は、垂直なプロファイルを有することを特徴とする請求項１に記載の半導体素子。
- 半導体基板上に犠牲膜パターンを形成する段階と、
前記基板上にエピタキシャル層を形成する段階と、
前記犠牲膜パターンを除去した後で前記基板上にパッド酸化膜を形成する段階と、
前記パッド酸化膜上に多結晶シリコン膜を形成する段階と、
前記多結晶シリコン膜をパターニングしてゲートを形成する段階と、
前記パッド酸化膜をパターニングしてゲート酸化膜を形成する段階と、
前記基板の所定の領域に導電型不純物イオンを低濃度にドーピングして低濃度ドーピング領域を形成する段階と、
前記ゲートの側面にバッファ酸化膜及びスペーサを形成する段階と、
前記基板の所定の領域に導電型不純物イオンを高濃度にドーピングしてソース領域及びドレーン領域を形成する段階と、を含むことを特徴とする半導体素子の製造方法。 - 前記犠牲膜パターン形成段階で、前記犠牲膜パターンは、酸化膜を形成した後に選択的エッチング工程でパターニングして形成することを特徴とする請求項３に記載の半導体素子の製造方法。
- 前記犠牲膜パターン形成段階で、前記犠牲膜パターンは、酸化膜及び窒化膜を形成した後に選択的エッチング工程でパターニングして形成することを特徴とする請求項３に記載の半導体素子の製造方法。
- 前記犠牲膜パターンの側面は垂直なプロファイルを有し、前記犠牲膜パターンの厚さは前記エピタキシャル層と同一またはより厚く形成することを特徴とする請求項５に記載の半導体素子の製造方法。
- 前記エピタキシャル層を形成する段階以降に、前記スペーサを形成する段階を進めることを特徴とする請求項３に記載の半導体素子の製造方法。
- 前記スペーサは、前記エピタキシャル層の上部と重畳するように形成することを特徴とする請求項７に記載の半導体素子の製造方法。
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