JP2001052928A - インダクタ素子 - Google Patents

インダクタ素子

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JP2001052928A JP11230293A JP23029399A JP2001052928A JP 2001052928 A JP2001052928 A JP 2001052928A JP 11230293 A JP11230293 A JP 11230293A JP 23029399 A JP23029399 A JP 23029399A JP 2001052928 A JP2001052928 A JP 2001052928A
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inductor
conductors
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inductor element
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Akira Okamoto
明 岡本
Takeshi Ikeda
毅 池田
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    • H01L2924/3011—Impedance

Abstract

(57)【要約】 【課題】 基板上に形成した場合であっても良好な特性
を得ることができるインダクタ素子を提供すること。 【解決手段】 インダクタ素子１００は、半導体基板１
１０の表面に形成された渦巻き形状の２本の導体１２
０、１２２を有している。上層の導体１２０と下層の導
体１２２はほぼ同一形状を有しており、一方の導体１２
０がインダクタ導体として使用され、他方の導体１２２
がフローティング導体として使用される。また、導体１
２０の外周端と内周端のそれぞれには引出線１３０、１
３２が接続されており、内周端に接続された引出線１３
２は、下層の導体１２２と半導体基板１１０との間を通
して外周側に引き出される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板等の各
種の基板上に形成されるインダクタ素子に関する。
【０００２】
【従来の技術】半導体基板上に薄膜成形技術を利用して
渦巻き形状のパターン電極を形成し、このパターン電極
をインダクタ素子として利用する半導体回路が知られて
いる。このような半導体基板上に形成されたインダクタ
素子に電流が流れると、渦巻き形状のパターン電極に垂
直な方向に磁束が発生するが、この磁束によって半導体
基板表面に渦電流が発生して有効磁束を打ち消すため、
インダクタ素子として有効に機能しなくなるという不都
合がある。特に、インダクタ素子に流れる信号の周波数
が高くなるほどこの傾向が顕著であり、インダクタ素子
を含む高周波回路を半導体基板上に形成することは難し
い。
【０００３】このような不都合を回避する従来技術とし
て、特開平１０−２０８９４０号公報に開示されたイン
ダクタ素子が知られている。このインダクタ素子は、イ
ンダクタ導体と同形状のフローティング導体をインダク
タ導体と基板との間に配置した２層構造を有しており、
基板表面に発生する渦電流を低減することができる。
【０００４】
【発明が解決しようとする課題】ところで、特開平１０
−２０８９４０号公報に開示されたインダクタ素子は、
基板上に平面的にインダクタ導体とフローティング導体
が形成されているため、インダクタ導体から延びる引出
線の配置によっては、インダクタ導体によって発生する
有効磁束の流れを遮るおそれがあり、十分な特性が得ら
れないという問題があった。また、フローティング導体
は完全に電気的に浮いた状態にあるため、インダクタ導
体に入出力される信号の周波数等によってはこのフロー
ティング導体において不要反射が生じる場合があり、使
用条件によっては十分な特性が得られないおそれがあっ
た。
【０００５】本発明は、このような点に鑑みて創作され
たものであり、その目的は、基板上に形成した場合であ
っても良好な特性を得ることができるインダクタ素子を
提供することにある。
【０００６】
【課題を解決するための手段】上述した課題を解決する
ために、本発明のインダクタ素子は、互いに絶縁された
状態で基板上に重ねて形成された２つの導体を有してお
り、基板から離間した一方の導体をインダクタ導体とし
て用いるとともに、このインダクタ導体の引出線を基板
に接近した他方の導体と基板との間を通している。２つ
の導体を基板上で重ねて配置し、基板から離れた側の導
体をインダクタ導体として用い、このインダクタ導体と
基板との間に他方の導体を介在させることにより、基板
表面に発生する渦電流や、インダクタ導体と基板表面と
の間に発生する浮遊容量を低減することができる。特
に、このインダクタ導体の引出線を、他方の導体と基板
との間を通して引き出すことにより、インダクタ導体に
よって発生する有効磁束の流れを遮ることを最小限に抑
えることができ、良好な特性を得ることができる。
【０００７】また、上述した基板上に３層以上の金属層
を形成し、互いに１層以上隔たった異なる層の金属層を
用いて、上述した２つの導体と引出線のそれぞれを形成
することが望ましい。このような構造とすることによ
り、インダクタ導体と引出線とを少なくとも２層以上離
すことができるため、引出線を流れる電流による影響を
さらに少なくすることができる。
【０００８】また、本発明のインダクタ素子は、互いに
絶縁された状態で基板上に重ねて形成された２つの導体
を有しており、基板から離間した一方の導体をインダク
タ導体として用いるとともに、他方の導体の少なくとも
一方の端部を所定のインピーダンス素子で終端してい
る。インダクタ導体によって発生する有効磁束によって
他方の導体にも電流が流れるが、この他方の導体の端部
をインピーダンス素子で終端することにより、この部分
での不要反射を防止して特性改善を行い、これにより良
好な特性を得ることができる。また、インピーダンス素
子を抵抗、キャパシタ、インダクタのいずれを用いて、
あるいはこれらをどのように組み合わせて形成するかに
よって、他方の導体の周波数特性等を調整することがで
きるため、インピーダンス素子の素子定数を適切な値に
調整することによる特性改善も可能になる。
【０００９】また、上述したインピーダンス素子を構成
する抵抗、キャパシタ、インダクタの少なくとも一つの
素子定数を変更可能にして、この素子定数を可変するこ
とにより終端条件を調整することが望ましい。外部から
何らかの手段によって、例えば印加する制御電圧の値を
変更することによって、インピーダンス素子全体の素子
定数、すなわち終端条件の変更によるインダクタ素子の
特性の調整が可能になる。
【００１０】特に、上述した基板が半導体基板である場
合に、素子定数が変更可能なキャパシタを可変容量ダイ
オードによって形成することが望ましい。半導体基板を
利用して形成した可変容量ダイオードを用いることによ
り、部品の小型化が可能であるとともに、後から外付け
部品を付けて配線等を行う場合に比べて製造工程の簡略
化による製造コストの低減が可能になる。同様に、上述
した基板が半導体基板である場合に、チャネルを抵抗体
として用いたＦＥＴによって形成することが望ましい。
半導体基板を利用して形成したＦＥＴによる可変抵抗を
用いることにより、部品の小型化が可能であるととも
に、後から外付け部品を付けて配線等を行う場合に比べ
て製造工程の簡略化による製造コストの低減が可能にな
る。
【００１１】また、インピーダンス素子を構成するイン
ダクタは、基板上に所定形状に形成された導体層によっ
て形成することが望ましい。導体の端部を終端するため
に用いられるインダクタには高いＱが要求されないた
め、基板上の導体パターンによって実現することが可能
であり、しかもこの導体パターンを各種の配線等を行う
金属層を利用して同じ工程で形成することが可能になる
ため、部品の小型化、工程の簡略化およびこれに伴うコ
ストダウンが可能になる。
【００１２】また、上述した２つの導体は、ほぼ同一形
状あるいは長尺形状に形成することが望ましい。同一形
状とすることにより、上層の導体が基板表面と直接対向
することがないため、直接対向させたときに基板上に生
じる渦電流を低減することができる。また、２つの導体
の形状を長尺形状とすることにより、上層の導体に所定
のインダクタンスを持たせることができる。特に、導体
を１周以上の渦巻き形状あるいは蛇行形状に形成した場
合には、大きなインダクタンスを持たせることができる
ため、比較的低い周波数の回路に組み込む場合に適して
いる。また、導体を１周未満の周回形状あるいはほぼ直
線形状に形成した場合には、渦巻き形状等に形成した場
合に比べてインダクタンスを小さくすることができるた
め、比較的高い周波数の回路に組み込む場合に適してい
る。
【００１３】また、周回数が１周以上の渦巻き形状の場
合には、この渦巻き形状のインダクタ導体の内周側端部
から引出線を延ばす必要があるが、基板に近い導体と基
板との間を通してこの引出線を引き出すことにより、イ
ンダクタ導体によって発生する有効磁束の流れを遮るこ
とを最小限に抑えることができる。
【００１４】また、上述したインダクタ素子は、インダ
クタンス成分とともにキャパシタンス成分を有する複合
素子としての使用に適している。このインダクタ素子
は、互いに重なり合った２つの導体を有しており、その
特性にはキャパシタンス成分も含まれるため、インダク
タやキャパシタと組み合わせて回路の一部とするような
用途に用いることができる。
【００１５】
【発明の実施の形態】以下、本発明を適用した一実施形
態のインダクタ素子について、図面を参照しながら具体
的に説明する。
【００１６】〔第１の実施形態〕図１は、第１の実施形
態のインダクタ素子の平面構造を示す図である。また、
図２は図１に示したインダクタ素子に含まれる上層の導
体を示す図である。図３は図１に示したインダクタ素子
に含まれる下層の導体の形状を示す図である。
【００１７】本実施形態のインダクタ素子１００は、半
導体基板１１０の表面に形成された渦巻き形状の２本の
導体１２０、１２２を有している。これら２本の導体１
２０、１２２は、ほぼ同一形状を有しており、半導体基
板１１０の表面側から見たときに、上層となる一方の導
体１２０と下層となる他方の導体１２２とがほぼ重なる
ように配置されている。各導体１２０、１２２は、例え
ば金属薄膜（金属層）、あるいはポリシリコン等の半導
体材料によって形成されている。
【００１８】図４は、上述した２本の導体１２０、１２
２の接続状態を示す図である。図４に示すように、上層
の導体１２０の外周端（外縁端）と内周端（中心端）の
それぞれには、引出線１３０、１３２が接続されてお
り、下層の導体１２２は、半導体基板１１０や上層の導
体１２０から電気的に浮いた状態になっている。
【００１９】上層の導体１２０は、インダクタ導体とし
て機能しており、その両端に接続された引出線１３０、
１３２を介して、半導体基板１１０上に形成された回路
（図示せず）に接続される。
【００２０】図５は、図１のＶ−Ｖ線拡大断面図であ
る。図４および図５に示すように、半導体基板１１０の
表面には、少なくとも３層の金属層１６０、１６２、１
６４が形成されており、半導体基板１１０から最も離間
した最上層の金属層１６０を用いてインダクタ導体とし
ての一方の導体１２０が形成され、中層の金属層１６２
を用いて他方の導体１２２が形成されている。
【００２１】また、最上層の導体１２０の内周端から引
き出される引出線１３２は、半導体基板１１０に最も近
い最下層の金属層１６４を用いて形成されている。例え
ば、図５に示すように、導体１２０の内周端と引出線１
３２の一方端とがスルーホール１５０を介して接続され
ており、最下層の金属層１６４によって形成された引出
線１３２が渦巻き形状のインダクタ導体の各周回部分と
直交するように外周側に向けて引き出される。なお、３
つの金属層１６０、１６２、１６４を用いて形成される
導体１２０、１２２、引出線１３２および半導体基板１
１０のそれぞれの間には絶縁層１４０、１４２、１４４
が形成されており、相互の絶縁が行われる。
【００２２】本実施形態のインダクタ素子１００は上述
した構造を有しており、上層の導体１２０の両端のそれ
ぞれに接続された引出線１３０、１３２の間に所定のイ
ンダクタンスが現れるため、この上層の導体１２０をイ
ンダクタ導体として用いることができる。また、この上
層の導体１２０の下側に、この導体１２０とほぼ同一形
状を有する導体１２２を形成することにより、上層の導
体１２０と半導体基板１１０との間隔を隔てることがで
きるため、半導体基板１１０上に発生する渦電流や、上
層の導体１２０と半導体基板１１０との間に生じる浮遊
容量が低減され、上層の導体１２０をインダクタ導体と
して有効に機能させることができる。
【００２３】また、本実施形態のインダクタ素子１００
においては、インダクタ導体としての上層の導体１２０
の内周端から引き出される引出線１３２は、最下層の金
属層１６４を用いて形成されており、インダクタ導体か
らは他方の導体１２２を挟んだ最も離間した位置に配置
されている。したがって、インダクタ導体によって発生
する有効磁束の流れを遮ることを最小限に抑えることが
でき、良好な特性を得ることができる。このように、本
実施形態のインダクタ素子１００は、半導体基板１１０
の表面の少なくとも３層の金属層１６０、１６２、１６
４を用いて形成することができるため、半導体基板１１
０上に他の部品とともに一体形成して集積化することが
可能になる。
【００２４】〔第２の実施形態〕図６は、第２の実施形
態のインダクタ素子１００Ａの構造を示す図であり、図
４に示した第１の実施形態のインダクタ素子１００の接
続状態に対して所定のインピーダンス素子２００を追加
した点が異なっている。
【００２５】すなわち、上述した第１の実施形態のイン
ダクタ素子１００では、インダクタ導体としての一方の
導体１２０とほぼ重なるように配置された他方の導体１
２２に着目すると、両方の端部が自由端（オープンの状
態）になっている。本実施形態では、導体１２２の内周
端をインピーダンス素子２００を介して終端することに
より、インダクタ素子１００Ａ全体の特性を改善あるい
は調整することができる。
【００２６】例えば、インダクタ素子１００Ａの一方の
導体１２０に電流が流れたときに、他方の導体１２２に
誘導電流が生じるが、他方の導体１２２の内周端をイン
ピーダンス素子２００を介して終端することにより、こ
の内周端における不要反射を防止することができる。ま
た、インピーダンス素子２００の素子定数を調整あるい
は変更することにより、インダクタ素子１００Ａを含む
回路の周波数特性の改善や変更が容易となる。例えば、
周波数を低くしたい場合にはインピーダンス素子２００
としてインダクタを使用すればよく、反対に周波数を高
くしたい場合にはインピーダンス素子２００としてキャ
パシタを用いればよい。あるいは、インピーダンス２０
０は、これらのインダクタやキャパシタあるいは抵抗を
任意に組み合わせて形成するようにしてもよい。
【００２７】また、上述したインピーダンス素子２００
は、最も簡単にはインダクタ、キャパシタあるいは抵抗
のチップ部品を用いることができる。また、図５に断面
構造を示したように、インダクタ素子１００Ａを構成す
る２つの導体１２０、１２２等を半導体基板１１０上に
形成することを考慮すると、インピーダンス素子２００
も半導体製造技術を用いて半導体基板１１０上に形成す
ることが望ましい。例えば、高抵抗体を用いて抵抗を形
成したり、所定の面積を有する２層の金属層を対向させ
てキャパシタを形成したり、所定形状の導体によってイ
ンダクタを形成する場合が考えられる。なお、インピー
ダンス素子２００は単に終端用の素子として用いられる
ため、これをインダクタによって実現する場合であって
もそれ程高いＱは必要ない。このため、所定形状（例え
ば渦巻き形状）の導体を半導体基板１１０上に形成して
構成されるインダクタをインピーダンス素子２００とし
て使用することも可能になる。
【００２８】また、素子定数が外部からの制御手段によ
って変更可能なインピーダンス素子２００を用いるよう
にしてもよい。図７は、導体１２２の内周端に可変容量
ダイオード２１０を接続する場合の構成を示す図であ
る。可変容量ダイオード２１０は、逆バイアスの状態で
使用することにより所定のキャパシタンスを有するキャ
パシタとして動作し、逆バイアス電圧の大きさを可変す
ることによってキャパシタンスが変更される。この可変
容量ダイオード２１０は、直流成分除去用のキャパシタ
２１２を介して導体１２２の内周端に接続されている。
【００２９】図８は、図７に示した可変容量ダイオード
２１０を半導体基板１１０上に形成した場合の断面構造
を示す図である。図８に示すように、ｎ型シリコン基板
（ｎ−Ｓｉ基板）によって形成される半導体基板１１０
の表面付近に形成されたｐ+領域２２０と、さらにその
一部に形成されたｎ+ 領域２２２とを含んでおり、これ
らのｐ+ 領域２２０とｎ+ 領域２２２とがｐｎ接合層を
形成している。また、ｐ+ 領域２２０の表面には接地用
の電極２３０が形成されており、ｎ+ 領域２２２の表面
には可変の逆バイアス電圧を制御電圧Ｖｃとして印加す
るための電極２３２が形成されている。電極２３２に正
の制御電圧Ｖｃを印加することにより、この制御電圧Ｖ
ｃの大きさに応じてキャパシタンスが変化する可変容量
ダイオード２１０を形成することができる。
【００３０】図９は、導体１２２の内周端にＦＥＴ２４
０による可変抵抗を接続する場合の構成を示す図であ
る。図９に示すように、可変抵抗はＦＥＴ２４０のチャ
ネルを抵抗体として用いることにより容易に実現するこ
とができる。ゲート電極に印加する制御電圧Ｖｃを変更
することにより、ソースとドレイン間に形成されるチャ
ネルの抵抗を変更することができる。また、ＦＥＴ２４
０は、半導体基板１１０の表面付近にソース領域やドレ
イン領域を形成するとともに、これらの各領域やその間
のチャネルが形成される領域の近傍に所定形状の電極を
形成することにより、半導体基板１１０上に容易に形成
することができる。
【００３１】このように、外部から印加される制御電圧
Ｖｃに応じて素子定数が変更可能なインピーダンス素子
を用いて導体１２２の端部を終端することにより、終端
条件を変更することができるため、インダクタ素子１０
０Ａに入出力される信号の周波数等が変更になった場合
であっても、この変更に合わせて終端条件を調整するこ
とができ、特性の改善が可能になる。
【００３２】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。例えば、上述した実施形態では、インダ
クタ素子１００、１００Ａに含まれる２本の導体１２
０、１２２を渦巻き形状に形成したため、大きなインダ
クタンスを有するインダクタ素子１００、１００Ａを実
現することができるが、２本の導体１２０、１２２を蛇
行形状に形成するようにしてもよい（図１０）。また、
高周波回路の一部品としてこのインダクタ素子１００、
１００Ａを用いる場合には小さなインダクタンスで充分
であるため、導体１２０、１２２のターン数を減らして
１ターン未満に形成したり（図１１）、ほぼ直線形状に
形成するようにしてもよい（図１２）。
【００３３】また、上述した実施形態では、２つの導体
１２０、１２２の形状をほぼ同じに設定したが、異なる
形状に設定するようにしてもよい。例えば、下層の導体
１２２のターン数を上層の導体１２０のターン数よりも
多く設定するようにしてもよい。このように、上層の導
体１２０の下側に下層の導体１２２の全部あるいは一部
が配置されると、直接上層の導体１２０が半導体基板１
１０と対向しなくなるため、上層の導体１２０による渦
電流の発生を有効に防止することができる。
【００３４】また、上述した実施形態では、半導体基板
１１０上に２本の導体１２０、１２２を形成することに
よりインダクタ素子１００、１００Ａを形成したが、金
属等の導体基板上に２本の導体１２０、１２２を形成し
たインダクタ素子を実現することもできる。導体基板上
に密着させてインダクタ素子１００、１００Ａを形成す
ることができれば、金属製のシールドケース等の表面に
インダクタ素子１００、１００Ａを配置することも可能
になり、インダクタ素子の設置スペースの確保が容易と
なる。
【００３５】また、上述した第２の実施形態のインダク
タ素子１００Ａは、下層の導体１２２の内周端をインピ
ーダンス素子２００によって終端するようにしたが、外
周端をインピーダンス素子を介して終端したり、両端を
それぞれインピーダンス素子を介して終端するようにし
てもよい。導体１２２の両端のそれぞれをインピーダン
ス素子を介して終端する場合には、各インピーダンス素
子の素子定数を異ならせるようにしてもよい。
【００３６】
【発明の効果】上述したように、本発明によれば、２つ
の導体の中の基板から離間した側をインダクタ導体とし
て用いるとともに、このインダクタ導体の引出線を基板
に接近した他の導体と基板との間を通しており、インダ
クタ導体によって発生する有効磁束の流れを遮ることを
最小限に抑えることができ、良好な特性を得ることがで
きる。
【００３７】また、本発明によれば、インダクタ導体に
よって発生する有効磁束によって他方の導体にも電流が
流れるが、この他方の導体の端部をインピーダンス素子
で終端することにより、この部分での不要反射を防止し
て特性改善を行うことが可能になる。
【図面の簡単な説明】
【図１】第１の実施形態のインダクタ素子の平面構造を
示す図である。
【図２】図１に示したインダクタ素子に含まれる上層の
導体を示す図である。
【図３】図１に示したインダクタ素子に含まれる下層の
導体の形状を示す図である。
【図４】インダクタ導体に含まれる２本の導体の接続状
態を示す図である。
【図５】図１のＶ−Ｖ線拡大断面図である。
【図６】第２実施形態のインダクタ素子の構造を示す図
である。
【図７】下層の導体の内周端に可変容量ダイオードを接
続する場合の構成を示す図である。
【図８】図７に示した可変容量ダイオードを半導体基板
上に形成した場合の断面構造を示す図である。
【図９】下層の導体の内周端に可変抵抗を接続する場合
の構成を示す図である。
【図１０】インダクタ素子に含まれる導体の変形例を示
す図である。
【図１１】インダクタ素子に含まれる導体の変形例を示
す図である。
【図１２】インダクタ素子に含まれる導体の変形例を示
す図である。
【符号の説明】
１００、１００Ａ インダクタ素子 １１０ 半導体基板 １２０、１２２ 導体 １３０、１３２ 引出線 ２００ インピーダンス素子
フロントページの続き Ｆターム(参考） 5E070 AA05 AB01 BA11 BB10 CB17 CB20 DB08 EA10 5F038 AR01 AR26 AV04 AZ04 CA02 EZ20

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 互いに絶縁された状態で基板上に重ねて
    形成された２つの導体を有し、前記基板から離間した一
    方の前記導体をインダクタ導体として用い、このインダ
    クタ導体の引出線を前記基板に接近した他方の前記導体
    と前記基板との間を通した位置に配置することを特徴と
    するインダクタ素子。
  2. 【請求項２】 請求項１において、 前記基板上に３層以上の金属層が形成されており、互い
    に１層以上隔たった異なる層の前記金属層を用いて、前
    記２つの導体および前記引出線のそれぞれを形成するこ
    とを特徴とするインダクタ素子。
  3. 【請求項３】 互いに絶縁された状態で基板上に重ねて
    形成された２つの導体を有し、前記基板から離間した一
    方の前記導体をインダクタ導体として用いるとともに、
    他方の前記導体の少なくとも一方の端部を所定のインピ
    ーダンス素子で終端することを特徴とするインダクタ素
    子。
  4. 【請求項４】 請求項３において、 前記インピーダンス素子は、抵抗、キャパシタ、インダ
    クタの少なくとも一つの素子定数が変更可能であり、前
    記素子定数を可変することにより終端条件を変更するこ
    とを特徴とするインダクタ素子。
  5. 【請求項５】 請求項４において、 前記基板は、半導体基板であり、前記キャパシタを、前
    記半導体基板の内外に形成された半導体層を用いた可変
    容量ダイオードによって形成することを特徴とするイン
    ダクタ素子。
  6. 【請求項６】 請求項４において、 前記基板は、半導体基板であり、 前記抵抗を、前記半導体基板の内外に形成された半導体
    層を用いたＦＥＴのチャネルによって形成することを特
    徴とするインダクタ素子。
  7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記２つの導体は、ほぼ同一形状を有していることを特
    徴とするインダクタ素子。
  8. 【請求項８】 請求項１〜７のいずれかにおいて、 前記２つの導体は、長尺形状に形成されていることを特
    徴とするインダクタ素子。
  9. 【請求項９】 請求項１〜７のいずれかにおいて、 前記２つの導体は、周回数が１周未満の周回形状に形成
    されていることを特徴とするインダクタ素子。
  10. 【請求項１０】 請求項１〜７のいずれかにおいて、 前記２つの導体は、周回数が１周以上の渦巻き形状に形
    成されていることを特徴とするインダクタ素子。
  11. 【請求項１１】 請求項１または２において、 前記２つの導体は、周回数が１周以上の渦巻き形状を有
    しており、前記インダクタ導体の内周側端部から引き出
    される前記引出線を前記他方の導体と前記基板の間を通
    すことを特徴とするインダクタ素子。
  12. 【請求項１２】 請求項１〜７のいずれかにおいて、 前記２つの導体は、ほぼ直線形状に形成されていること
    を特徴とするインダクタ素子。
  13. 【請求項１３】 請求項１〜７のいずれかにおいて、 前記２つの導体は、蛇行形状に形成されていることを特
    徴とするインダクタ素子。
  14. 【請求項１４】 請求項１〜１３のいずれかにおいて、 前記インダクタ素子のインダクタンス成分と、前記２つ
    の導体間のキャパシタンス成分とを有することを特徴と
    するインダクタ素子。
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