JP2004266718A - 発振回路およびｌ負荷差動回路 - Google Patents
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Abstract
【課題】広い発振周波数範囲と低位相雑音特性とを備えた発振回路と、該帰還発振回路に搭載し得るＬ負荷差動回路とを提供する。
【解決手段】発振回路は、インダクタ可変部Ｌｖａｒ１，Ｌｖａｒ２を含むＬ負荷差動回路と容量素子Ｃ１とからなる差動型ＬＣ共振回路と、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２とからなる正帰還回路とから構成される。インダクタ可変部Ｌｖａｒ１，Ｌｖａｒ２は、スパイラル状配線層の複数の任意の位置と入出力端子との間にそれぞれ配設された複数のスイッチ回路ＳＷ１〜ＳＷ３，ＳＷ１ｄ〜ＳＷ３ｄの切替によってインダクタンスを可変とし、発振周波数を制御する。インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、第１の入出力端子間に結合されるスイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄのうちのＳＷｎｄｄが、スイッチ回路ＳＷｎ，ＳＷｎｄとともにオンされると、インダクタ対を構成する。
【選択図】 図１１
【解決手段】発振回路は、インダクタ可変部Ｌｖａｒ１，Ｌｖａｒ２を含むＬ負荷差動回路と容量素子Ｃ１とからなる差動型ＬＣ共振回路と、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２とからなる正帰還回路とから構成される。インダクタ可変部Ｌｖａｒ１，Ｌｖａｒ２は、スパイラル状配線層の複数の任意の位置と入出力端子との間にそれぞれ配設された複数のスイッチ回路ＳＷ１〜ＳＷ３，ＳＷ１ｄ〜ＳＷ３ｄの切替によってインダクタンスを可変とし、発振周波数を制御する。インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、第１の入出力端子間に結合されるスイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄのうちのＳＷｎｄｄが、スイッチ回路ＳＷｎ，ＳＷｎｄとともにオンされると、インダクタ対を構成する。
【選択図】 図１１
Description
【０００１】
【発明の属する技術分野】
この発明は、発振回路およびＬ負荷差動回路に関し、より特定的には、ＬＣ共振回路を用いた発振回路と、該発振回路に搭載可能なＬ負荷差動回路に関する。
【０００２】
【従来の技術】
携帯電話に代表される無線機器において、受信信号を復調可能な低周波信号へ周波数変換すること、および送信信号を高周波の信号に周波数変換するために用いられる局部発振回路は、広い発振周波数範囲とともに、発振周波数近傍の雑音（位相雑音）が低いことが求められる。
【０００３】
局部発振回路の１つである電圧制御発振回路（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）は、回路の正帰還による発振現象を利用した回路であり、制御信号により発振周波数を制御できる。一般にＶＣＯには、共振回路を利用する方法と、回路の遅延時間を利用する方法とがある。
【０００４】
共振回路を利用したＶＣＯとしては、トランジスタによる正帰還回路の負性抵抗特性を利用した発振回路として、負性コンダクタンスＬＣ発振回路が知られている（例えば、非特許文献１参照）。本発振回路は、インダクタ素子と容量素子とによるＬＣ共振回路を用いるので、良好な位相雑音特性が得られ、携帯無線機器用ＶＣＯへの応用が期待されている。
【０００５】
ここで、従来のＶＣＯの構成および動作について、負性コンダクタンスＬＣ発振回路を例に説明する。
【０００６】
従来のＶＣＯは、２つのインダクタ素子と２つのダイオード素子とからなるＬＣ共振回路と、互いのトランジスタのゲートとドレインとを襷掛け接続した２つのトランジスタからなる正帰還回路とで構成される。
【０００７】
本構成において、正帰還回路の入力インピーダンスＲｉｎは、各トランジスタの相互コンダクタンスをｇｍとすると、Ｒｉｎ＝−２／ｇｍであることから、入力インピーダンスの絶対値｜Ｒｉｎ｜が共振回路の等価並列抵抗と等しい、もしくはそれ以下であれば、ＶＣＯは発振する。ここで、２つのインダクタ素子のインダクタンスをＬ１＝Ｌ２＝Ｌとし、可変接合容量をＣｖａｒとすると、このときの発振周波数ｆｏｓｃは、式（１）で与えられる。
【０００８】
【数１】
【０００９】
したがって、発振周波数ｆｏｓｃの制御は、ダイオード素子に接続された制御電圧によって、接合容量Ｃｖａｒを可変にすることで行なうことができる。
【００１０】
なお、ＶＣＯの発振振幅Ａｏｓｃは、式（２）で表わされ、発振周波数ｆｏｓｃに比例した値となる。
【００１１】
【数２】
【００１２】
ところで、上記の差動構成のＶＣＯに内包されるＬＣ共振回路は、１〜２ＧＨｚの用途では、集積化したときの面積の点から、集中定数のＬＣ形が主流とされる。容量素子としては、主として、可変容量（バラクタダイオード）が用いられる。一方、インダクタ素子は、スパイラル形状の配線と引出し線配線とからなるスパイラルインダクタが用いられており、トランジスタ素子とともに同一基板上に形成されるのが一般的である。
【００１３】
したがって、インダクタ素子のインダクタンスは、スパイラルの形状によって一義的に決まり、マスクデザインを変更しない限り、調整することができない。
【００１４】
一方で、同一基板上に形成されたトランジスタ素子は、製造工程のばらつきにより、必ずしも設計どおりの特性を示さないことから、インダクタ素子との間でインピーダンス不整合が起こり、歩留りを下げる要因となっていた。
【００１５】
そこで、最近では、インダクタ素子を回路に組み込んだ状態でもインダクタンスを変化できるインダクタンス可変素子が、数々提案されている（例えば、特許文献１，２参照）。
【００１６】
例えば、特許文献１に記載のインダクタンス可変素子は、半導体基板上に絶縁膜を介して形成されたスパイラル電極と、このスパイラル電極の各周回部分を短絡するためのスイッチ回路とを含んで構成される。
【００１７】
この構成において、スイッチ回路が所定の印加電圧に応じてオン状態に駆動されると、対応するスパイラル電極の周回部分が部分的に短絡される。この結果、インダクタンス可変素子は、ターン数が変化することから、全体としてのインダクタンスを変化することができる。
【００１８】
【特許文献１】
特開平７−１４２２５８号公報（第４頁、第１図）
【００１９】
【特許文献２】
特開平８−１６２３３１号公報（第４頁、第１図）
【００２０】
【非特許文献１】
Ａ．Ｙａｍａｇｉｓｈｉ ｅｔ ａｌ．， ”Ａ Ｌｏｗ−Ｖｏｌｔａｇｅ ６−ＧＨｚ−Ｂａｎｄ ＣＭＯＳ Ｍｏｎｏｌｉｔｈｉｃ ＬＣ−Ｔａｎｋ ＶＣＯ Ｕｓｉｎｇ ａ Ｔｕｎｉｎｇ−Ｒａｎｇｅ Ｓｗｉｔｃｈｉｎｇ Ｔｅｃｈｎｉｑｕｅ”， ＩＥＩＣＥ Ｔｒａｎｓ． Ｆｕｎｄａｍｅｎｔａｌｓ， ｖｏｌ． Ｅ８４−Ａ， ｎｏ．２， Ｆｅｂ． ２００１．
【００２１】
【発明が解決しようとする課題】
従来のＶＣＯにおける発振周波数ｆｏｓｃの制御は、先述のように、可変容量Ｃｖａｒによって行われる。しかしながら、可変容量Ｃｖａｒの増加に伴なって、ＬＣ共振回路の等価並列抵抗が低下することから、高い容量値においては、ＶＣＯが発振状態から外れる可能性が生じてしまい、広い発振周波数範囲の実現が困難となっていた。
【００２２】
さらに、ＶＣＯの発振振幅Ａｏｓｃは、発振周波数ｆｏｓｃに比例することから、低周波数域では発振振幅Ａｏｓｃが低下し、発振信号の対雑音との比が小さくなることから、位相雑音特性が劣化するという問題が起きていた。
【００２３】
また、上記のインダクタンス可変素子においては、インダクタ素子に直列接続されるスイッチ回路のオン抵抗に起因して、Ｑ値が低下してしまうという不具合が発生していた。したがって、該インダクタンス素子で構成した発振回路においては、位相雑音特性の劣化を招くこととなる。
【００２４】
それゆえ、この発明の目的は、広い発振周波数範囲と低位相雑音特性とを備えた発振回路を提供することである。
【００２５】
この発明の他の目的は、該発振回路に搭載されて、上記の性能を実現するＬ負荷差動回路を提供することである。
【００２６】
【課題を解決するための手段】
この発明のある局面に従えば、ＬＣ共振回路の正帰還によって発振する発振回路であって、ＬＣ共振回路は、スイッチ回路によってインダクタンスを可変とするインダクタンス可変部と、容量素子とを含む。
【００２７】
この発明の他の局面に従えば、正帰還結合された一対のトランジスタと、差動型のＬＣ共振回路とからなる発振回路であって、ＬＣ共振回路は、第１および第２の入出力端子を含み、第２の入出力端子が固定ノードに共通に接続され、インダクタンスを可変とする、第１および第２のインダクタンス可変部と、第１および第２のインダクタンス可変部の第１の入出力端子の間に結合される、第１のスイッチ回路とを含む。各第１および第２のインダクタンス可変部は、第１の入出力端子を始点として、半導体基板上に層間絶縁膜を介して形成されたスパイラル状の配線層と、配線層の任意の位置に第１の端子が接続され、第２の端子が共通に第２の入出力端子に接続される、複数の第２のスイッチ回路とを有する。発振回路は、複数の第２のスイッチ回路のうちのいずれか１つがオンされると、配線層上のオンされた第２のスイッチ回路の接続位置と第２の入出力端子とを電気的に結合する。第１のスイッチ回路は、第２のスイッチ回路がオンされたことに応じてオンされると、第１および第２のインダクタンス可変部を電気的に結合する。
【００２８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２９】
［実施の形態１］
図１は、この発明の実施の形態１に従う発振回路の構成を示す図である。なお、以下の実施の形態では、発振回路の一例として、電圧制御発振回路を用いて説明する。
【００３０】
図１を参照して、電圧制御発振回路は、インダクタンスを可変とするインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２と容量素子Ｃ１とからなる差動型のＬＣ共振回路と、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２からなる正帰還回路とから構成される。
【００３１】
インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、それぞれ、第１および第２の入出力端子を有しており、第２の入出力端子が、外部電源ノードＶｄｄに共通に接続される。一方、第１の入出力端子は、出力ノードＯＵＴ，ＯＵＴＢにそれぞれ接続される。インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２の第１の入出力端子間には、さらに、容量素子Ｃ１が接続される。電圧制御発振回路における発振周波数ｆｏｓｃは、インダクタンス可変部のインダクタンス値と容量値とから求めることができる。
【００３２】
正帰還回路は、インダクタンス可変部Ｌｖａｒ１と定電流源Ｉｂｉａｓとの間に電気的に結合されたＮチャネルＭＯＳトランジスタＭ１と、インダクタンス可変部Ｌｖａｒ２と定電流源Ｉｂｉａｓとの間に電気的に結合されたＮチャネルＭＯＳトランジスタＭ２とを備える。
【００３３】
ＮチャネルＭＯＳトランジスタＭ１，Ｍ２は、互いにゲートが他方のドレインに襷掛け接続されており、クロスカップリング構成をなす。
【００３４】
次に、図１の電圧制御発振回路の動作について説明する。
図１を参照して、電圧制御発振回路の正帰還回路は、二端子回路としてみることができることから、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２のドレインから見た入力インピーダンスＲｉｎは、Ｒｉｎ＝−２／ｇｍと表わされる。ここで、ｇｍとは、各ＮチャネルＭＯＳトランジスタの相互コンダクタンスである。したがって、入力インピーダンスＲｉｎの絶対値｜Ｒｉｎ｜が、ＬＣ共振回路の等価並列抵抗の値と等しい、もしくはそれ以下であれば、本回路は発振する。なお、この回路は、「負性コンダクタンスＬＣ発振回路」とも呼ばれる。
【００３５】
ここで、本回路が上記の発振条件を満たすときにおいて、発振周波数ｆｏｓｃは、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２のインダクタンス値をＬとし、容量素子Ｃ１の容量値をＣ１とすると、式（３）で与えられる。なお、各受動素子および配線等の持つ寄生容量については、無視するものとする。
【００３６】
【数３】
【００３７】
また、発振振幅Ａｏｓｃは、式（４）で与えられる。
【００３８】
【数４】
【００３９】
式（３）から明らかなように、発振周波数ｆｏｓｃは、インダクタンス値Ｌに応じて、変化する。例えば、インダクタンス値Ｌを大きくすれば、発振周波数ｆｏｓｃは低下する。このとき、発振振幅Ａｏｓｃは、式（４）を参照して、インダクタンス値Ｌの増加によって発振周波数ｆｏｓｃを下げているため、低い周波数域においても劣化が抑えられる。したがって、従来のＶＣＯにおいて低い発振周波数域に見られた、発振振幅の低下に基づく位相雑音特性の劣化を回避することができる。
【００４０】
ここで、図１の電圧制御発振回路において、ＬＣ共振回路を構成するインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２の具体的な構成例について説明する。
【００４１】
図２は、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２の構成の一例を概略的に示す図である。インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、同一の構成であることから、同図では、代表的にインダクタンス可変部Ｌｖａｒ１について説明する。
【００４２】
図２を参照して、インダクタンス可変部Ｌｖａｒ１は、図示しない半導体基板上に層間絶縁膜を介して形成されたスパイラル状の配線層と、スイッチ回路ＳＷ１〜ＳＷ３とを含む。
【００４３】
スパイラル状の配線層は、例えば、アルミニウムや銅等の金属材料で形成されており、その形状は、図２のような四角形に限らず、その他の多角形や円形などをも含む。
【００４４】
スイッチ回路ＳＷ１〜ＳＷ３は、それぞれ、第１の端子がスパイラル状配線層のターンごとに接続され、第２の端子がインダクタ素子の入出力端子に接続される。スイッチ回路ＳＷ１〜ＳＷ３にはそれぞれ、オン／オフ動作を制御するための制御信号Ｓ１〜Ｓ３が入力される。
【００４５】
図３は、スイッチ回路ＳＷ１〜ＳＷ３の構成の一例を示す図である。
図３を参照して、スイッチ回路ＳＷｎ（ｎは１以上３以下の自然数）は、例えば、ＮチャネルＭＯＳトランジスタ１０で構成することができる。ＮチャネルＭＯＳトランジスタ１０は、ゲートに制御信号Ｓｎとしての制御電圧Ｖｓｗが印加されると、その電圧レベルに応じて、オン／オフされる。制御電圧ＶｓｗがＨ（高電位）レベルであれば、ＮチャネルＭＯＳトランジスタ１０は、オンされ、スパイラル状配線層の対応部分とインダクタ素子の入出力端子とが電気的に結合される。一方、制御電圧ＶｓｗがＬ（低電位）レベルであれば、ＮチャネルＭＯＳトランジスタ１０は、オフされる。これによって、スパイラル状配線層の対応部分とインダクタ素子の入出力端子とは電気的に分離される。
【００４６】
したがって、複数のスイッチ回路のうち、１つのスイッチ回路を選択してＨレベルの制御電圧Ｖｓｗを入力し、残りのスイッチ回路にはＬレベルの制御電圧Ｖｓｗを入力することによって、所望のインダクタンス値を得ることができる。
【００４７】
なお、図２の構成のインダクタンス可変部においては、スイッチ回路ＳＷ１〜ＳＷ３は、スパイラル状配線層のターンごとに設けられていることから、離散的なインダクタンス値を得ることができる。
【００４８】
また、図３においては、スイッチ回路として、ＮチャネルＭＯＳトランジスタを使用したが、ＮチャネルＭＯＳトランジスタの代わりにバイポーラトランジスタまたはＧａＡｓＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
【００４９】
図４は、図２のインダクタンス可変部Ｌｖａｒ１の等価回路図である。
図４を参照して、インダクタンス可変部は、ターンごとに配設されたスイッチ回路ＳＷ１〜ＳＷ３によって、３つのインダクタ素子Ｌ１，Ｌ２，Ｌ３に分割されている。ここで、各インダクタ素子のインダクタンス値をそれぞれ、Ｌ１，Ｌ２，Ｌ３とする。
【００５０】
例えば、スイッチ回路ＳＷ１をオンしたときにおいて、インダクタ素子全体のインダクタンス値はＬ１となる。また、スイッチ回路ＳＷ２をオンしたときのインダクタンス値は、（Ｌ１＋Ｌ２）となる。このように、スイッチ回路ＳＷ１〜ＳＷ３のいずれか１つを選択的にオンすることによって、得られるインダクタンス値は、Ｌ１以上（Ｌ１＋Ｌ２＋Ｌ３）以下を可変範囲とする離散的な値に設定されることとなる。
【００５１】
図５は、図１の電圧制御発振回路におけるインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２に、図２〜４に示すインダクタンス可変部を応用したときの回路構成を示す図である。
【００５２】
図５の電圧制御発振回路において、図１のＬＣ共振回路におけるインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、図４に示す等価回路で表記されており、ターンごとにスイッチ回路ＳＷ１〜ＳＷ３，ＳＷ１ｄ〜ＳＷ３ｄが配設される。ＬＣ共振回路の容量素子Ｃ１および正帰還回路の回路構成については、図１のＶＣＯと同様である。したがって、詳細な説明は省略する。
【００５３】
スイッチ回路ＳＷ１およびＳＷ１ｄは、１組のスイッチ回路群を構成する。同様に、スイッチ回路ＳＷ２およびＳＷ２ｄと、スイッチ回路ＳＷ３およびＳＷ３ｄとは、それぞれ１組のスイッチ回路群を構成する。
【００５４】
本構成において、３組のスイッチ回路群のうち、いずれか１組のスイッチ回路群が選択されて、スイッチ回路ＳＷｎおよびＳＷｎｄがオンされる。このとき、残りのスイッチ回路群の各スイッチ回路は、オフされたままである。例えば、スイッチ回路ＳＷ１，ＳＷ１ｄがオンされると、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２のインダクタンス値は、それぞれＬ１となる。すなわち、スイッチ回路群の１組を選択的にオンすることによって、インダクタンス可変部のインダクタンスは、上述のように、Ｌ１以上（Ｌ１＋Ｌ２＋Ｌ３）以下を可変範囲として離散的に変化させることができる。この結果、電圧制御発振回路の発振周波数ｆｏｓｃの可変範囲は、式（５）で表わすことができる。
【００５５】
【数５】
【００５６】
なお、この発振周波数可変範囲のうち、低周波数域においても、インダクタンスＬの増加によって発振振幅Ａｏｓｃは劣化しないことから、位相雑音の劣化を招くことがない。
【００５７】
したがって、この発明の実施の形態１によれば、広い発振周波数範囲と低位相雑音特性とを有する電圧制御発振回路を実現することができる。
【００５８】
［実施の形態１の変更例］
このように、本実施の形態の発振回路は、ＬＣ共振回路にインダクタンス可変部を用いることにより、発振周波数可変範囲と位相雑音特性とのトレードオフ関係を改善するものである。インダクタンス可変部については、インダクタ素子のスパイラル状配線層に設けた複数のスイッチ回路の切換えによって、様々なインダクタンス値を容易に得ることができる。以下に、インダクタンス可変部の構成について、他の変更例を説明する。
【００５９】
図６は、図２，４に示すインダクタンス可変部Ｌｖａｒ１の第１の変更例の構成を概略的に示す図である。なお、インダクタンス可変部Ｌｖａｒ２については、インダクタンス可変部Ｌｖａｒ１と同じ構成であるため、説明は省略する。
【００６０】
図６を参照して、インダクタンス可変部Ｌｖａｒ１は、スパイラル状配線層の１／４ターンごとにスイッチ回路ＳＷ１〜ＳＷ４が配設されており、図２，４のインダクタ素子にさらにスイッチ回路を増設した構成となっている。
【００６１】
本構成においても、スイッチ回路ＳＷ１〜ＳＷ４のいずれか１つを選択的にオンすることにより、所望のインダクタンスを得ることができる。さらに、スイッチ回路の配置数を増やしたことにより、インダクタンス値の可変範囲を広げるとともに、より細かい制御が可能となる。
【００６２】
したがって、図６のインダクタンス可変部を図１の電圧制御発振回路のＬＣ共振回路に搭載すれば、発振周波数ｆｏｓｃの周波数可変範囲を広くすることができるとともに、より細密な制御が可能となる。なお、スイッチ回路の配置数と、スパイラル状配線層への接続位置とは、本実施の形態に限定されず、任意に調整可能であることから、所望の発振周波数を得ることができる。
【００６３】
さらに、周波数可変範囲の低周波数域においても、大きいインダクタンスによって発振振幅Ａｏｓｃの低減が抑えられることから、位相雑音特性の劣化は回避される。
【００６４】
［実施の形態１の変更例２］
図７は、図２，４のインダクタンス可変部Ｌｖａｒ１の第２の変更例の構成を示す等価回路図である。
【００６５】
図７を参照して、インダクタンス可変部Ｌｖａｒ１は、図４のインダクタンス可変部の等価回路において、ターンごとに配設されたスイッチ回路ＳＷ１〜ＳＷ３に加えて、新たにスイッチ回路ＳＷ４，ＳＷ５が付加された構成となっている。
【００６６】
スイッチ回路ＳＷ４は、入出力端子１と入出力端子２との間に、インダクタ素子Ｌ１〜Ｌ３に並列に接続される。スイッチ回路ＳＷ５は、入出力端子１とスイッチ回路ＳＷ２の１の端子との間に、インダクタ素子Ｌ１，Ｌ２と並列に接続される。
【００６７】
この構成において、スイッチ回路ＳＷ１〜ＳＷ５を選択的にオンすることにより、インダクタンスをより細かいステップで変化させることができる。例えば、スイッチ回路ＳＷ１のみをオンしたときには、インダクタンス値Ｌ１が得られる。スイッチ回路ＳＷ２のみをオンすると、インダクタンス値は、（Ｌ１＋Ｌ２）となる。同様に、スイッチ回路ＳＷ３をオンすれば、インダクタンス値は、（Ｌ１＋Ｌ２＋Ｌ３）となる。
【００６８】
さらに、スイッチ回路ＳＷ４，ＳＷ３をオンすれば、インダクタンス値は、ほぼ０になる。また、スイッチ回路ＳＷ５，ＳＷ３をオンすれば、インダクタンス値は、Ｌ３となる。
【００６９】
このように、複数のスイッチ回路のオン／オフの組合せによって、インダクタンスを細かく変化させることができる。したがって、図７のインダクタンス可変部を図１の電圧制御発振回路のＬＣ共振回路に適用すれば、発振周波数ｆｏｓｃの周波数可変範囲を広くすることができるとともに、より細密な制御が可能となる。
【００７０】
［実施の形態１の変更例３］
図８は、図２，４のインダクタンス可変部Ｌｖａｒ１の第３の変更例の構成を示す回路図である。
【００７１】
図８を参照して、インダクタンス可変部Ｌｖａｒ１は、図２に示すインダクタ素子の等価回路において、ターンごとに配設されたスイッチ回路ＳＷ１〜ＳＷ３に加えて、新たにスイッチ回路ＳＷ４〜ＳＷ９が付加された構成となっている。
【００７２】
スイッチ回路ＳＷ４〜ＳＷ６は、それぞれ、インダクタ素子Ｌ１〜Ｌ３に並列に接続される。スイッチ回路ＳＷ７は、インダクタ素子Ｌ２の一端とインダクタ素子Ｌ３の一端との間に並列に接続される。スイッチ回路ＳＷ８は、インダクタ素子Ｌ１の一端とインダクタ素子Ｌ２の一端との間に並列に接続される。スイッチ回路ＳＷ９は、インダクタ素子Ｌ１の一端とインダクタ素子Ｌ３の一端との間に並列に接続される。
【００７３】
この構成において、スイッチ回路ＳＷ１〜ＳＷ９を選択的にオンすることによって、図２および図７に示すインダクタンス可変部に対して、さらに細かに制御されたインダクタンスを得ることができる。
【００７４】
例えば、スイッチ回路ＳＷ２，ＳＷ４をオンすれば、インダクタンス値Ｌ２を得ることができる。また、スイッチ回路ＳＷ３，ＳＷ８をオンすることによって、インダクタンス値Ｌ３を得る。また、スイッチ回路ＳＷ３およびＳＷ４をオンすれば、インダクタンス値（Ｌ２＋Ｌ３）が得られる。
【００７５】
このように、複数のスイッチ回路のオン／オフの組合せによって、インダクタンスの可変範囲内において、より細かく設定させることができる。したがって、図８のインダクタンス可変部を図１の電圧制御発振回路のＬＣ共振回路に搭載すれば、発振周波数ｆｏｓｃの周波数可変範囲を広くすることができるとともに、より細密な制御が可能となる。
【００７６】
［実施の形態１の変更例４］
図９は、図２のインダクタンス可変部Ｌｖａｒ１の第４の変更例の構成を示す回路図である。
【００７７】
図９を参照して、インダクタンス可変部Ｌｖａｒ１は、インダクタンスの異なる複数のインダクタ素子Ｌ１〜Ｌ３と、各インダクタ素子の図示しないスパイラル状配線層の一端と入出力端子との間に結合されたスイッチ回路ＳＷ１〜ＳＷ３とを備える。
【００７８】
図２のインダクタンス可変部は、１つのスパイラル状配線層に複数のスイッチ回路を配設することによって、インダクタンスを可変としていたのに対して、図９のインダクタ素子は、１つのスパイラル状配線層に１つのスイッチ回路を備えた構成としている。したがって、図９のインダクタンス可変部においては、所望のインダクタンスを有するインダクタ素子に対応するスイッチ回路のみをオンすることにより、インダクタンスを変化させることができる。
【００７９】
本構成のインダクタンス可変部は、複数のスパイラル状配線層を並列に配置することから、回路規模が大きくなるものの、１つのインダクタ素子当たりのスイッチ回路数は低減されることから、回路構成が簡素になるという利点がある。
【００８０】
［実施の形態２］
図１０は、この発明の実施の形態２に従う発振回路の一例を示す図である。なお、実施の形態１と同様に、発振回路の一例として、電圧制御発振回路を用いて説明する。
【００８１】
図１０を参照して、電圧制御発振回路は、図１の電圧制御発振回路に対して、ＬＣ共振回路を構成する容量素子の容量を可変とした点でのみ異なっており、共通する部分については、説明を繰り返さない。
【００８２】
ＬＣ共振回路は、外部電源ノードＶｄｄと出力ノードＯＵＴ，ＯＵＴＢとの間にそれぞれ結合されたインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２と、インダクタ素子Ｌｖａｒ１，Ｌｖａｒ２の第１の入出力端子の間に接続された可変容量素子Ｃｖａｒとからなる。以下において、各受動素子のインダクタンスおよび容量値をそれぞれＬ，Ｃとする。
【００８３】
この構成において、電圧制御発振回路の発振周波数ｆｏｓｃは、各受動素子や配線等の寄生容量等を無視すると、式（６）で与えられる。
【００８４】
【数６】
【００８５】
また、発振振幅Ａｏｓｃは、式（７）によって与えられる。
【００８６】
【数７】
【００８７】
式（６）から明らかなように、発振周波数ｆｏｓｃは、インダクタンスＬと容量値Ｃとの２つの変数の組合せによって決定されることから、インダクタンスのみを変数とする実施の形態１の電圧制御発振回路に対して、発振周波数の可変範囲をより広くすることができる。
【００８８】
また、実施の形態１と同様に、インダクタンスＬを大きくすることによって発振周波数を下げることができることから、低い発振周波数においても、発振振幅Ａｏｓｃの劣化を小さくできる。ひいては、低発振周波数での位相雑音特性の劣化を抑制することができるため、発振周波数の可変範囲と位相雑音とのトレードオフを改善することができる。
【００８９】
［実施の形態３］
図１１は、この発明の実施の形態３に従う発振回路の構成を示す図である。なお、発振回路として、電圧制御発振回路を例として説明する。
【００９０】
図１１を参照して、電圧制御発振回路は、図５の実施の形態１の電圧制御発振回路に対して、差動型ＬＣ共振回路のインダクタンス可変部Ｌｖａｒ１とインダクタンス可変部Ｌｖａｒ２との間に、スイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄを付加した構成となっており、共通する部分については、説明を省略する。
【００９１】
インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、図２のインダクタンス可変部Ｌｖａｒ１と同様に、ターンごとに配設されたスイッチ回路ＳＷ１〜ＳＷ３，ＳＷ１ｄ〜ＳＷ３ｄをそれぞれ備える。
【００９２】
さらに、スイッチ回路ＳＷ１，ＳＷ１ｄ間には、スイッチ回路ＳＷ１ｄｄが配設される。スイッチ回路ＳＷ２，ＳＷ２ｄ間には、スイッチ回路ＳＷ２ｄｄが配設される。スイッチ回路ＳＷ３，ＳＷ３ｄ間には、スイッチ回路ＳＷ３ｄｄが配設される。なお、スイッチ回路ＳＷ１，ＳＷ１ｄ，ＳＷ１ｄｄで１組のスイッチ回路群１を構成し、スイッチ回路ＳＷ２，ＳＷ２ｄ，ＳＷ２ｄｄで１組のスイッチ回路群２を構成し、スイッチ回路ＳＷ３，ＳＷ３ｄ，ＳＷ３ｄｄで１組のスイッチ回路群３を構成することとする。
【００９３】
スイッチ回路群１〜３のいずれか１つが選択されることによって、構成するスイッチ回路ＳＷｎ，ＳＷｎｄ，ＳＷｎｄｄ（ｎは１以上３以下の自然数）は、いずれもオン状態に駆動される。この結果、インダクタンス可変部Ｌｖａｒ１とインダクタンス可変部Ｌｖａｒ２とは、電気的に結合された状態となり、インダクタ対を構成することとなる。
【００９４】
図１２は、図１１の電圧制御発振回路におけるスイッチ回路群１〜３の構成を概略的に示す図である。スイッチ回路群１〜３の構成は共通することから、スイッチ回路群１の構成について代表的に説明する。
【００９５】
図１２に示すように、スイッチ回路ＳＷ１，ＳＷ１ｄは、それぞれ、外部電源ノードＶｄｄとインダクタ素子Ｌ１との間に並列に接続される。さらに、スイッチ回路ＳＷ１，ＳＷ１ｄの間には、スイッチ回路ＳＷ１ｄｄが結合される。
【００９６】
以下に、スイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄを設けたことによる効果について説明する。
【００９７】
図１１の電圧制御発振回路において、１組のスイッチ回路群を選択してオンする。例えば、スイッチ回路群１を選択したとすると、スイッチ回路ＳＷ１，ＳＷ１ｄ，ＳＷ１ｄｄがオンされる。これによって、外部電源ノードＶｄｄと出力ノードＯＵＴ，ＯＵＴＢとの間のインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２のインダクタンスは、それぞれＬ１に設定される。
【００９８】
インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、さらに、スイッチ回路ＳＷ１ｄｄを介して電気的に結合された状態となっている。このときのスイッチ回路群１のみを抽出した等価回路は、図１３で表わすことができる。なお、抵抗素子Ｒは、各スイッチ回路のオン抵抗である。
【００９９】
ここで、図１３の３つの抵抗素子Ｒからなる等価回路図において、抵抗素子ＲのΔ接続をＹ接続に変換すると、スイッチ回路群１は、図１４の等価回路で与えられる。同図に示すように、等価回路を構成する３つの抵抗素子の抵抗値は、Ｒ／３となる。したがって、図１１のインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２に内包されるインダクタ素子のそれぞれに直列接続される抵抗成分は、Ｒ／３となる。
【０１００】
一方で、図５の電圧制御発振回路においては、各インダクタンス可変部において、インダクタ素子に直列接続される抵抗成分は、スイッチ回路ＳＷ１〜ＳＷ３，ＳＷ１ｄ〜ＳＷ３ｄのオン抵抗Ｒとなる。すなわち、スイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄの挿入によって、抵抗成分を１／３に低減することができる。
【０１０１】
ＬＣ共振回路のＱ値は、インダクタ素子に直列接続される抵抗成分が小さいと高くなる一方で、抵抗成分が大きいと低くなる特性を有する。したがって、本実施の形態の電圧制御発振回路における共振回路は、スイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄによる抵抗成分の低減により、図５のＬＣ共振回路に比べて、より高いＱ値を得ることができる。このことは、結果として、電圧制御発振回路の低位相雑音特性をもたらすこととなる。
【０１０２】
なお、本構成の差動型ＬＣ共振回路は、本実施の形態で示す電圧制御発振回路だけでなく、差動型ＬＣ共振回路を負荷とする差動増幅器およびミキサ等のＲＦ回路にも適用可能であり、高いＱ値による高利得特性および低雑音特性の実現を可能とする。また、容量素子を接続せず、単にＬ負荷差動回路として該ＲＦ回路等に用いれば、インダクタンス値を可変とする特徴を生かして、利得が可変な回路を実現することができる。
【０１０３】
図１５は、図１１の電圧制御発振回路に内包される差動型ＬＣ共振回路において、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２の具体的なレイアウト構成を示す図である。
【０１０４】
図１５を参照して、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、２つのスパイラル状配線層が組み合わされた差動型インダクタを構成する。２つのインダクタンス可変部に共通の入出力端子１は、図示しない外部電源ノードＶｄｄに接続される。一方、各インダクタンス可変部の他方の入出力端子２，３は、それぞれ、図示しない電圧制御発振回路の出力ノードＯＵＴ，ＯＵＴＢに接続される。
【０１０５】
２つのインダクタンス可変部を図１５のような差動型インダクタで構成することにより、スイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄを挿入する際に、回路規模の増大を伴なうことなく、コンパクトに作成することができる。
【０１０６】
以上のように、この発明の実施の形態３に従えば、２つのインダクタンス可変部を両者間に設けたスイッチ回路によって電気的に結合して、１つのインダクタ対を構成することにより、インダクタ素子に直列接続される抵抗成分を低減することができることから、差動型ＬＣ共振回路のＱ値の劣化を抑制することができ、電圧制御発振回路の低位相雑音特性を確保することができる。
【０１０７】
また、差動型ＬＣ共振回路において、インダクタ対を差動型インダクタで構成することにより、スイッチ回路の挿入に伴なう回路規模の増大を抑えることができ、電圧制御発振回路をレイアウト的にコンパクトに作成することができる。
【０１０８】
［実施の形態３の変更例］
図１６は、この発明の実施の形態３の変更例に従う発振回路としての電圧制御発振回路の構成を示す回路図である。
【０１０９】
図１６を参照して、電圧制御発振回路は、図１１の電圧制御発振回路に対して、差動型ＬＣ共振回路に内包されるインダクタ対を、それぞれが複数のインダクタ素子からなるインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２とスイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄとで構成したものである。したがって、図１１の電圧制御発振回路と共通する部分については、詳細な説明は省略する。
【０１１０】
インダクタ対は、外部電源ノードＶｄｄに対して並列に接続された２つのインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２と、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２の間に配設されたスイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄとで構成される。
【０１１１】
インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、それぞれ、図９に示すものと同一の構成である。インダクタンス可変部Ｌｖａｒ１は、外部電源ノードＶｄｄと電圧制御発振回路の出力ノードＯＵＴとの間にそれぞれ並列に接続された、インダクタンスの異なる複数のインダクタ素子Ｌ１〜Ｌ３と、各インダクタ素子Ｌ１〜Ｌ３と外部電源ノードＶｄｄとの間に結合されたスイッチ回路ＳＷ１〜ＳＷ３とを含む。インダクタンス可変部Ｌｖａｒ２も同様に、外部電源ノードＶｄｄと電圧制御発振回路の出力ノードＯＵＴＢとの間に並列に接続された、インダクタンスの異なる複数のインダクタ素子Ｌ１〜Ｌ３と、各インダクタ素子Ｌ１〜Ｌ３と外部電源ノードＶｄｄとの間に結合されたスイッチ回路ＳＷ１ｄ〜ＳＷ３ｄとを含む。
【０１１２】
この構成において、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、それぞれ、複数のスイッチ回路ＳＷ１〜ＳＷ３，ＳＷ１ｄ〜ＳＷ３ｄのいずれか１つをオンすることによって、所望のインダクタンスを得ることができる。
【０１１３】
さらに、スイッチ回路ＳＷｎ，ＳＷｎｄがオンされると同時に、インダクタンス可変部間に設けられたスイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄのうち、対応する１つのスイッチ回路ＳＷｎｄｄがオンされて、インダクタ対を構成する。これによって、実施の形態３と同様に、インダクタンス素子に接続される直列抵抗成分が、Ｒ／３に低減されることとなる。したがって、差動型ＬＣ共振回路において、高いＱ値が得られることから、電圧制御発振回路の低位相雑音特性が保証されることとなる。
【０１１４】
なお、実施の形態３と同様に、本構成の差動型ＬＣ共振回路は、差動増幅器およびミキサ等のＲＦ回路にも適用可能であり、高いＱ値に基づく高利得特性および低雑音特性を可能とする。また、容量素子を接続せずに、単にＬ負荷差動回路として該ＲＦ回路等に用いることで、インダクタンス値が可変となる特徴を生かして、利得が可変な回路を実現することが可能となる。
【０１１５】
以上、実施の形態１〜３に示したように、本発明に係る発振回路は、ＬＣ共振回路において、スパイラル状配線層に部分的に配設したスイッチ回路の制御によって、インダクタンス値を可変として発振周波数を制御することにより、周波数可変範囲と位相雑音特性とのトレードオフを改善するものである。
【０１１６】
さらに、実施の形態３では、差動型ＬＣ共振回路において、２つのインダクタンス可変部をスイッチ回路を介して電気的に結合したインダクタ対を構成することにより、インダクタ素子に直列接続される抵抗成分を低減し、高いＱ値を実現した。本構成の共振回路を電圧制御発振回路に配設することにより、低位相雑音特性が得られる。
【０１１７】
一方で、スイッチ回路の挿入損失が、今なお共振回路のＱ値ならびに電圧制御発振回路の位相雑音特性に与える影響が大きいことから、挿入損失をさらに低下させることが望まれる。
【０１１８】
そこで、スイッチ回路を、例えば、Ｄｅｐｌｅｔｉｏｎ−ｌａｙｅｒ−Ｅｘｔｅｎｄｅｄ Ｔｒａｎｓｉｓｔｏｒ（以下、ＤＥＴとも称する）のような低挿入損失のトランジスタで構成すれば、位相雑音特性をさらに改善することが可能となる。
【０１１９】
ＤＥＴとは、従来のＣＭＯＳトランジスタから、Ｐ型ウェルとＰ＋アイソレーション層とパンチスルーストッパ層とを削除した素子構造を有しており、低いソース／ドレイン電極の接合容量および高い接地抵抗の実現によって、低挿入損失を可能としたものである。ＤＥＴの詳細な素子構造については、例えば、文献”Ａ １．４ｄＢ Ｉｎｓｅｒｔｉｏｎ−Ｌｏｓｓ， ５ＧＨｚ Ｔｒａｎｓｍｉｔ／Ｒｅｃｅｉｖｅ Ｓｗｉｔｃｈ Ｕｔｉｌｉｚｉｎｇ Ｎｏｖｅｌ Ｄｅｐｌｅｔｉｏｎ−Ｌａｙｅｒ−Ｅｘｔｅｎｄｅｄ Ｔｒａｎｓｉｓｔｏｒｓ （ＤＥＴｓ） ｉｎ ０．１８μｍ ＣＭＯＳ Ｐｒｏｃｅｓｓ”， Ｔ． Ｏｈｎａｋａｄｏ， ｅｔ ａｌ．， ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ． Ｐａｐｅｒｓ， １６．４， Ｊｕｎ ２００２．を参照されたい。
【０１２０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２１】
【発明の効果】
この発明は以上に説明したように、発振回路の発振周波数を、ＬＣ共振回路のインダクタンスを可変することによって制御することから、低い発振周波数域における位相雑音特性の劣化を伴なうことなく、広い発振周波数範囲とともに低位相雑音特性を備える発振回路を実現することができる。
【０１２２】
また、差動型ＬＣ共振回路に内包される２つのインダクタンス可変部を、該インダクタンス可変部の間に配設されたスイッチ回路によって電気的に結合することによって、インダクタ対を構成することにより、共振回路のＱ値の劣化を抑制でき、電圧制御発振回路において、低位相雑音特性を得ることができる。なお、差動型ＬＣ共振回路は、容量素子を接続しない構成とすれば、高いＱ値および可変インダクタンスを有するＬ負荷差動回路として利用することも可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う発振回路の一例の構成を示す図である。
【図２】インダクタンス可変部の構成の一例を概略的に示す図である。
【図３】スイッチ回路の一例の構成を示す図である。
【図４】図２のインダクタンス可変部の等価回路図である。
【図５】図１の電圧制御発振回路におけるインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２に、図２〜４に示すインダクタンス可変部を応用したときの回路構成を示す図である。
【図６】図２，４のインダクタンス可変部の第１の変更例の構成を示す概略的に示す図である。
【図７】図２，４のインダクタンス可変部の第２の変更例の構成を示す回路図である。
【図８】図２，４のインダクタンス可変部の第３の変更例の構成を示す回路図である
【図９】図２のインダクタンス可変部の第４の変更例の構成を示す回路図である。
【図１０】この発明の実施の形態２に従う発振回路の一例の構成を示す回路図である。
【図１１】この発明の実施の形態３に従う発振回路の一例の構成を示す回路図である。
【図１２】図１１の電圧制御発振回路におけるスイッチ回路群１の構成を概略的に示す回路図である。
【図１３】図１２のスイッチ回路群１の等価回路図である。
【図１４】図１３のスイッチ回路群１をΔ接続からＹ接続に変換したときの等価回路図である。
【図１５】図１１のインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２の具体的なレイアウト構成を示す図である。
【図１６】この発明の実施の形態３の変更例に従う発振回路の一例の構成を示す回路図である。
【符号の説明】
１，２，３ 入出力端子、１０ ＮチャネルＭＯＳトランジスタ、Ｌｖａｒ１，Ｌｖａｒ２ インダクタンス可変部、Ｃ１ 容量素子、Ｃｖａｒ 可変容量素子、ＳＷ１〜ＳＷ９，ＳＷ１ｄ〜ＳＷ３ｄ，ＳＷ１ｄｄ〜ＳＷ３ｄｄ スイッチ回路、Ｓ１〜Ｓ９ 制御信号、Ｍ１，Ｍ２ ＮチャネルＭＯＳトランジスタ、Ｉｂｉａｓ 定電流源、Ｖｄｄ 外部電源ノード。
【発明の属する技術分野】
この発明は、発振回路およびＬ負荷差動回路に関し、より特定的には、ＬＣ共振回路を用いた発振回路と、該発振回路に搭載可能なＬ負荷差動回路に関する。
【０００２】
【従来の技術】
携帯電話に代表される無線機器において、受信信号を復調可能な低周波信号へ周波数変換すること、および送信信号を高周波の信号に周波数変換するために用いられる局部発振回路は、広い発振周波数範囲とともに、発振周波数近傍の雑音（位相雑音）が低いことが求められる。
【０００３】
局部発振回路の１つである電圧制御発振回路（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）は、回路の正帰還による発振現象を利用した回路であり、制御信号により発振周波数を制御できる。一般にＶＣＯには、共振回路を利用する方法と、回路の遅延時間を利用する方法とがある。
【０００４】
共振回路を利用したＶＣＯとしては、トランジスタによる正帰還回路の負性抵抗特性を利用した発振回路として、負性コンダクタンスＬＣ発振回路が知られている（例えば、非特許文献１参照）。本発振回路は、インダクタ素子と容量素子とによるＬＣ共振回路を用いるので、良好な位相雑音特性が得られ、携帯無線機器用ＶＣＯへの応用が期待されている。
【０００５】
ここで、従来のＶＣＯの構成および動作について、負性コンダクタンスＬＣ発振回路を例に説明する。
【０００６】
従来のＶＣＯは、２つのインダクタ素子と２つのダイオード素子とからなるＬＣ共振回路と、互いのトランジスタのゲートとドレインとを襷掛け接続した２つのトランジスタからなる正帰還回路とで構成される。
【０００７】
本構成において、正帰還回路の入力インピーダンスＲｉｎは、各トランジスタの相互コンダクタンスをｇｍとすると、Ｒｉｎ＝−２／ｇｍであることから、入力インピーダンスの絶対値｜Ｒｉｎ｜が共振回路の等価並列抵抗と等しい、もしくはそれ以下であれば、ＶＣＯは発振する。ここで、２つのインダクタ素子のインダクタンスをＬ１＝Ｌ２＝Ｌとし、可変接合容量をＣｖａｒとすると、このときの発振周波数ｆｏｓｃは、式（１）で与えられる。
【０００８】
【数１】
したがって、発振周波数ｆｏｓｃの制御は、ダイオード素子に接続された制御電圧によって、接合容量Ｃｖａｒを可変にすることで行なうことができる。
【００１０】
なお、ＶＣＯの発振振幅Ａｏｓｃは、式（２）で表わされ、発振周波数ｆｏｓｃに比例した値となる。
【００１１】
【数２】
ところで、上記の差動構成のＶＣＯに内包されるＬＣ共振回路は、１〜２ＧＨｚの用途では、集積化したときの面積の点から、集中定数のＬＣ形が主流とされる。容量素子としては、主として、可変容量（バラクタダイオード）が用いられる。一方、インダクタ素子は、スパイラル形状の配線と引出し線配線とからなるスパイラルインダクタが用いられており、トランジスタ素子とともに同一基板上に形成されるのが一般的である。
【００１３】
したがって、インダクタ素子のインダクタンスは、スパイラルの形状によって一義的に決まり、マスクデザインを変更しない限り、調整することができない。
【００１４】
一方で、同一基板上に形成されたトランジスタ素子は、製造工程のばらつきにより、必ずしも設計どおりの特性を示さないことから、インダクタ素子との間でインピーダンス不整合が起こり、歩留りを下げる要因となっていた。
【００１５】
そこで、最近では、インダクタ素子を回路に組み込んだ状態でもインダクタンスを変化できるインダクタンス可変素子が、数々提案されている（例えば、特許文献１，２参照）。
【００１６】
例えば、特許文献１に記載のインダクタンス可変素子は、半導体基板上に絶縁膜を介して形成されたスパイラル電極と、このスパイラル電極の各周回部分を短絡するためのスイッチ回路とを含んで構成される。
【００１７】
この構成において、スイッチ回路が所定の印加電圧に応じてオン状態に駆動されると、対応するスパイラル電極の周回部分が部分的に短絡される。この結果、インダクタンス可変素子は、ターン数が変化することから、全体としてのインダクタンスを変化することができる。
【００１８】
【特許文献１】
特開平７−１４２２５８号公報（第４頁、第１図）
【００１９】
【特許文献２】
特開平８−１６２３３１号公報（第４頁、第１図）
【００２０】
【非特許文献１】
Ａ．Ｙａｍａｇｉｓｈｉ ｅｔ ａｌ．， ”Ａ Ｌｏｗ−Ｖｏｌｔａｇｅ ６−ＧＨｚ−Ｂａｎｄ ＣＭＯＳ Ｍｏｎｏｌｉｔｈｉｃ ＬＣ−Ｔａｎｋ ＶＣＯ Ｕｓｉｎｇ ａ Ｔｕｎｉｎｇ−Ｒａｎｇｅ Ｓｗｉｔｃｈｉｎｇ Ｔｅｃｈｎｉｑｕｅ”， ＩＥＩＣＥ Ｔｒａｎｓ． Ｆｕｎｄａｍｅｎｔａｌｓ， ｖｏｌ． Ｅ８４−Ａ， ｎｏ．２， Ｆｅｂ． ２００１．
【００２１】
【発明が解決しようとする課題】
従来のＶＣＯにおける発振周波数ｆｏｓｃの制御は、先述のように、可変容量Ｃｖａｒによって行われる。しかしながら、可変容量Ｃｖａｒの増加に伴なって、ＬＣ共振回路の等価並列抵抗が低下することから、高い容量値においては、ＶＣＯが発振状態から外れる可能性が生じてしまい、広い発振周波数範囲の実現が困難となっていた。
【００２２】
さらに、ＶＣＯの発振振幅Ａｏｓｃは、発振周波数ｆｏｓｃに比例することから、低周波数域では発振振幅Ａｏｓｃが低下し、発振信号の対雑音との比が小さくなることから、位相雑音特性が劣化するという問題が起きていた。
【００２３】
また、上記のインダクタンス可変素子においては、インダクタ素子に直列接続されるスイッチ回路のオン抵抗に起因して、Ｑ値が低下してしまうという不具合が発生していた。したがって、該インダクタンス素子で構成した発振回路においては、位相雑音特性の劣化を招くこととなる。
【００２４】
それゆえ、この発明の目的は、広い発振周波数範囲と低位相雑音特性とを備えた発振回路を提供することである。
【００２５】
この発明の他の目的は、該発振回路に搭載されて、上記の性能を実現するＬ負荷差動回路を提供することである。
【００２６】
【課題を解決するための手段】
この発明のある局面に従えば、ＬＣ共振回路の正帰還によって発振する発振回路であって、ＬＣ共振回路は、スイッチ回路によってインダクタンスを可変とするインダクタンス可変部と、容量素子とを含む。
【００２７】
この発明の他の局面に従えば、正帰還結合された一対のトランジスタと、差動型のＬＣ共振回路とからなる発振回路であって、ＬＣ共振回路は、第１および第２の入出力端子を含み、第２の入出力端子が固定ノードに共通に接続され、インダクタンスを可変とする、第１および第２のインダクタンス可変部と、第１および第２のインダクタンス可変部の第１の入出力端子の間に結合される、第１のスイッチ回路とを含む。各第１および第２のインダクタンス可変部は、第１の入出力端子を始点として、半導体基板上に層間絶縁膜を介して形成されたスパイラル状の配線層と、配線層の任意の位置に第１の端子が接続され、第２の端子が共通に第２の入出力端子に接続される、複数の第２のスイッチ回路とを有する。発振回路は、複数の第２のスイッチ回路のうちのいずれか１つがオンされると、配線層上のオンされた第２のスイッチ回路の接続位置と第２の入出力端子とを電気的に結合する。第１のスイッチ回路は、第２のスイッチ回路がオンされたことに応じてオンされると、第１および第２のインダクタンス可変部を電気的に結合する。
【００２８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２９】
［実施の形態１］
図１は、この発明の実施の形態１に従う発振回路の構成を示す図である。なお、以下の実施の形態では、発振回路の一例として、電圧制御発振回路を用いて説明する。
【００３０】
図１を参照して、電圧制御発振回路は、インダクタンスを可変とするインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２と容量素子Ｃ１とからなる差動型のＬＣ共振回路と、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２からなる正帰還回路とから構成される。
【００３１】
インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、それぞれ、第１および第２の入出力端子を有しており、第２の入出力端子が、外部電源ノードＶｄｄに共通に接続される。一方、第１の入出力端子は、出力ノードＯＵＴ，ＯＵＴＢにそれぞれ接続される。インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２の第１の入出力端子間には、さらに、容量素子Ｃ１が接続される。電圧制御発振回路における発振周波数ｆｏｓｃは、インダクタンス可変部のインダクタンス値と容量値とから求めることができる。
【００３２】
正帰還回路は、インダクタンス可変部Ｌｖａｒ１と定電流源Ｉｂｉａｓとの間に電気的に結合されたＮチャネルＭＯＳトランジスタＭ１と、インダクタンス可変部Ｌｖａｒ２と定電流源Ｉｂｉａｓとの間に電気的に結合されたＮチャネルＭＯＳトランジスタＭ２とを備える。
【００３３】
ＮチャネルＭＯＳトランジスタＭ１，Ｍ２は、互いにゲートが他方のドレインに襷掛け接続されており、クロスカップリング構成をなす。
【００３４】
次に、図１の電圧制御発振回路の動作について説明する。
図１を参照して、電圧制御発振回路の正帰還回路は、二端子回路としてみることができることから、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２のドレインから見た入力インピーダンスＲｉｎは、Ｒｉｎ＝−２／ｇｍと表わされる。ここで、ｇｍとは、各ＮチャネルＭＯＳトランジスタの相互コンダクタンスである。したがって、入力インピーダンスＲｉｎの絶対値｜Ｒｉｎ｜が、ＬＣ共振回路の等価並列抵抗の値と等しい、もしくはそれ以下であれば、本回路は発振する。なお、この回路は、「負性コンダクタンスＬＣ発振回路」とも呼ばれる。
【００３５】
ここで、本回路が上記の発振条件を満たすときにおいて、発振周波数ｆｏｓｃは、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２のインダクタンス値をＬとし、容量素子Ｃ１の容量値をＣ１とすると、式（３）で与えられる。なお、各受動素子および配線等の持つ寄生容量については、無視するものとする。
【００３６】
【数３】
また、発振振幅Ａｏｓｃは、式（４）で与えられる。
【００３８】
【数４】
式（３）から明らかなように、発振周波数ｆｏｓｃは、インダクタンス値Ｌに応じて、変化する。例えば、インダクタンス値Ｌを大きくすれば、発振周波数ｆｏｓｃは低下する。このとき、発振振幅Ａｏｓｃは、式（４）を参照して、インダクタンス値Ｌの増加によって発振周波数ｆｏｓｃを下げているため、低い周波数域においても劣化が抑えられる。したがって、従来のＶＣＯにおいて低い発振周波数域に見られた、発振振幅の低下に基づく位相雑音特性の劣化を回避することができる。
【００４０】
ここで、図１の電圧制御発振回路において、ＬＣ共振回路を構成するインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２の具体的な構成例について説明する。
【００４１】
図２は、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２の構成の一例を概略的に示す図である。インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、同一の構成であることから、同図では、代表的にインダクタンス可変部Ｌｖａｒ１について説明する。
【００４２】
図２を参照して、インダクタンス可変部Ｌｖａｒ１は、図示しない半導体基板上に層間絶縁膜を介して形成されたスパイラル状の配線層と、スイッチ回路ＳＷ１〜ＳＷ３とを含む。
【００４３】
スパイラル状の配線層は、例えば、アルミニウムや銅等の金属材料で形成されており、その形状は、図２のような四角形に限らず、その他の多角形や円形などをも含む。
【００４４】
スイッチ回路ＳＷ１〜ＳＷ３は、それぞれ、第１の端子がスパイラル状配線層のターンごとに接続され、第２の端子がインダクタ素子の入出力端子に接続される。スイッチ回路ＳＷ１〜ＳＷ３にはそれぞれ、オン／オフ動作を制御するための制御信号Ｓ１〜Ｓ３が入力される。
【００４５】
図３は、スイッチ回路ＳＷ１〜ＳＷ３の構成の一例を示す図である。
図３を参照して、スイッチ回路ＳＷｎ（ｎは１以上３以下の自然数）は、例えば、ＮチャネルＭＯＳトランジスタ１０で構成することができる。ＮチャネルＭＯＳトランジスタ１０は、ゲートに制御信号Ｓｎとしての制御電圧Ｖｓｗが印加されると、その電圧レベルに応じて、オン／オフされる。制御電圧ＶｓｗがＨ（高電位）レベルであれば、ＮチャネルＭＯＳトランジスタ１０は、オンされ、スパイラル状配線層の対応部分とインダクタ素子の入出力端子とが電気的に結合される。一方、制御電圧ＶｓｗがＬ（低電位）レベルであれば、ＮチャネルＭＯＳトランジスタ１０は、オフされる。これによって、スパイラル状配線層の対応部分とインダクタ素子の入出力端子とは電気的に分離される。
【００４６】
したがって、複数のスイッチ回路のうち、１つのスイッチ回路を選択してＨレベルの制御電圧Ｖｓｗを入力し、残りのスイッチ回路にはＬレベルの制御電圧Ｖｓｗを入力することによって、所望のインダクタンス値を得ることができる。
【００４７】
なお、図２の構成のインダクタンス可変部においては、スイッチ回路ＳＷ１〜ＳＷ３は、スパイラル状配線層のターンごとに設けられていることから、離散的なインダクタンス値を得ることができる。
【００４８】
また、図３においては、スイッチ回路として、ＮチャネルＭＯＳトランジスタを使用したが、ＮチャネルＭＯＳトランジスタの代わりにバイポーラトランジスタまたはＧａＡｓＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
【００４９】
図４は、図２のインダクタンス可変部Ｌｖａｒ１の等価回路図である。
図４を参照して、インダクタンス可変部は、ターンごとに配設されたスイッチ回路ＳＷ１〜ＳＷ３によって、３つのインダクタ素子Ｌ１，Ｌ２，Ｌ３に分割されている。ここで、各インダクタ素子のインダクタンス値をそれぞれ、Ｌ１，Ｌ２，Ｌ３とする。
【００５０】
例えば、スイッチ回路ＳＷ１をオンしたときにおいて、インダクタ素子全体のインダクタンス値はＬ１となる。また、スイッチ回路ＳＷ２をオンしたときのインダクタンス値は、（Ｌ１＋Ｌ２）となる。このように、スイッチ回路ＳＷ１〜ＳＷ３のいずれか１つを選択的にオンすることによって、得られるインダクタンス値は、Ｌ１以上（Ｌ１＋Ｌ２＋Ｌ３）以下を可変範囲とする離散的な値に設定されることとなる。
【００５１】
図５は、図１の電圧制御発振回路におけるインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２に、図２〜４に示すインダクタンス可変部を応用したときの回路構成を示す図である。
【００５２】
図５の電圧制御発振回路において、図１のＬＣ共振回路におけるインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、図４に示す等価回路で表記されており、ターンごとにスイッチ回路ＳＷ１〜ＳＷ３，ＳＷ１ｄ〜ＳＷ３ｄが配設される。ＬＣ共振回路の容量素子Ｃ１および正帰還回路の回路構成については、図１のＶＣＯと同様である。したがって、詳細な説明は省略する。
【００５３】
スイッチ回路ＳＷ１およびＳＷ１ｄは、１組のスイッチ回路群を構成する。同様に、スイッチ回路ＳＷ２およびＳＷ２ｄと、スイッチ回路ＳＷ３およびＳＷ３ｄとは、それぞれ１組のスイッチ回路群を構成する。
【００５４】
本構成において、３組のスイッチ回路群のうち、いずれか１組のスイッチ回路群が選択されて、スイッチ回路ＳＷｎおよびＳＷｎｄがオンされる。このとき、残りのスイッチ回路群の各スイッチ回路は、オフされたままである。例えば、スイッチ回路ＳＷ１，ＳＷ１ｄがオンされると、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２のインダクタンス値は、それぞれＬ１となる。すなわち、スイッチ回路群の１組を選択的にオンすることによって、インダクタンス可変部のインダクタンスは、上述のように、Ｌ１以上（Ｌ１＋Ｌ２＋Ｌ３）以下を可変範囲として離散的に変化させることができる。この結果、電圧制御発振回路の発振周波数ｆｏｓｃの可変範囲は、式（５）で表わすことができる。
【００５５】
【数５】
なお、この発振周波数可変範囲のうち、低周波数域においても、インダクタンスＬの増加によって発振振幅Ａｏｓｃは劣化しないことから、位相雑音の劣化を招くことがない。
【００５７】
したがって、この発明の実施の形態１によれば、広い発振周波数範囲と低位相雑音特性とを有する電圧制御発振回路を実現することができる。
【００５８】
［実施の形態１の変更例］
このように、本実施の形態の発振回路は、ＬＣ共振回路にインダクタンス可変部を用いることにより、発振周波数可変範囲と位相雑音特性とのトレードオフ関係を改善するものである。インダクタンス可変部については、インダクタ素子のスパイラル状配線層に設けた複数のスイッチ回路の切換えによって、様々なインダクタンス値を容易に得ることができる。以下に、インダクタンス可変部の構成について、他の変更例を説明する。
【００５９】
図６は、図２，４に示すインダクタンス可変部Ｌｖａｒ１の第１の変更例の構成を概略的に示す図である。なお、インダクタンス可変部Ｌｖａｒ２については、インダクタンス可変部Ｌｖａｒ１と同じ構成であるため、説明は省略する。
【００６０】
図６を参照して、インダクタンス可変部Ｌｖａｒ１は、スパイラル状配線層の１／４ターンごとにスイッチ回路ＳＷ１〜ＳＷ４が配設されており、図２，４のインダクタ素子にさらにスイッチ回路を増設した構成となっている。
【００６１】
本構成においても、スイッチ回路ＳＷ１〜ＳＷ４のいずれか１つを選択的にオンすることにより、所望のインダクタンスを得ることができる。さらに、スイッチ回路の配置数を増やしたことにより、インダクタンス値の可変範囲を広げるとともに、より細かい制御が可能となる。
【００６２】
したがって、図６のインダクタンス可変部を図１の電圧制御発振回路のＬＣ共振回路に搭載すれば、発振周波数ｆｏｓｃの周波数可変範囲を広くすることができるとともに、より細密な制御が可能となる。なお、スイッチ回路の配置数と、スパイラル状配線層への接続位置とは、本実施の形態に限定されず、任意に調整可能であることから、所望の発振周波数を得ることができる。
【００６３】
さらに、周波数可変範囲の低周波数域においても、大きいインダクタンスによって発振振幅Ａｏｓｃの低減が抑えられることから、位相雑音特性の劣化は回避される。
【００６４】
［実施の形態１の変更例２］
図７は、図２，４のインダクタンス可変部Ｌｖａｒ１の第２の変更例の構成を示す等価回路図である。
【００６５】
図７を参照して、インダクタンス可変部Ｌｖａｒ１は、図４のインダクタンス可変部の等価回路において、ターンごとに配設されたスイッチ回路ＳＷ１〜ＳＷ３に加えて、新たにスイッチ回路ＳＷ４，ＳＷ５が付加された構成となっている。
【００６６】
スイッチ回路ＳＷ４は、入出力端子１と入出力端子２との間に、インダクタ素子Ｌ１〜Ｌ３に並列に接続される。スイッチ回路ＳＷ５は、入出力端子１とスイッチ回路ＳＷ２の１の端子との間に、インダクタ素子Ｌ１，Ｌ２と並列に接続される。
【００６７】
この構成において、スイッチ回路ＳＷ１〜ＳＷ５を選択的にオンすることにより、インダクタンスをより細かいステップで変化させることができる。例えば、スイッチ回路ＳＷ１のみをオンしたときには、インダクタンス値Ｌ１が得られる。スイッチ回路ＳＷ２のみをオンすると、インダクタンス値は、（Ｌ１＋Ｌ２）となる。同様に、スイッチ回路ＳＷ３をオンすれば、インダクタンス値は、（Ｌ１＋Ｌ２＋Ｌ３）となる。
【００６８】
さらに、スイッチ回路ＳＷ４，ＳＷ３をオンすれば、インダクタンス値は、ほぼ０になる。また、スイッチ回路ＳＷ５，ＳＷ３をオンすれば、インダクタンス値は、Ｌ３となる。
【００６９】
このように、複数のスイッチ回路のオン／オフの組合せによって、インダクタンスを細かく変化させることができる。したがって、図７のインダクタンス可変部を図１の電圧制御発振回路のＬＣ共振回路に適用すれば、発振周波数ｆｏｓｃの周波数可変範囲を広くすることができるとともに、より細密な制御が可能となる。
【００７０】
［実施の形態１の変更例３］
図８は、図２，４のインダクタンス可変部Ｌｖａｒ１の第３の変更例の構成を示す回路図である。
【００７１】
図８を参照して、インダクタンス可変部Ｌｖａｒ１は、図２に示すインダクタ素子の等価回路において、ターンごとに配設されたスイッチ回路ＳＷ１〜ＳＷ３に加えて、新たにスイッチ回路ＳＷ４〜ＳＷ９が付加された構成となっている。
【００７２】
スイッチ回路ＳＷ４〜ＳＷ６は、それぞれ、インダクタ素子Ｌ１〜Ｌ３に並列に接続される。スイッチ回路ＳＷ７は、インダクタ素子Ｌ２の一端とインダクタ素子Ｌ３の一端との間に並列に接続される。スイッチ回路ＳＷ８は、インダクタ素子Ｌ１の一端とインダクタ素子Ｌ２の一端との間に並列に接続される。スイッチ回路ＳＷ９は、インダクタ素子Ｌ１の一端とインダクタ素子Ｌ３の一端との間に並列に接続される。
【００７３】
この構成において、スイッチ回路ＳＷ１〜ＳＷ９を選択的にオンすることによって、図２および図７に示すインダクタンス可変部に対して、さらに細かに制御されたインダクタンスを得ることができる。
【００７４】
例えば、スイッチ回路ＳＷ２，ＳＷ４をオンすれば、インダクタンス値Ｌ２を得ることができる。また、スイッチ回路ＳＷ３，ＳＷ８をオンすることによって、インダクタンス値Ｌ３を得る。また、スイッチ回路ＳＷ３およびＳＷ４をオンすれば、インダクタンス値（Ｌ２＋Ｌ３）が得られる。
【００７５】
このように、複数のスイッチ回路のオン／オフの組合せによって、インダクタンスの可変範囲内において、より細かく設定させることができる。したがって、図８のインダクタンス可変部を図１の電圧制御発振回路のＬＣ共振回路に搭載すれば、発振周波数ｆｏｓｃの周波数可変範囲を広くすることができるとともに、より細密な制御が可能となる。
【００７６】
［実施の形態１の変更例４］
図９は、図２のインダクタンス可変部Ｌｖａｒ１の第４の変更例の構成を示す回路図である。
【００７７】
図９を参照して、インダクタンス可変部Ｌｖａｒ１は、インダクタンスの異なる複数のインダクタ素子Ｌ１〜Ｌ３と、各インダクタ素子の図示しないスパイラル状配線層の一端と入出力端子との間に結合されたスイッチ回路ＳＷ１〜ＳＷ３とを備える。
【００７８】
図２のインダクタンス可変部は、１つのスパイラル状配線層に複数のスイッチ回路を配設することによって、インダクタンスを可変としていたのに対して、図９のインダクタ素子は、１つのスパイラル状配線層に１つのスイッチ回路を備えた構成としている。したがって、図９のインダクタンス可変部においては、所望のインダクタンスを有するインダクタ素子に対応するスイッチ回路のみをオンすることにより、インダクタンスを変化させることができる。
【００７９】
本構成のインダクタンス可変部は、複数のスパイラル状配線層を並列に配置することから、回路規模が大きくなるものの、１つのインダクタ素子当たりのスイッチ回路数は低減されることから、回路構成が簡素になるという利点がある。
【００８０】
［実施の形態２］
図１０は、この発明の実施の形態２に従う発振回路の一例を示す図である。なお、実施の形態１と同様に、発振回路の一例として、電圧制御発振回路を用いて説明する。
【００８１】
図１０を参照して、電圧制御発振回路は、図１の電圧制御発振回路に対して、ＬＣ共振回路を構成する容量素子の容量を可変とした点でのみ異なっており、共通する部分については、説明を繰り返さない。
【００８２】
ＬＣ共振回路は、外部電源ノードＶｄｄと出力ノードＯＵＴ，ＯＵＴＢとの間にそれぞれ結合されたインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２と、インダクタ素子Ｌｖａｒ１，Ｌｖａｒ２の第１の入出力端子の間に接続された可変容量素子Ｃｖａｒとからなる。以下において、各受動素子のインダクタンスおよび容量値をそれぞれＬ，Ｃとする。
【００８３】
この構成において、電圧制御発振回路の発振周波数ｆｏｓｃは、各受動素子や配線等の寄生容量等を無視すると、式（６）で与えられる。
【００８４】
【数６】
また、発振振幅Ａｏｓｃは、式（７）によって与えられる。
【００８６】
【数７】
式（６）から明らかなように、発振周波数ｆｏｓｃは、インダクタンスＬと容量値Ｃとの２つの変数の組合せによって決定されることから、インダクタンスのみを変数とする実施の形態１の電圧制御発振回路に対して、発振周波数の可変範囲をより広くすることができる。
【００８８】
また、実施の形態１と同様に、インダクタンスＬを大きくすることによって発振周波数を下げることができることから、低い発振周波数においても、発振振幅Ａｏｓｃの劣化を小さくできる。ひいては、低発振周波数での位相雑音特性の劣化を抑制することができるため、発振周波数の可変範囲と位相雑音とのトレードオフを改善することができる。
【００８９】
［実施の形態３］
図１１は、この発明の実施の形態３に従う発振回路の構成を示す図である。なお、発振回路として、電圧制御発振回路を例として説明する。
【００９０】
図１１を参照して、電圧制御発振回路は、図５の実施の形態１の電圧制御発振回路に対して、差動型ＬＣ共振回路のインダクタンス可変部Ｌｖａｒ１とインダクタンス可変部Ｌｖａｒ２との間に、スイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄを付加した構成となっており、共通する部分については、説明を省略する。
【００９１】
インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、図２のインダクタンス可変部Ｌｖａｒ１と同様に、ターンごとに配設されたスイッチ回路ＳＷ１〜ＳＷ３，ＳＷ１ｄ〜ＳＷ３ｄをそれぞれ備える。
【００９２】
さらに、スイッチ回路ＳＷ１，ＳＷ１ｄ間には、スイッチ回路ＳＷ１ｄｄが配設される。スイッチ回路ＳＷ２，ＳＷ２ｄ間には、スイッチ回路ＳＷ２ｄｄが配設される。スイッチ回路ＳＷ３，ＳＷ３ｄ間には、スイッチ回路ＳＷ３ｄｄが配設される。なお、スイッチ回路ＳＷ１，ＳＷ１ｄ，ＳＷ１ｄｄで１組のスイッチ回路群１を構成し、スイッチ回路ＳＷ２，ＳＷ２ｄ，ＳＷ２ｄｄで１組のスイッチ回路群２を構成し、スイッチ回路ＳＷ３，ＳＷ３ｄ，ＳＷ３ｄｄで１組のスイッチ回路群３を構成することとする。
【００９３】
スイッチ回路群１〜３のいずれか１つが選択されることによって、構成するスイッチ回路ＳＷｎ，ＳＷｎｄ，ＳＷｎｄｄ（ｎは１以上３以下の自然数）は、いずれもオン状態に駆動される。この結果、インダクタンス可変部Ｌｖａｒ１とインダクタンス可変部Ｌｖａｒ２とは、電気的に結合された状態となり、インダクタ対を構成することとなる。
【００９４】
図１２は、図１１の電圧制御発振回路におけるスイッチ回路群１〜３の構成を概略的に示す図である。スイッチ回路群１〜３の構成は共通することから、スイッチ回路群１の構成について代表的に説明する。
【００９５】
図１２に示すように、スイッチ回路ＳＷ１，ＳＷ１ｄは、それぞれ、外部電源ノードＶｄｄとインダクタ素子Ｌ１との間に並列に接続される。さらに、スイッチ回路ＳＷ１，ＳＷ１ｄの間には、スイッチ回路ＳＷ１ｄｄが結合される。
【００９６】
以下に、スイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄを設けたことによる効果について説明する。
【００９７】
図１１の電圧制御発振回路において、１組のスイッチ回路群を選択してオンする。例えば、スイッチ回路群１を選択したとすると、スイッチ回路ＳＷ１，ＳＷ１ｄ，ＳＷ１ｄｄがオンされる。これによって、外部電源ノードＶｄｄと出力ノードＯＵＴ，ＯＵＴＢとの間のインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２のインダクタンスは、それぞれＬ１に設定される。
【００９８】
インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、さらに、スイッチ回路ＳＷ１ｄｄを介して電気的に結合された状態となっている。このときのスイッチ回路群１のみを抽出した等価回路は、図１３で表わすことができる。なお、抵抗素子Ｒは、各スイッチ回路のオン抵抗である。
【００９９】
ここで、図１３の３つの抵抗素子Ｒからなる等価回路図において、抵抗素子ＲのΔ接続をＹ接続に変換すると、スイッチ回路群１は、図１４の等価回路で与えられる。同図に示すように、等価回路を構成する３つの抵抗素子の抵抗値は、Ｒ／３となる。したがって、図１１のインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２に内包されるインダクタ素子のそれぞれに直列接続される抵抗成分は、Ｒ／３となる。
【０１００】
一方で、図５の電圧制御発振回路においては、各インダクタンス可変部において、インダクタ素子に直列接続される抵抗成分は、スイッチ回路ＳＷ１〜ＳＷ３，ＳＷ１ｄ〜ＳＷ３ｄのオン抵抗Ｒとなる。すなわち、スイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄの挿入によって、抵抗成分を１／３に低減することができる。
【０１０１】
ＬＣ共振回路のＱ値は、インダクタ素子に直列接続される抵抗成分が小さいと高くなる一方で、抵抗成分が大きいと低くなる特性を有する。したがって、本実施の形態の電圧制御発振回路における共振回路は、スイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄによる抵抗成分の低減により、図５のＬＣ共振回路に比べて、より高いＱ値を得ることができる。このことは、結果として、電圧制御発振回路の低位相雑音特性をもたらすこととなる。
【０１０２】
なお、本構成の差動型ＬＣ共振回路は、本実施の形態で示す電圧制御発振回路だけでなく、差動型ＬＣ共振回路を負荷とする差動増幅器およびミキサ等のＲＦ回路にも適用可能であり、高いＱ値による高利得特性および低雑音特性の実現を可能とする。また、容量素子を接続せず、単にＬ負荷差動回路として該ＲＦ回路等に用いれば、インダクタンス値を可変とする特徴を生かして、利得が可変な回路を実現することができる。
【０１０３】
図１５は、図１１の電圧制御発振回路に内包される差動型ＬＣ共振回路において、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２の具体的なレイアウト構成を示す図である。
【０１０４】
図１５を参照して、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、２つのスパイラル状配線層が組み合わされた差動型インダクタを構成する。２つのインダクタンス可変部に共通の入出力端子１は、図示しない外部電源ノードＶｄｄに接続される。一方、各インダクタンス可変部の他方の入出力端子２，３は、それぞれ、図示しない電圧制御発振回路の出力ノードＯＵＴ，ＯＵＴＢに接続される。
【０１０５】
２つのインダクタンス可変部を図１５のような差動型インダクタで構成することにより、スイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄを挿入する際に、回路規模の増大を伴なうことなく、コンパクトに作成することができる。
【０１０６】
以上のように、この発明の実施の形態３に従えば、２つのインダクタンス可変部を両者間に設けたスイッチ回路によって電気的に結合して、１つのインダクタ対を構成することにより、インダクタ素子に直列接続される抵抗成分を低減することができることから、差動型ＬＣ共振回路のＱ値の劣化を抑制することができ、電圧制御発振回路の低位相雑音特性を確保することができる。
【０１０７】
また、差動型ＬＣ共振回路において、インダクタ対を差動型インダクタで構成することにより、スイッチ回路の挿入に伴なう回路規模の増大を抑えることができ、電圧制御発振回路をレイアウト的にコンパクトに作成することができる。
【０１０８】
［実施の形態３の変更例］
図１６は、この発明の実施の形態３の変更例に従う発振回路としての電圧制御発振回路の構成を示す回路図である。
【０１０９】
図１６を参照して、電圧制御発振回路は、図１１の電圧制御発振回路に対して、差動型ＬＣ共振回路に内包されるインダクタ対を、それぞれが複数のインダクタ素子からなるインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２とスイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄとで構成したものである。したがって、図１１の電圧制御発振回路と共通する部分については、詳細な説明は省略する。
【０１１０】
インダクタ対は、外部電源ノードＶｄｄに対して並列に接続された２つのインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２と、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２の間に配設されたスイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄとで構成される。
【０１１１】
インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、それぞれ、図９に示すものと同一の構成である。インダクタンス可変部Ｌｖａｒ１は、外部電源ノードＶｄｄと電圧制御発振回路の出力ノードＯＵＴとの間にそれぞれ並列に接続された、インダクタンスの異なる複数のインダクタ素子Ｌ１〜Ｌ３と、各インダクタ素子Ｌ１〜Ｌ３と外部電源ノードＶｄｄとの間に結合されたスイッチ回路ＳＷ１〜ＳＷ３とを含む。インダクタンス可変部Ｌｖａｒ２も同様に、外部電源ノードＶｄｄと電圧制御発振回路の出力ノードＯＵＴＢとの間に並列に接続された、インダクタンスの異なる複数のインダクタ素子Ｌ１〜Ｌ３と、各インダクタ素子Ｌ１〜Ｌ３と外部電源ノードＶｄｄとの間に結合されたスイッチ回路ＳＷ１ｄ〜ＳＷ３ｄとを含む。
【０１１２】
この構成において、インダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２は、それぞれ、複数のスイッチ回路ＳＷ１〜ＳＷ３，ＳＷ１ｄ〜ＳＷ３ｄのいずれか１つをオンすることによって、所望のインダクタンスを得ることができる。
【０１１３】
さらに、スイッチ回路ＳＷｎ，ＳＷｎｄがオンされると同時に、インダクタンス可変部間に設けられたスイッチ回路ＳＷ１ｄｄ〜ＳＷ３ｄｄのうち、対応する１つのスイッチ回路ＳＷｎｄｄがオンされて、インダクタ対を構成する。これによって、実施の形態３と同様に、インダクタンス素子に接続される直列抵抗成分が、Ｒ／３に低減されることとなる。したがって、差動型ＬＣ共振回路において、高いＱ値が得られることから、電圧制御発振回路の低位相雑音特性が保証されることとなる。
【０１１４】
なお、実施の形態３と同様に、本構成の差動型ＬＣ共振回路は、差動増幅器およびミキサ等のＲＦ回路にも適用可能であり、高いＱ値に基づく高利得特性および低雑音特性を可能とする。また、容量素子を接続せずに、単にＬ負荷差動回路として該ＲＦ回路等に用いることで、インダクタンス値が可変となる特徴を生かして、利得が可変な回路を実現することが可能となる。
【０１１５】
以上、実施の形態１〜３に示したように、本発明に係る発振回路は、ＬＣ共振回路において、スパイラル状配線層に部分的に配設したスイッチ回路の制御によって、インダクタンス値を可変として発振周波数を制御することにより、周波数可変範囲と位相雑音特性とのトレードオフを改善するものである。
【０１１６】
さらに、実施の形態３では、差動型ＬＣ共振回路において、２つのインダクタンス可変部をスイッチ回路を介して電気的に結合したインダクタ対を構成することにより、インダクタ素子に直列接続される抵抗成分を低減し、高いＱ値を実現した。本構成の共振回路を電圧制御発振回路に配設することにより、低位相雑音特性が得られる。
【０１１７】
一方で、スイッチ回路の挿入損失が、今なお共振回路のＱ値ならびに電圧制御発振回路の位相雑音特性に与える影響が大きいことから、挿入損失をさらに低下させることが望まれる。
【０１１８】
そこで、スイッチ回路を、例えば、Ｄｅｐｌｅｔｉｏｎ−ｌａｙｅｒ−Ｅｘｔｅｎｄｅｄ Ｔｒａｎｓｉｓｔｏｒ（以下、ＤＥＴとも称する）のような低挿入損失のトランジスタで構成すれば、位相雑音特性をさらに改善することが可能となる。
【０１１９】
ＤＥＴとは、従来のＣＭＯＳトランジスタから、Ｐ型ウェルとＰ＋アイソレーション層とパンチスルーストッパ層とを削除した素子構造を有しており、低いソース／ドレイン電極の接合容量および高い接地抵抗の実現によって、低挿入損失を可能としたものである。ＤＥＴの詳細な素子構造については、例えば、文献”Ａ １．４ｄＢ Ｉｎｓｅｒｔｉｏｎ−Ｌｏｓｓ， ５ＧＨｚ Ｔｒａｎｓｍｉｔ／Ｒｅｃｅｉｖｅ Ｓｗｉｔｃｈ Ｕｔｉｌｉｚｉｎｇ Ｎｏｖｅｌ Ｄｅｐｌｅｔｉｏｎ−Ｌａｙｅｒ−Ｅｘｔｅｎｄｅｄ Ｔｒａｎｓｉｓｔｏｒｓ （ＤＥＴｓ） ｉｎ ０．１８μｍ ＣＭＯＳ Ｐｒｏｃｅｓｓ”， Ｔ． Ｏｈｎａｋａｄｏ， ｅｔ ａｌ．， ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ． Ｐａｐｅｒｓ， １６．４， Ｊｕｎ ２００２．を参照されたい。
【０１２０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２１】
【発明の効果】
この発明は以上に説明したように、発振回路の発振周波数を、ＬＣ共振回路のインダクタンスを可変することによって制御することから、低い発振周波数域における位相雑音特性の劣化を伴なうことなく、広い発振周波数範囲とともに低位相雑音特性を備える発振回路を実現することができる。
【０１２２】
また、差動型ＬＣ共振回路に内包される２つのインダクタンス可変部を、該インダクタンス可変部の間に配設されたスイッチ回路によって電気的に結合することによって、インダクタ対を構成することにより、共振回路のＱ値の劣化を抑制でき、電圧制御発振回路において、低位相雑音特性を得ることができる。なお、差動型ＬＣ共振回路は、容量素子を接続しない構成とすれば、高いＱ値および可変インダクタンスを有するＬ負荷差動回路として利用することも可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う発振回路の一例の構成を示す図である。
【図２】インダクタンス可変部の構成の一例を概略的に示す図である。
【図３】スイッチ回路の一例の構成を示す図である。
【図４】図２のインダクタンス可変部の等価回路図である。
【図５】図１の電圧制御発振回路におけるインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２に、図２〜４に示すインダクタンス可変部を応用したときの回路構成を示す図である。
【図６】図２，４のインダクタンス可変部の第１の変更例の構成を示す概略的に示す図である。
【図７】図２，４のインダクタンス可変部の第２の変更例の構成を示す回路図である。
【図８】図２，４のインダクタンス可変部の第３の変更例の構成を示す回路図である
【図９】図２のインダクタンス可変部の第４の変更例の構成を示す回路図である。
【図１０】この発明の実施の形態２に従う発振回路の一例の構成を示す回路図である。
【図１１】この発明の実施の形態３に従う発振回路の一例の構成を示す回路図である。
【図１２】図１１の電圧制御発振回路におけるスイッチ回路群１の構成を概略的に示す回路図である。
【図１３】図１２のスイッチ回路群１の等価回路図である。
【図１４】図１３のスイッチ回路群１をΔ接続からＹ接続に変換したときの等価回路図である。
【図１５】図１１のインダクタンス可変部Ｌｖａｒ１，Ｌｖａｒ２の具体的なレイアウト構成を示す図である。
【図１６】この発明の実施の形態３の変更例に従う発振回路の一例の構成を示す回路図である。
【符号の説明】
１，２，３ 入出力端子、１０ ＮチャネルＭＯＳトランジスタ、Ｌｖａｒ１，Ｌｖａｒ２ インダクタンス可変部、Ｃ１ 容量素子、Ｃｖａｒ 可変容量素子、ＳＷ１〜ＳＷ９，ＳＷ１ｄ〜ＳＷ３ｄ，ＳＷ１ｄｄ〜ＳＷ３ｄｄ スイッチ回路、Ｓ１〜Ｓ９ 制御信号、Ｍ１，Ｍ２ ＮチャネルＭＯＳトランジスタ、Ｉｂｉａｓ 定電流源、Ｖｄｄ 外部電源ノード。
Claims (13)
- ＬＣ共振回路の正帰還によって発振する発振回路であって、前記ＬＣ共振回路は、スイッチ回路によってインダクタンスを可変とするインダクタンス可変部と、容量素子とを含む、発振回路。
- 前記インダクタンス可変部は、
第１および第２の入出力端子と、
前記第１の入出力端子を始点として、半導体基板上に層間絶縁膜を介して形成されたスパイラル状の配線層と、
前記配線層の任意の位置に第１の端子が接続され、第２の端子が共通に前記第２の入出力端子に接続される複数の前記スイッチ回路とを含み、
前記複数のスイッチ回路のうちのいずれか１つがオンされると、前記配線層上の前記オンされたスイッチ回路が接続される位置と前記第２の入出力端子とを電気的に結合する、請求項１に記載の発振回路。 - 前記インダクタンス可変部は、
第１の端子が、前記複数のスイッチ回路のうちの１つのスイッチ回路の第１の端子に接続され、第２の端子が、前記複数のスイッチ回路のうちの他の１つのスイッチ回路の第１の端子に接続される、第２の複数のスイッチ回路をさらに含み、
前記複数のスイッチ回路のうちのいずれか１つと、前記第２の複数のスイッチ回路のうちのいずれか１つとがオンされると、前記配線層上の前記オンされたスイッチ回路が接続される位置と前記第２の入出力端子とを電気的に結合する、請求項２に記載の発振回路。 - 前記インダクタンス可変部は、
第１および第２の入出力端子と、
前記第１の入出力端子を始点として、半導体基板上に層間絶縁膜を介して形成された複数のスパイラル状の配線層と、
各前記複数の配線層の終点と前記第２の入出力端子との間に結合された複数の前記スイッチ回路とを含み、
前記複数のスイッチ回路のうちのいずれか１つがオンされると、前記複数の配線層のうち、前記オンされたスイッチ回路が結合される１つの配線層の終点と前記第２の入出力端子とを電気的に結合する、請求項１に記載の発振回路。 - 前記スイッチ回路は、制御電圧の電圧レベルに応じて、オン／オフするトランジスタ素子を含む、請求項３または４に記載の発振回路。
- 前記ＬＣ共振回路において、さらに、前記容量素子の容量値を可変とする、請求項１に記載の発振回路。
- 正帰還結合された一対のトランジスタと、差動型のＬＣ共振回路とからなる発振回路であって、
前記ＬＣ共振回路は、
第１および第２の入出力端子を含み、第２の入出力端子が固定ノードに共通に接続され、インダクタンスを可変とする、前記第１および第２のインダクタンス可変部と、
前記第１および第２のインダクタンス可変部の第１の入出力端子の間に結合される、第１のスイッチ回路とを含み、
各前記第１および第２のインダクタンス可変部は、
前記第１の入出力端子を始点として、半導体基板上に層間絶縁膜を介して形成されたスパイラル状の配線層と、
前記配線層の任意の位置に第１の端子が接続され、第２の端子が共通に前記第２の入出力端子に接続される、複数の第２のスイッチ回路とを有し、
前記複数の第２のスイッチ回路のうちのいずれか１つがオンされると、前記配線層上の前記オンされた第２のスイッチ回路の接続位置と前記第２の入出力端子とを電気的に結合し、
前記第１のスイッチ回路が、前記第２のスイッチ回路がオンされたことに応じてオンされると、前記第１および第２のインダクタンス可変部を電気的に結合する、発振回路。 - 正帰還結合された一対のトランジスタと、差動型のＬＣ共振回路とからなる発振回路であって、
前記ＬＣ共振回路は、
第１および第２の入出力端子を含み、第２の入出力端子が固定ノードに共通に接続され、インダクタンスを可変とする、前記第１および第２のインダクンス可変部と、
前記第１および第２のインダクタンス可変部の第１の入出力端子の間に結合される、第１のスイッチ回路とを含み、
各前記第１および第２のインダクタンス可変部は、
前記第１の入出力端子を始点として、半導体基板上に層間絶縁膜を介して形成された複数のスパイラル状の配線層と、
各前記複数の配線層の終点と前記第２の入出力端子との間に結合された複数の第２のスイッチ回路とを有し、
前記複数の第２のスイッチ回路のうちのいずれか１つがオンされると、前記複数の配線層のうち、前記オンされた第２のスイッチ回路が接続される１つの配線層の終点と前記第２の入出力端子とを電気的に結合し、
前記第１のスイッチ回路が、前記第２のスイッチ回路がオンされたことに応じてオンされると、前記第１および第２のインダクタンス可変部を電気的に結合する、発振回路。 - 前記第１および第２のインダクタンス可変部は、差動型インダクタ素子を構成する、請求項７または８に記載の発振回路。
- 前記第１のスイッチ回路および前記複数の第２のスイッチ回路は、制御電圧の電圧レベルに応じてオン／オフするトランジスタ素子を含む、請求項７または８に記載の発振回路。
- 前記ＬＣ共振回路において、さらに、容量素子の容量値を可変とする、請求項７または８に記載の発振回路。
- 第２の入出力端子が固定ノードに共通に接続され、インダクタンスを可変とする、前記第１および第２のインダクタンス可変部と、前記第１および第２のインダクタンス可変部の第１の入出力端子の間に結合される、第１のスイッチ回路とからなるインダクタ対を備えたＬ負荷差動回路であって、
各前記第１および第２のインダクタンス可変部は、
前記第１の入出力端子を始点として、半導体基板上に層間絶縁膜を介して形成されたスパイラル状の配線層と、
前記配線層の任意の位置に第１の端子が接続され、第２の端子が共通に前記第２の入出力端子に接続される、複数の第２のスイッチ回路とを有し、
前記複数の第２のスイッチ回路のうちのいずれか１つがオンされると、前記配線層上の前記オンされた第２のスイッチ回路の接続位置と前記第２の入出力端子とを電気的に結合し、
前記第１のスイッチ回路は、前記第２のスイッチ回路がオンされたことに応じてオンされると、前記第１および第２のインダクタンス可変部を電気的に結合する、Ｌ負荷差動回路。 - 第２の入出力端子が固定ノードに共通に接続され、インダクタンスを可変とする、前記第１および第２のインダクタンス可変部と、前記第１および第２のインダクタンス可変部の第１の入出力端子の間に結合される、第１のスイッチ回路とからなるインダクタ対を備えたＬ負荷差動回路であって、
各前記第１および第２のインダクタンス可変部は、
前記第１の入出力端子を始点として、半導体基板上に層間絶縁膜を介して形成された複数のスパイラル状の配線層と、
各前記複数の配線層の終点と前記第２の入出力端子との間に結合された複数の第２のスイッチ回路とを有し、
前記複数の第２のスイッチ回路のうちのいずれか１つがオンされると、前記複数の配線層のうち、前記オンされた第２のスイッチ回路が接続される１つの配線層の終点と前記第２の入出力端子とを電気的に結合し、
前記第１のスイッチ回路は、前記第２のスイッチ回路がオンされたことに応じてオンされると、前記第１および第２のインダクタンス可変部を電気的に結合する、Ｌ負荷差動回路。
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