JP2002084136A - 発振回路 - Google Patents

Abstract

(57)【要約】 【課題】 位相ノイズが小さく、かつ本来単相出力であ
るクラップ型、コルピッツ型またはハートレー型などの
発振回路を差動出力化すること。 【解決手段】 一対のトランジスタ２１，２２と、共振
回路を構成するインダクタ２５および第１〜第４のキャ
パシタ２６〜２９を設ける。インダクタ２５を各ゲート
間に接続し、第１のキャパシタ２６を各ソース間に接続
する。また、第２のキャパシタ２７を一方のトランジス
タ２１のゲート−ソース間に接続し、かつ第３のキャパ
シタ２８を他方のトランジスタ２２のゲート−ソース間
に接続して正帰還をかける。一対のトランジスタ２１，
２２の各ドレインから差動出力を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発振回路に関し、
特にマイクロ波からミリ波帯の高安定発振器に適用して
好適な発振回路に関する。

【０００２】従来、マイクロ波からミリ波帯の発振器と
して、発振の特性がよく、かつ位相ノイズが比較的小さ
いなどの理由から、単相のクロック信号を出力する帰還
形のクラップ回路などが用いられている。ところで、近
時、発振回路および信号経路に現れるコモンモードノイ
ズをなくすため、相補クロックを必要とする場合が多く
なってきている。従来、相補クロックを得るため、差動
出力型のチューンド・マルチバイブレータが用いられて
いる。この発振回路を全差動構成の集積回路に適用する
ことにより、電源供給線や集積回路の基板から混入する
ノイズ、および入力端子から入るコモン・モード・ノイ
ズを相殺することができる。

【０００３】

【従来の技術】図１６は、従来のクラップ型の発振回路
の構成を示す回路図である。この発振回路は、トランジ
スタ１、インダクタ２、３個のキャパシタ３，４，５、
可変容量ダイオード６、定電流源７および抵抗８からな
る。共振回路は、インダクタ２、第１のキャパシタ３、
第２のキャパシタ４および可変容量ダイオード６により
構成される。インダクタ２の一端は、可変容量ダイオー
ド６のカソードおよび抵抗８の一端に接続されている。
抵抗８の他端は制御入力端子９に接続されている。可変
容量ダイオード６のアノードは接地されている。

【０００４】インダクタ２の他端は、共振周波数に影響
をおよぼさないような十分に大きな容量を有する第３の
キャパシタ５を介して、トランジスタ１のベースおよび
第２のキャパシタ４の一方の電極に接続されている。ト
ランジスタ１のエミッタは、第２のキャパシタ４の他方
の電極に接続されているとともに、第１のキャパシタ３
を介して接地されている。また、トランジスタ１のエミ
ッタは定電流源７に接続されている。トランジスタ１の
コレクタは発振信号の出力端子１０に接続されている。

【０００５】インダクタ２のインダクタンスをＬ、第１
のキャパシタ３、第２のキャパシタ４および可変容量ダ
イオード６のキャパシタンスをそれぞれＣ１、Ｃ２およ
びＣ３とすると、共振回路の発振周波数ωは次式で表さ
れる。

【０００６】ω＝１／√｛Ｌ・Ｃ１・Ｃ２・Ｃ３／（Ｃ
１＋Ｃ２＋Ｃ３）｝

【０００７】図１６に示す発振回路では、抵抗８を介し
て可変容量ダイオード６の両端に印加する電圧を制御
し、それによってＣ３を変化させることによって共振周
波数を調整するようになっている。

【０００８】図１７は、従来のマルチバイブレータ型の
発振回路の構成を示す回路図である。この発振回路は、
特性が同じである一対のトランジスタ１１，１２、イン
ダクタンスが同じである一対のインダクタ１３，１４、
キャパシタンスが同じである一対のキャパシタ１５，１
６および定電流源１７からなる。共振回路は、インダク
タ１３，１４およびキャパシタ１５，１６により構成さ
れる。

【０００９】第１のトランジスタ１１のコレクタは、第
１のインダクタ１３を介して電源端子に接続されている
とともに、第１のキャパシタ１５の一方の電極、第１の
出力端子１８および第２のトランジスタのベースに接続
されている。同様に、第２のトランジスタ１２のコレク
タは、第２のインダクタ１４を介して電源端子に接続さ
れているとともに、第２のキャパシタ１６の一方の電
極、第２の出力端子１９および第１のトランジスタのベ
ースに接続されている。第１のトランジスタ１１および
第２のトランジスタ１２のエミッタは定電流源１７に共
通接続されている。また、キャパシタ１５およびキャパ
シタ１６のそれぞれの他方の電極には電源電圧が印加さ
れている。

【００１０】図１７に示す発振回路では、キャパシタ１
５，１６を可変コンデンサで構成し、キャパシタ１５，
１６のキャパシタンスを可変させることにより共振周波
数を調整するようにしてもよいし、また、トランジスタ
１１，１２のコレクタ間に可変容量ダイオードを接続
し、その両端に印加する電圧を制御することによって共
振周波数を調整するようにしてもよい。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た従来のクラップ型の発振回路では、差動出力が得られ
ないため、相補クロックを得ることができないという不
都合がある。一方、上述した従来のマルチバイブレータ
型の発振回路では、Ｑの低い共振回路を用いても安定し
て発振させることができるという利点があるが、一対の
トランジスタのエミッタが共通接続されているため、ク
ラップ型の発振回路に比べて、トランジスタのスイッチ
ングによる位相ノイズが大きいという欠点がある。

【００１２】本発明は、上記問題点に鑑みてなされたも
のであって、本来単相出力であるクラップ型、コルピッ
ツ型またはハートレー型などの発振回路を差動化し、そ
れによって位相ノイズが小さい差動出力型の発振回路を
得ることを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、一対のトランジスタと、共振回路を構成
するインダクタおよび第１〜第３のキャパシタを設け、
インダクタを各ゲート（またはベース）間に接続すると
ともに、第１のキャパシタをソース（またはエミッタ）
間に接続し、また、第２のキャパシタを一方のトランジ
スタのゲート−ソース（またはベース−エミッタ）間に
接続し、かつ第３のキャパシタを他方のトランジスタの
ゲート−ソース（またはベース−エミッタ）間に接続し
てそれぞれ正帰還をかける構成としたものである。

【００１４】あるいは、一対のトランジスタに対し、イ
ンダクタおよび第１のキャパシタをそれぞれ各コレクタ
（またはドレイン）間および各エミッタ（またはソー
ス）間に接続し、第２のキャパシタおよび第３のキャパ
シタをそれぞれ対応するトランジスタのコレクタ−エミ
ッタ（またはドレイン−ソース）間に接続してそれぞれ
正帰還をかける構成としてもよい。

【００１５】これらの発明によれば、インダクタおよび
第１〜第３のキャパシタにより共振回路が構成され、一
対のトランジスタの各ソース（または各エミッタ）また
は各ドレイン（または各コレクタ）から差動出力が得ら
れる。そして、たとえば第１のキャパシタを、電圧制御
によりキャパシタンスを可変させることができる構成と
することによって、電圧制御発振器を構成することがで
きる。

【００１６】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図１〜図１５を参照しつつ詳細に説明する。

【００１７】（実施の形態１）図１は、本発明の実施の
形態１にかかる発振回路の構成の一例を示す回路図であ
る。この発振回路は、クラップ型の発振回路を差動出力
化したものであり、４個のトランジスタ２１，２２，２
３，２４、インダクタ２５、４個のキャパシタ２６，２
７，２８，２９、２個の抵抗３０，３１および２個のコ
イルよりなる負荷３２，３３を備えている。インダクタ
２５および４個のキャパシタ２６，２７，２８，２９は
共振回路を構成している。

【００１８】第１のキャパシタ２６は増幅用の第１のト
ランジスタ２１および第２のトランジスタ２２の各ソー
ス間に接続されている。この第１のキャパシタ２６を、
同一キャパシタンスの２個のキャパシタを直列に接続し
たものと想定し、その仮想の中点の電位を接地電位とす
る。第２のキャパシタ２７は第１のトランジスタ２１の
ゲート−ソース間に接続されている。第３のキャパシタ
２８は第２のトランジスタ２２のゲート−ソース間に接
続されている。第２のキャパシタ２７および第３のキャ
パシタ２８として寄生容量を利用することができる。第
４のキャパシタ２９およびインダクタ２５は、第１のト
ランジスタ２１および第２のトランジスタ２２の各ゲー
ト間で直列に接続されている。

【００１９】第１のトランジスタ２１のドレインは、一
方の負荷３２を介して電源端子に接続されているととも
に、一方の出力端子３６に接続されている。同様に、第
２のトランジスタ２２のドレインは、他方の負荷３３を
介して電源端子に接続されているとともに、他方の出力
端子３７に接続されている。なお、第１のトランジスタ
２１および第２のトランジスタ２２の各ソースに出力端
子を接続する構成としてもよい。第１のトランジスタ２
１および第２のトランジスタ２２の各ゲートは、それぞ
れ十分に大きな抵抗値を有する抵抗３０および抵抗３１
を介してバイアス入力端子３４に接続されている。

【００２０】また、第１のトランジスタ２１および第２
のトランジスタ２２の各ソースは、それぞれ第１の定電
流源である第３のトランジスタ２３および第２の定電流
源である第４のトランジスタ２４に接続されている。第
３のトランジスタ２３および第４のトランジスタ２４の
各ゲートには、定電流源を駆動するためのバイアス電圧
が端子３５を介して印加される。

【００２１】ここで、第１のトランジスタ２１と第２の
トランジスタ２２とは同一の特性を具えている。第３の
トランジスタ２３と第４のトランジスタ２４とは同一の
電流駆動能力を具えている。また、第１のキャパシタ２
６のキャパシタンスはたとえば (１) 程度である。第
２のキャパシタ２７のキャパシタンスと第３のキャパシ
タ２８のキャパシタンスは同じであり、たとえば (２)
程度である。第４のキャパシタ２９のキャパシタンス
は比較的小さく、たとえば (３) 程度である。また、
インダクタ２５のインダクタンスはたとえば (４) 程
度である。また、抵抗３０の抵抗値と抵抗３１の抵抗値
は同じであり、たとえば (５) 程度である。また、負
荷３２のインダクタンスと負荷３３のインダクタンスは
同じであり、たとえば (６) 程度である。

【００２２】図１に示す発振回路は、一対のクラップ型
の発振回路を、共振回路を共有した状態で対向させた構
成となっており、出力端子３６および出力端子３７から
差動出力が得られる。また、第１のキャパシタ２６のキ
ャパシタンスの２倍の値と、第２のキャパシタ２７また
は第３のキャパシタ２８のキャパシタンスの値との分割
非でそれぞれ第１のトランジスタ２１および第２のトラ
ンジスタ２２に正帰還をかけていることにより、ネガテ
ィブ・インピーダンスを得ている。

【００２３】また、インダクタ２５および４個のキャパ
シタ２６，２７，２８，２９よりなる共振回路は水晶共
振器等の等価回路と等しくなり、高いＱが得られる。ま
た、４個のキャパシタ２６，２７，２８，２９のキャパ
シタンスを制御電圧により変化させる構成とすることに
よって、電圧制御発振器が得られる。好ましくは第１の
キャパシタ２６または第４のキャパシタ２９のキャパシ
タンスを制御することができる構成とするのがよい。

【００２４】図２は、本発明の実施の形態１にかかる発
振回路の構成の他の例を示す回路図である。この発振回
路は、図１に示す発振回路において第４のキャパシタ２
９をなくしたものである。その他の構成は、図１に示す
発振回路と同じであるため、図１と同一の構成について
は同じ符号を付して説明を省略する。図２に示す発振回
路では、インダクタ２５および３個のキャパシタ２６，
２７，２８よりなる共振回路は水晶共振器等の等価回路
と異なるが、ネガティブインダクタンスの絶対値が小さ
くても発振可能であるという効果が得られる。

【００２５】図３は、インダクタ２５に適用可能なコイ
ルの実施例を示す平面図である。このコイル３８は、た
とえば第１の導電層と、第１の導電層上に層間絶縁膜を
介して積層された第２の導電層を用いて形成される。す
なわち、コイル３８は、その両端３９ａ，３９ｂと、コ
イル３８の中点となるセンタ・タップ３９ｃ（図３中、
一点鎖線で示す）との間に対称性のよいインダクタが形
成されるように、コイル３８が第１の導電層において略
３周する間に、適宜第２の導電層およびコンタクト部を
経由してコイル３８の線路部同士が短絡せずに交差する
ように構成されている。なお、図３では、第１の導電層
に形成された線路部およびコンタクト部は破線で示され
ており、第２の導電層に形成された線路部は実線で示さ
れている。

【００２６】図３に示す構成のコイル３８を共振回路の
インダクタとして用いる場合、センタ・タップ３９ｃを
フローティングとし、かつコイル３８の両端にそれぞれ
直列に第４のキャパシタ２９を接続した構成とするのが
よい。このような構成とすれば、バイアス供給路ノイズ
源のコモン・モード化はなされないが、このコイル３８
を半導体基板上に形成した場合の自己共振周波数の上
昇、および損失の低減という効果が得られる。

【００２７】上述した実施の形態１によれば、クラップ
型の発振回路を改良して出力端子３６，３７から差動出
力が得られる構成としたため、位相ノイズがクラップ型
の発振回路と同程度であり、かつ差動出力が得られる。
また、上述した実施の形態１によれば、ＩＣチップ内に
インダクタやキャパシタを形成することによって高精度
の発振器を構成することができるので、これらの周波数
帯域の回路を含むモノリシックＩＣを外付け部品なしで
製作することができる。

【００２８】（実施の形態２）図４は、本発明の実施の
形態２にかかる発振回路の構成の一例を示す回路図であ
る。この発振回路は、コルピッツ型の発振回路を差動出
力化したものであり、４個のトランジスタ４１，４２，
４３，４４、２個のインダクタ４５，４６、５個のキャ
パシタ４７，４８，５１，５２，５３、２個の可変容量
ダイオード４９，５０、６個の抵抗５４，５５，５６，
５７，５８，５９および２個のチョークコイル６０，６
１を備えている。２個のインダクタ４５，４６、第１の
キャパシタを構成する２個のキャパシタ４７，４８およ
び２個の可変容量ダイオード４９，５０、第２のキャパ
シタであるキャパシタ５１、ならびに第３のキャパシタ
であるキャパシタ５２は共振回路を構成している。

【００２９】キャパシタ４７の一方の電極は増幅用の第
１のトランジスタ４１のエミッタに接続されている。キ
ャパシタ４７の他方の電極は可変容量ダイオード４９の
カソードに接続されている。一方、キャパシタ４８の一
方の電極は増幅用の第２のトランジスタ４２のエミッタ
に接続されている。キャパシタ４８の他方の電極は可変
容量ダイオード５０のカソードに接続されている。これ
ら２個の可変容量ダイオード４９，５０の各アノードは
抵抗５５の一端に共通接続されている。この抵抗５５の
他端は、第１の制御電圧が印加される第１の制御入力端
子６４に接続されている。また、可変容量ダイオード４
９，５０の各カソードは、それぞれ抵抗５６および抵抗
５７を介して、第２の制御電圧が印加される第２の制御
入力端子６５に共通接続されている。

【００３０】また、キャパシタ５１は第１のトランジス
タ４１のコレクタ−エミッタ間に接続されている。キャ
パシタ５２は第２のトランジスタ４２のコレクタ−エミ
ッタ間に接続されている。これら２個のキャパシタ５
１，５２として寄生容量を利用することができる。イン
ダクタ４５の一端は第１のトランジスタ４１のコレクタ
に接続されている。インダクタ４５の他端は、キャパシ
タ５３の一方の電極に接続されているとともに、十分に
大きなインダクタンスを有するチョークコイル６０およ
び抵抗５８を介して電源端子に接続されている。同様
に、もう一方のインダクタ４６の一端は第２のトランジ
スタ４２のコレクタに接続されている。インダクタ４６
の他端は、キャパシタ５３の他方の電極に接続されてい
るとともに、十分に大きなインダクタンスを有するチョ
ークコイル６１および抵抗５９を介して電源端子に接続
されている。

【００３１】第１のトランジスタ４１および第２のトラ
ンジスタ４２の各ベースは、抵抗５４を介して電源端子
に接続されている。また、第１のトランジスタ４１のコ
レクタは一方の出力端子６６に接続されている。第２の
トランジスタ４２のコレクタは他方の出力端子６７に接
続されている。なお、第１のトランジスタ４１および第
２のトランジスタ４２の各エミッタに出力端子を接続す
る構成としてもよい。

【００３２】また、第１のトランジスタ４１および第２
のトランジスタ４２の各エミッタは、それぞれ第１の定
電流源である第３のトランジスタ４３および第２の定電
流源である第４のトランジスタ４４に接続されている。
第３のトランジスタ４３および第４のトランジスタ４４
の各ベースには、定電流源を駆動するためのバイアス電
圧がそれぞれ端子６２および端子６３を介して印加され
る。なお、定電流源は抵抗などで構成されていてもよ
い。

【００３３】ここで、第１のトランジスタ４１と第２の
トランジスタ４２とは同一の特性を具えている。第３の
トランジスタ４３と第４のトランジスタ４４とは同一の
電流駆動能力を具えている。また、キャパシタ４７のキ
ャパシタンスとキャパシタ４８のキャパシタンスは同じ
であり、たとえば (７) 程度である。可変容量ダイオ
ード４９と可変容量ダイオード５０は同一の特性を具え
ており、そのキャパシタンスの可変範囲は (８) 程度
である。キャパシタ５１のキャパシタンスとキャパシタ
５２のキャパシタンスは同じであり、たとえば (９)
程度である。キャパシタ５３のキャパシタンスは比較的
小さく、たとえば (１０) 程度である。

【００３４】また、インダクタ４５のインダクタンスと
インダクタ４６のインダクタンスは同じであり、たとえ
ば (１１) 程度である。抵抗５４の抵抗値はたとえば
(１２) 程度であり、抵抗５５、抵抗５６および抵抗
５７の各抵抗値はそれぞれたとえば (１３) 、 (１
４) および (１５) 程度である。抵抗５８および抵
抗５９の各抵抗値はそれぞれたとえば (１６) および
(１７) 程度である。また、チョークコイル６０のイ
ンダクタンスとチョークコイル６１のインダクタンスは
同じであり、たとえば (１８) 程度である。

【００３５】図４に示す発振回路は、一対のコルピッツ
型の発振回路を、共振回路を共有した状態で対向させた
構成となっており、出力端子６６および出力端子６７か
ら差動出力が得られる。また、第１のトランジスタ４１
のベースおよび第２のトランジスタ４２のベースに抵抗
５４が接続されていることによって、回路要素のばらつ
きにより発生するスプリアスが減衰される。また、可変
容量ダイオード４９，５０の両端に印加する電圧を制御
することによって共振周波数を調整可能な電圧制御発振
器が得られる。なお、キャパシタ５１，５２，５３の各
キャパシタンスまたはインダクタ４５，４６のインダク
タンスを変化させることによって共振周波数を調整する
構成としてもよい。

【００３６】図５は、本発明の実施の形態２にかかる発
振回路の構成の他の例を示す回路図である。この発振回
路は、図４に示す発振回路においてキャパシタ５３をな
くしてインダクタ４５とインダクタ４６を直接接続する
とともに、チョークコイル６０とチョークコイル６１を
チョークコイル６８にまとめ、かつ抵抗５８と抵抗５９
を抵抗６９にまとめたものである。その他の構成は、図
４に示す発振回路と同じであるため、図４と同一の構成
については同じ符号を付して説明を省略する（図６〜図
１１においても同じ）。

【００３７】図６は、本発明の実施の形態２にかかる発
振回路の構成の他の例を示す回路図である。この発振回
路は、図４に示す発振回路においてベース抵抗５４をな
くしたものである。

【００３８】図７は、本発明の実施の形態２にかかる発
振回路の構成の他の例を示す回路図である。この発振回
路は、図４に示す発振回路においてキャパシタ５３およ
びベース抵抗５４をなくすとともに、チョークコイル６
０，６１の代わりにチョークコイル６８を設け、かつ抵
抗５８，５９の代わりに抵抗６９を設けたものである。

【００３９】図８は、本発明の実施の形態２にかかる発
振回路の構成の他の例を示す回路図である。この発振回
路は、図４に示す発振回路においてインダクタ４５，４
６をなくし、その代わりにトランジスタ４１，４２の各
コレクタ間でキャパシタ５３に共振用インダクタ７０を
直列接続したものである。

【００４０】図９は、本発明の実施の形態２にかかる発
振回路の構成の他の例を示す回路図である。この発振回
路は、図４に示す発振回路においてキャパシタ５３およ
びインダクタ４５，４６をなくし、かつトランジスタ４
１，４２の各コレクタ間に共振用インダクタ７０を接続
したものである。

【００４１】図１０は、本発明の実施の形態２にかかる
発振回路の構成の他の例を示す回路図である。この発振
回路は、図４に示す発振回路においてインダクタ４５，
４６および抵抗５４をなくし、かつトランジスタ４１，
４２の各コレクタ間でキャパシタ５３に共振用インダク
タ７０を直列接続したものである。

【００４２】図１１は、本発明の実施の形態２にかかる
発振回路の構成の他の例を示す回路図である。この発振
回路は、図４に示す発振回路においてキャパシタ５３、
抵抗５４およびインダクタ４５，４６をなくし、かつト
ランジスタ４１，４２の各コレクタ間に共振用インダク
タ７０を接続したものである。

【００４３】実施の形態２において、いずれの発振回路
においても、共振用インダクタとして図３に示す構成の
コイル３８を適用することができる。図３に示すコイル
を適用する場合、センタ・タップ３９ｃをフローティン
グとし、かつコイル３８の両端をそれぞれトランジスタ
４１（またはトランジスタ４２）のコレクタおよびキャ
パシタ５３に接続した構成とするのがよい。

【００４４】上述した実施の形態２によれば、コルピッ
ツ型の発振回路を改良して出力端子６６，６７から差動
出力が得られる構成としたため、位相ノイズがコルピッ
ツ型の発振回路と同程度であり、かつ差動出力が得られ
る。また、上述した実施の形態２によれば、ＩＣチップ
内にインダクタやキャパシタを形成することによって高
精度の発振器を構成することができるので、これらの周
波数帯域の回路を含むモノリシックＩＣを外付け部品な
しで製作することができる。

【００４５】（実施の形態３）図１２は、本発明の実施
の形態３にかかる発振回路の構成の一例を示す回路図で
ある。この発振回路は、ボディ・コンタクトにゲートを
接続したいわゆるＤＴＭＯＳ（ダイナミック・スレッシ
ョルドＭＯＳ）を用いて、コルピッツ型の発振回路を差
動出力化したものである。この発振回路は、５個のトラ
ンジスタ７１，７２，７３，７４，７５、２個のインダ
クタ７６，７７、６個のキャパシタ７８，７９，８０，
８１，８２，８３、２個の可変容量ダイオード８４，８
５および７個の抵抗８６，８７，８８，８９，９０，９
１，９２を備えている。

【００４６】インダクタ７６、第１のキャパシタである
キャパシタ７８、第２のキャパシタであるキャパシタ７
９、第３のキャパシタであるキャパシタ８０、および２
個の可変容量ダイオード８４，８５は共振回路を構成し
ている。抵抗９１，９２、トランジスタ７５およびキャ
パシタ８３は、定電流源であるトランジスタ７３，７４
にバイアス電圧を供給するバイアス回路を構成してい
る。

【００４７】キャパシタ７８は増幅用の第１のトランジ
スタ７１および第２のトランジスタ７２の各ソース間に
接続されている。このキャパシタ７８を、同一キャパシ
タンスの２個のキャパシタを直列に接続したものと想定
し、その仮想の中点の電位を接地電位とする。キャパシ
タ７９は第１のトランジスタ７１のゲート−ソース間に
接続されている。キャパシタ８０は第２のトランジスタ
７２のゲート−ソース間に接続されている。キャパシタ
７９，８０として寄生容量を利用することができる。

【００４８】インダクタ７６の両端はそれぞれ可変容量
ダイオード８４，８５の各アノードに接続されている。
可変容量ダイオード８４および可変容量ダイオード８５
の各カソードは、それぞれ第１のトランジスタ７１およ
び第２のトランジスタ７２の各ゲートに接続されてい
る。インダクタ７６の中点は、抵抗８８を介して、第１
の制御電圧が印加される第１の制御入力端子９４に接続
されている。また、可変容量ダイオード８４および可変
容量ダイオード８５の各カソードは、それぞれ抵抗８６
および抵抗８７を介して、第２の制御電圧が印加される
第２の制御入力端子９３に共通接続されている。

【００４９】第１のトランジスタ７１のドレインは、抵
抗８９を介して電源端子に接続されているとともに、キ
ャパシタ８１の一方の電極に接続されている。同様に、
第２のトランジスタ７２のドレインは、抵抗９０を介し
て電源端子に接続されているとともに、キャパシタ８２
の一方の電極に接続されている。キャパシタ８１の他方
の電極はインダクタ７７の一端に接続され、そのインダ
クタ７７の他端はキャパシタ８２の他方の電極に接続さ
れている。

【００５０】インダクタ７７の中点は接地電位となって
おり、インダクタ７７の両端にそれぞれ接続された出力
端子９５，９６から差動出力が得られる。このときの出
力電力は、キャパシタ８１、キャパシタ８２およびイン
ダクタ７７によりたとえば５０Ωに整合される。また、
第１のトランジスタ７１および第２のトランジスタ７２
の各ソースは、それぞれ第１の定電流源であるトランジ
スタ７３および第２の定電流源であるトランジスタ７４
に接続されている。

【００５１】ここで、第１のトランジスタ７１と第２の
トランジスタ７２とは同一の特性を具えている。第３の
トランジスタ７３と第４のトランジスタ７４とは同一の
電流駆動能力を具えている。また、キャパシタ７８のキ
ャパシタンスはたとえば (１９) 程度である。キャパ
シタ７９のキャパシタンスとキャパシタ８０のキャパシ
タンスは同じであり、たとえば (２０) 程度である。
可変容量ダイオード８４と可変容量ダイオード８５は同
一の特性を具えており、そのキャパシタンスの可変範囲
は (２１) 程度である。また、インダクタ７６のイン
ダクタンスはたとえば (２２) 程度である。

【００５２】抵抗８６の抵抗値と抵抗８７の抵抗値は同
じである。抵抗８６と抵抗８７は高抵抗であり、たとえ
ば１０ｋΩ程度である。それに対して、抵抗８８の抵抗
値は比較的低く、たとえば１００Ω程度である。これに
よって、可変容量ダイオード８４側の素子常数と可変容
量ダイオード８５側の素子常数のばらつきにより発生す
るエネルギーを吸収する。抵抗８９の抵抗値と抵抗９０
の抵抗値は同じであり、たとえば数Ω〜１０Ω程度の低
抵抗である。これによって、近似的にドレイン接地を成
立させながら出力電力を取り出す。また、キャパシタ８
１のキャパシタンスとキャパシタ８２のキャパシタンス
は同じであり、たとえば (２３) 程度である。インダ
クタ７７のインダクタンスはたとえば (２４) 程度で
ある。

【００５３】図１３は、本発明の実施の形態３にかかる
発振回路の構成の他の例を示す回路図である。この発振
回路は、図１２に示す発振回路においてキャパシタ７８
をなくし、その代わりにキャパシタ７９と接地点との
間、およびキャパシタ８０と接地点との間に、それぞれ
キャパシタ７８の２倍のキャパシタンスを有するキャパ
シタ９７およびキャパシタ９８を接続したものである。
その他の構成は、図１２に示す発振回路と同じであるた
め、図１２と同一の構成については同じ符号を付して説
明を省略する。

【００５４】実施の形態３において、いずれの発振回路
においても、共振用インダクタとして図３に示す構成の
コイル３８を適用することができる。図３に示すコイル
を適用する場合、適宜抵抗を介してセンタ・タップ３９
ｃからゲートバイアス電圧を供給し、コイル３８の両端
を可変容量ダイオード８４，８５を介して一対の増幅用
トランジスタの各ゲートにそれぞれ接続する構成とする
のがよい。このようにすれば、センタ・タップ３９ｃか
ら入力される信号がコモン・モード信号となるため、バ
イアス電圧供給用の抵抗で発生するサーマル・ノイズの
混入を少なくすることができる。また、このコイル３８
を半導体基板上に形成した場合、自己共振周波数の上
昇、および損失の低減という効果が得られる。

【００５５】上述した実施の形態３によれば、コルピッ
ツ型の発振回路を改良して出力端子９５，９６から差動
出力が得られる構成としたため、位相ノイズがコルピッ
ツ型の発振回路と同程度であり、かつ差動出力が得られ
る。また、上述した実施の形態３によれば、ＩＣチップ
内にインダクタやキャパシタを形成することによって高
精度の発振器を構成することができるので、これらの周
波数帯域の回路を含むモノリシックＩＣを外付け部品な
しで製作することができる。

【００５６】（実施の形態４）図１４は、本発明の実施
の形態４にかかる発振回路の構成の一例を示す回路図で
ある。この発振回路は、ハートレー型の発振回路を差動
出力化したものであり、２個のトランジスタ１０１，１
０２、２個のインダクタ１０３，１０４および２個のキ
ャパシタ１０５，１０６を備えている。第１のインダク
タ１０３および第１のキャパシタ１０５は、第１のトラ
ンジスタ１０１および第２のトランジスタ１０２の各エ
ミッタ間に接続されている。第１のインダクタ１０３の
中点は接地されている。一方、第２のインダクタ１０４
および第２のキャパシタ１０６は、第１のトランジスタ
１０１および第２のトランジスタ１０２の各ゲート間に
接続されている。第２のインダクタ１０４の中点には電
源電圧が印加されている。この発振回路は、第１のイン
ダクタ１０３と第２のインダクタ１０４との相互誘導に
より帰還をかけるようになっている。

【００５７】図１４に示すように、第１のトランジスタ
１０１および第２のトランジスタ１０２の各エミッタに
それぞれ出力端子１０７および出力端子１０８が接続さ
れている場合には、第１のインダクタ１０３および第１
のキャパシタ１０５により共振回路が構成される。この
場合、出力端子１０７および出力端子１０８から差動出
力が得られる。あるいは、図示しないが、第２のインダ
クタ１０４と第２のキャパシタ１０６により共振回路を
構成する場合には、第１のトランジスタ１０１および第
２のトランジスタ１０２の各ベースから差動出力が得ら
れる。

【００５８】図１４に示す発振回路において、たとえば
共振回路を構成する側のキャパシタのキャパシタンス
や、共振回路を構成する側のインダクタのインダクタン
スを電圧制御により可変させることができる構成とする
ことによって共振周波数を電圧制御により調整可能な電
圧制御発振器が得られる。

【００５９】ここで、第１のトランジスタ１０１と第２
のトランジスタ１０２とは同一の特性を具えている。ま
た、第１のインダクタ１０３のインダクタンスはたとえ
ば(２５) 程度であり、第１のキャパシタ１０５のキャ
パシタンスはたとえば (２６) 程度である。また、第
２のインダクタ１０４のインダクタンスはたとえば
(２７) 程度であり、第２のキャパシタ１０６のキャパ
シタンスはたとえば(２８) 程度である。

【００６０】実施の形態４においても、共振用インダク
タとして図３に示す構成のコイル３８を適用することが
できる。図３に示すコイルを適用する場合、センタ・タ
ップ３９ｃを接地し、コイル３８の両端を一対の増幅用
トランジスタの各エミッタにそれぞれ接続する構成とす
るのがよい。あるいは、第２のインダクタ１０４と第２
のキャパシタ１０６により共振回路を構成する場合に
は、コイル３８のセンタ・タップ３９ｃからゲートバイ
アス電圧を供給し、コイル３８の両端を一対の増幅用ト
ランジスタの各ゲートにそれぞれ接続する構成とするの
がよい。

【００６１】上述した実施の形態４によれば、ハートレ
ー型の発振回路を改良して出力端子１０７，１０８から
差動出力が得られる構成としたため、位相ノイズがハー
トレー型の発振回路と同程度であり、かつ差動出力が得
られる。また、上述した実施の形態４によれば、ＩＣチ
ップ内にインダクタやキャパシタを形成することによっ
て高精度の発振器を構成することができるので、これら
の周波数帯域の回路を含むモノリシックＩＣを外付け部
品なしで製作することができる。

【００６２】（実施の形態５）図１５は、ＳＯＩ−ＭＯ
Ｓ（シリコン・オン・インシュレータ）を用いて作製し
た本発明にかかる発振回路の一例を模式的に示す平面図
である。図１５に示す例は、コルピッツ型の発振回路を
差動出力化した電圧制御発振器である。この例では、Ｎ
ウェル内にｎ⁺ 、ｐ⁺ II部をストライプ状に密に並べて
可変容量ダイオードを構成し、そのｐ⁺ 部の側面の接合
容量を電圧可変容量として用いている（Ａ）。そのた
め、ＢＯＸ（埋め込み酸化層）上の半導体領域（Ｎウェ
ル、ｎ⁺ 、ｐ⁺ ）に可変容量ダイオードで発生する熱が
蓄積されて温度が上昇し、それに伴ってその半導体領域
の抵抗値が上昇して損失が大きくなるので、発振振幅が
過度に大きくならないように制御するのに有効である。

【００６３】以上において本発明は、種々設計変更可能
である。たとえば、トランジスタとして、バイポーラト
ランジスタ、ヘテロバイポーラトランジスタ（ＨＢ
Ｔ）、ショットキ障壁ゲート形電界効果トランジスタ
（ＭＥＳＦＥＴ）、高電子移動トランジスタ（ＨＥＭ
Ｔ）または接合形電界効果トランジスタ（ＪＦＥＴ）な
どを用いることができる。なお、上述した各実施の形態
において例示したキャパシタンスやインダクタンスや抵
抗値の値は一例であり、本発明はこれらの数値に限定さ
れるものではない。

【００６４】［付記］また、以下に示す付記１〜付記８
を請求項とすることができる。

【００６５】（付記１） 一対のトランジスタと、前記
一対のトランジスタのうちの一方のトランジスタのエミ
ッタまたはソースに接続された第１の定電流源と、前記
一対のトランジスタのうちの他方のトランジスタのエミ
ッタまたはソースに接続された第２の定電流源と、前記
一対のトランジスタの各ベース間または各ゲート間に接
続されたインダクタと、前記一対のトランジスタの各エ
ミッタ間または各ソース間に接続された第１のキャパシ
タと、前記一対のトランジスタのうちの一方のトランジ
スタのベース−エミッタ間またはゲート−ソース間に接
続された第２のキャパシタと、前記一対のトランジスタ
のうちの他方のトランジスタのベース−エミッタ間また
はゲート−ソース間に接続された第３のキャパシタと、
前記一対のトランジスタの各エミッタもしくは各ソー
ス、または各コレクタもしくは各ドレインにそれぞれ接
続された出力端子と、を具備することを特徴とする発振
回路。

【００６６】（付記２） 一対のトランジスタと、前記
一対のトランジスタのうちの一方のトランジスタのエミ
ッタまたはソースに接続された第１の定電流源と、前記
第１の定電流源と同一の電流駆動能力を具え、かつ前記
一対のトランジスタのうちの他方のトランジスタのエミ
ッタまたはソースに接続された第２の定電流源と、前記
一対のトランジスタの各コレクタ間または各ドレイン間
に接続されたインダクタと、前記一対のトランジスタの
各エミッタ間または各ソース間に接続された第１のキャ
パシタと、前記一対のトランジスタのうちの一方のトラ
ンジスタのコレクタ−エミッタ間またはドレイン−ソー
ス間に接続された第２のキャパシタと、前記一対のトラ
ンジスタのうちの他方のトランジスタのコレクタ−エミ
ッタ間またはドレイン−ソース間に接続された第３のキ
ャパシタと、前記一対のトランジスタの各エミッタもし
くは各ソース、または各コレクタもしくは各ドレインに
それぞれ接続された出力端子と、を具備することを特徴
とする発振回路。

【００６７】（付記３） 前記一対のトランジスタは、
ベースまたはゲートに同じバイアスが印加されることを
特徴とする付記１または２に記載の発振回路。

【００６８】（付記４） 前記第３のキャパシタは、前
記第２のキャパシタと同じキャパシタンスを具えている
ことを特徴とする付記１〜３のいずれか一つに記載の発
振回路。

【００６９】（付記５） 前記インダクタにキャパシタ
が直列に接続されていることを特徴とする付記１〜４の
いずれか一つに記載の発振回路。

【００７０】（付記６） 一対のトランジスタと、前記
一対のトランジスタの各エミッタ間または各ソース間に
接続され、かつその中点が接地されてなる第１のインダ
クタと、前記一対のトランジスタの各ベース間または各
ゲート間に接続され、かつその中点に電源電圧が印加さ
れ、さらに前記第１のインダクタとの間で相互誘導を起
こす第２のインダクタと、前記一対のトランジスタの各
エミッタ間または各ソース間に接続された第１のキャパ
シタ、または、前記一対のトランジスタの各ベース間ま
たは各ゲート間に接続された第２のキャパシタのいずれ
か一方のキャパシタと、前記一対のトランジスタの各エ
ミッタもしくは各ソース、または各ベースもしくは各ゲ
ートにそれぞれ接続された出力端子と、を具備すること
を特徴とする発振回路。

【００７１】（付記７） 前記一対のトランジスタは、
同一の特性を具えていることを特徴とする付記１〜６に
記載の発振回路。

【００７２】（付記８） 前記第１のキャパシタは容量
可変であることを特徴とする付記１〜７のいずれか一つ
に記載の発振回路。

【００７３】（付記９） 前記第２のキャパシタおよび
前記第３のキャパシタは寄生容量であることを特徴とす
る付記８に記載の発振回路。

【００７４】

【発明の効果】本発明によれば、インダクタおよび第１
〜第３のキャパシタにより共振回路が構成され、一対の
トランジスタの各ソース（または各エミッタ）または各
ドレイン（または各コレクタ）から差動出力が得られる
ため、従来のクラップ型、コルピッツ型またはハートレ
ー型の発振回路などと同程度に位相ノイズが小さい差動
出力型の発振回路が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかる発振回路の構成
の一例を示す回路図である。

【図２】本発明の実施の形態１にかかる発振回路の構成
の他の例を示す回路図である。

【図３】実施の形態１においてインダクタに適用可能な
コイルの実施例を示す平面図である。

【図４】本発明の実施の形態２にかかる発振回路の構成
の一例を示す回路図である。

【図５】本発明の実施の形態２にかかる発振回路の構成
の他の例を示す回路図である。

【図６】本発明の実施の形態２にかかる発振回路の構成
の他の例を示す回路図である。

【図７】本発明の実施の形態２にかかる発振回路の構成
の他の例を示す回路図である。

【図８】本発明の実施の形態２にかかる発振回路の構成
の他の例を示す回路図である。

【図９】本発明の実施の形態２にかかる発振回路の構成
の他の例を示す回路図である。

【図１０】本発明の実施の形態２にかかる発振回路の構
成の他の例を示す回路図である。

【図１１】本発明の実施の形態２にかかる発振回路の構
成の他の例を示す回路図である。

【図１２】本発明の実施の形態３にかかる発振回路の構
成の一例を示す回路図である。

【図１３】本発明の実施の形態３にかかる発振回路の構
成の他の例を示す回路図である。

【図１４】本発明の実施の形態４にかかる発振回路の構
成の一例を示す回路図である。

【図１５】本発明にかかる発振回路をＳＯＩ−ＭＯＳを
用いて作製した一例を模式的に示す平面図である。

【図１６】従来のクラップ型の発振回路の構成を示す回
路図である。

【図１７】従来のマルチバイブレータ型の発振回路の構
成を示す回路図である。

【符号の説明】

２１，２２，４１，４２，７１，７２，１０１，１０２
一対のトランジスタ ２３，４３，７３ 第１の定電流源（第３のトランジス
タ） ２４，４４，７４ 第２の定電流源（第４のトランジス
タ） ２５，４５，４６，７０，７６ インダクタ ２６，４７，４８，７８，９７，９８，１０５ 第１の
キャパシタ ２７，５１，７９，１０６ 第２のキャパシタ ２８，５２，８０ 第３のキャパシタ ３６，３７，６６，６７，９５，９６，１０７，１０８
出力端子 １０３ 第１のインダクタ １０４ 第２のインダクタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 一対のトランジスタと、 前記一対のトランジスタのうちの一方のトランジスタの
   エミッタまたはソースに接続された第１の定電流源と、 前記一対のトランジスタのうちの他方のトランジスタの
   エミッタまたはソースに接続された第２の定電流源と、 前記一対のトランジスタの各ベース間または各ゲート間
   に接続されたインダクタと、 前記一対のトランジスタの各エミッタ間または各ソース
   間に接続された第１のキャパシタと、 前記一対のトランジスタのうちの一方のトランジスタの
   ベース−エミッタ間またはゲート−ソース間に接続され
   た第２のキャパシタと、 前記一対のトランジスタのうちの他方のトランジスタの
   ベース−エミッタ間またはゲート−ソース間に接続され
   た第３のキャパシタと、 前記一対のトランジスタの各エミッタもしくは各ソー
   ス、または各コレクタもしくは各ドレインにそれぞれ接
   続された出力端子と、 を具備することを特徴とする発振回路。
2. 【請求項２】 一対のトランジスタと、 前記一対のトランジスタのうちの一方のトランジスタの
   エミッタまたはソースに接続された第１の定電流源と、 前記第１の定電流源と同一の電流駆動能力を具え、かつ
   前記一対のトランジスタのうちの他方のトランジスタの
   エミッタまたはソースに接続された第２の定電流源と、 前記一対のトランジスタの各コレクタ間または各ドレイ
   ン間に接続されたインダクタと、 前記一対のトランジスタの各エミッタ間または各ソース
   間に接続された第１のキャパシタと、 前記一対のトランジスタのうちの一方のトランジスタの
   コレクタ−エミッタ間またはドレイン−ソース間に接続
   された第２のキャパシタと、 前記一対のトランジスタのうちの他方のトランジスタの
   コレクタ−エミッタ間またはドレイン−ソース間に接続
   された第３のキャパシタと、 前記一対のトランジスタの各エミッタもしくは各ソー
   ス、または各コレクタもしくは各ドレインにそれぞれ接
   続された出力端子と、 を具備することを特徴とする発振回路。
3. 【請求項３】 前記インダクタにキャパシタが直列に接
   続されていることを特徴とする請求項１または２に記載
   の発振回路。
4. 【請求項４】 一対のトランジスタと、 前記一対のトランジスタの各エミッタ間または各ソース
   間に接続され、かつその中点が接地されてなる第１のイ
   ンダクタと、 前記一対のトランジスタの各ベース間または各ゲート間
   に接続され、かつその中点に電源電圧が印加され、さら
   に前記第１のインダクタとの間で相互誘導を起こす第２
   のインダクタと、 前記一対のトランジスタの各エミッタ間または各ソース
   間に接続された第１のキャパシタ、または、前記一対の
   トランジスタの各ベース間または各ゲート間に接続され
   た第２のキャパシタのいずれか一方のキャパシタと、 前記一対のトランジスタの各エミッタもしくは各ソー
   ス、または各ベースもしくは各ゲートにそれぞれ接続さ
   れた出力端子と、 を具備することを特徴とする発振回路。
5. 【請求項５】 前記第１のキャパシタは容量可変である
   ことを特徴とする請求項１〜４のいずれか一つに記載の
   発振回路。