JP2008245255A - 発振回路、発振器 - Google Patents
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Abstract
【解決手段】発振回路10は、トランジスタM1とトランジスタM2とが差動接続されるクロスカップル型回路からなり、振動子SAWの共振点帯域で発振する。トランジスタM1は第1ソース負荷回路としての抵抗器RL1に接続され、トランジスタM2は第2ソース負荷回路としての抵抗器RL2に接続されている。また、トランジスタM1は第1ドレイン負荷回路としての抵抗器Rs1に接続され、トランジスタM2は第2ドレイン負荷回路としての抵抗器Rs2に接続されている。第1ソース負荷回路のインピーダンスの大きさが第1ドレイン負荷回路のインピーダンスの大きさ以上であり、且つ、第2ソース負荷回路のインピーダンスの大きさが第2ドレイン負荷回路のインピーダンスの大きさ以上とする。
【選択図】図1
Description
なお、ここで第1能動素子及び第2能動素子としては、例えば、MOSトランジスタを採用することができる。
また、能動素子のコモンモードに依存しない回路ができるので、第1能動素子と第2能動素子のミスマッチやオフセットによる影響がなく、このことからも起動時間の短縮化ができると共に、低電圧駆動やノイズ耐性がある回路を実現できる。
(第1実施例)
まず、差動接続の動作について説明する。トランジスタM1がON時はトランジスタM2がOFFになり、トランジスタM1がOFFの時はトランジスタM2がONになる。このように、クロスカップル型回路10では、トランジスタM1とトランジスタM2が交互にONまたはOFFになる。つまり、トランジスタM1とトランジスタM2が交互に動作する。よって、クロスカップル型回路全体で考えると、ドレイン端子に流れる電流は1/2になる。
続いて、クロスカップル型回路10が発振するために必要な利得について説明する。
クロスカップル型回路10が発振するためには、利得が1より大きいことが必要である。利得は、相互コンダクタンスと負荷抵抗の積であり、相互コンダクタンスをgm1、負荷抵抗をRp1とすると、発振するための条件は次式で表される。
また、前述した≪差動接続の動作≫で説明したように、クロスカップル型回路全体で考えると、ドレイン端子に流れる電流は1/2になる。つまり、1つの回路として考えるとトランジスタに流れる電流は1/2とみなすことができる。相互コンダクタンスは電流の平方根に比例するので、1つの回路としての相互コンダクタンスは、1/√2となる。つまり、1つの回路としての相互コンダクタンスをgm2とすると、相互コンダクタンスgm2は次式で表すことができる。
従って、上述した(1)式、(2)式より次式が得られる。
となる。つまり、1つの回路として発振するために必要な利得は、1/√2倍以上の利得があれば良い。発振に必要な利得が小さいことは、電流を少なくすることができる。
このように、電流を少なくすることができ、回路の消費電力を下げることができる。
次に、抵抗器Rs1のインピーダンスの大きさ(以下、抵抗値と表すことがある)と抵抗器RL1の抵抗値との関係、および、抵抗器Rs2の抵抗値と抵抗器RL2の抵抗値との関係を説明する。本実施例では、抵抗器Rs1の抵抗値は、抵抗器RL1の抵抗値以上とし、抵抗器Rs2の抵抗値は、抵抗器RL2の抵抗値以上とした。
ここで、周波数が振動子SAWの直列共振周波数よりも小さい場合について説明する。この場合、直列共振アーム20のインピーダンスの大きさは、容量値C1により大きくなる。また、並列容量C0によるインピーダンスの大きさも大きくなる。一方、抵抗器Rs1の抵抗値は一定である。従って、トランジスタM1のソース端子とGNDとの間のインピーダンスの大きさは、抵抗器Rs1の抵抗値となる。よって、本実施例の発振回路における利得は、抵抗器Rs1の抵抗値に対する抵抗器RL1の抵抗値との比となる。その比を1以下に設定すれば、利得が1以下となり発振しない。つまり、抵抗器Rs1の抵抗値を抵抗器RL1の抵抗値以上にすれば発振しない。同様に、抵抗器Rs2の抵抗値を抵抗器RL2の抵抗値以上にすれば発振しない。このようにして、周波数が振動子SAWの直列共振周波数よりも小さい場合、発振回路が発振することを抑制することができる。
次に、周波数が振動子SAWの直列共振周波数である場合を考える。この場合、直列共振アーム20におけるインピーダンスの大きさは、抵抗R1の抵抗値のみとなる。振動子SAWにおける抵抗R1の抵抗値は極端に小さな値であり、並列容量C0によるインピーダンスの大きさよりも極端に小さく、抵抗器Rs1の抵抗値よりも極端に小さな値となる。したって、トランジスタM1のソース端子2とGNDとの間のインピーダンスは抵抗R1の抵抗値となる。トランジスタM2のソース端子2’とGNDとの間のインピーダンスも同様である。その結果、本実施例の発振回路における利得は、極めて大きな値となる。このようにして、本実施例の発振回路は、振動子SAWの直列共振周波数で発振する。
次に、周波数が振動子SAWの直列共振周波数よりも大きい場合を考える。この場合、直列共振アーム20におけるインピーダンス大きさは、インダクタL1により、大きくなる。一方、並列容量C0によるインピーダンスは、周波数が大きくなるにしたがって小さくなる。抵抗器Rs1の大きさは一定であるので、トランジスタM1のソース端子2とGNDとの間のインピーダンスは、並列容量C0によるインピーダンスが支配的となる。トランジスタM2のソース端子2’とGNDとの間のインピーダンスも、並列容量C0によるインピーダンスが最も小さな値となる。仮に、並列容量C0によるインピーダンスよりも抵抗器RL1の抵抗値または抵抗器RL2の抵抗値が大きい場合、利得が1より大きくなり、発振する可能性がある。
図4は、共振周波数とインピーダンスの関係を模式的に表す説明図である。図4に示すように、一般的な発振で使用する振動モードには共振点frと反共振点faとの2点が存在する。共振点frでの使用は振動子のインピーダンスが最も小さくなる帯域であり、反共振点faは逆に振動子のインピーダンスが最も大きくなる帯域である。そして、前述した特許文献2では反共振点faの帯域を採用し、本実施例では共振点frの帯域を採用している。
図5は、共振周波数と利得(Av)との関係を模式的に表す説明図である。図5において、共振点frでは利得(Av)が最大値を示し、使用帯域よりも共振周波数が高い領域において利得(Av)が上昇していくことを表している。これは、使用帯域よりも高い周波数でも発振しまう領域があることを示している。
(第2実施例)
図6は、第2実施例に係る発振回路を示す回路図である。図6において、トランジスタM1のドレイン端子1と電源電圧Vddとの間に、抵抗器RL1と並列接続されるコンデンサCp2と、トランジスタM2のドレイン端子1’と電源電圧Vddとの間に抵抗器RL2と並列接続されるコンデンサCp2とから構成されている。他の構成は第1実施例(図1、参照)と同じ構成であるので説明を省略する。
(第3実施例)
図7は、第3実施例に係る発振回路を示す回路図である。図7において、トランジスタM1のドレイン端子1と電源電圧Vddとの間にはトランジスタM3,M4からなる第1ドレイン負荷回路としての定電流回路が備えられている。また、トランジスタM2と電源電圧Vddとの間にはトランジスタM3,M5からなる第2ドレイン負荷回路としての定電流回路が備えられている。
(第4実施例)
図8は、第4実施例に係る発振回路を示す回路図である。図8において、トランジスタM1のドレイン端子1と電源電圧Vddの間には、コンデンサCdとインダクタLdとが並列接続され、同様に、トランジスタM2のドレイン端子1’と電源電圧Vddの間には、コンデンサCdとインダクタLdとが並列接続されている。
つまり、ソース負荷回路及びドレイン負荷回路としてLC並列共振回路を構成する。
(第5実施例)
図9は、第5実施例に係る発振器の1例を示す回路図である。図9において、トランジスタM1のドレイン端子1と電源電圧Vddとの間に第1ドレイン負荷回路としての定電流回路I2と、トランジスタM2のドレイン端子1’と電源電圧Vddとの間に第2ドレイン負荷回路としての定電流回路I3とが、備えられている。
また、能動素子のコモンモードに依存しない回路ができるので、第1能動素子と第2能動素子のミスマッチやオフセットによる影響がなく、このことからも起動時間の短縮化ができると共に、低電圧駆動やノイズ耐性がある発振回路及び発振器を実現できる。
(第5実施例の変形例)
図10は、第5実施例の変形例に係る発振回路を示す回路図である。図10において、トランジスタM1とトランジスタM5の間に定電流回路I4、トランジスタM2とトランジスタM6の間に定電流回路I5が接続されている。そして、トランジスタM5,M6の共通のソース端子3がGNDに接続されて構成されている。
(第6実施例)
図11は、第6実施例に係る発振回路の1例を示す回路図である。図11において、クロスカップル型回路10は、トランジスタM1のゲート端子とトランジスタM2のドレイン端子との間にコンデンサC3が接続され、トランジスタM2のゲート端子とトランジスタM1のドレイン端子との間にコンデンサC2が接続されて構成されている。
(第7実施例)
図12は、第7実施例に係る発振回路の1例を示す回路図である。図12において、トランジスタM1のゲート端子とドレイン端子の間に増幅器OP1が接続され、トランジスタM2のゲート端子とドレイン端子の間に増幅器OP2が接続され構成されている。
例えば、前述した各実施例においては、第1能動素子および第2能動素子をNch型トランジスタである例を説明した。第1能動素子または第2能動素子は、Pch型トランジスタ、Si−BiCMOS、Siバイポーラトランジスタ、SiGeバイポーラトランジスタ、GaAs−MESFET、GaAs−HEMT、InP−HEMT、P−HEMT、HBTのいずれかあっても良い。
Claims (12)
- 第1能動素子と、第2能動素子と、が備えられ、
前記第1能動素子と前記第2能動素子とが差動接続されるクロスカップル型回路からなり、前記第1能動素子と前記第2能動素子との間に接続される振動子の共振点帯域で発振することを特徴とする発振回路。 - 請求項1に記載の発振回路において、
前記第1能動素子のソース端子は第1ソース負荷回路を介してGNDに接続され、
前記第2能動素子のソース端子は第2ソース負荷回路を介してGNDに接続され
前記第1能動素子のドレイン端子は第1ドレイン負荷回路を介して電源電圧に接続され、
前記第2能動素子のドレイン端子は第2ドレイン負荷回路を介して電源電圧に接続されており、
前記第1ソース負荷回路のインピーダンスの大きさが前記第1ドレイン負荷回路のインピーダンスの大きさ以上であり、かつ、
前記第2ソース負荷回路のインピーダンスの大きさが前記第2ドレイン負荷回路のインピーダンスの大きさ以上であることを特徴とする発振回路。 - 請求項2に記載の発振回路において、
前記第1能動素子のドレイン端子と前記第2能動素子のドレイン端子との間に接続されたコンデンサを備えることを特徴とする発振回路。 - 請求項3に記載の発振回路において、
前記コンデンサの容量が、前記振動子の並列容量の半分であることを特徴とする発振回路。 - 請求項2に記載の発振回路において、
前記第1ドレイン負荷回路と並列接続されるコンデンサと、
前記第2ドレイン負荷回路と並列接続されるコンデンサと、
が備えられていることを特徴とする発振回路。 - 請求項5に記載の発振回路において、
前記コンデンサの容量が、前記振動子の並列容量の半分であることを特徴とする発振回路。 - 請求項2に記載の発振回路において、
前記第1ソース負荷回路と、前記第2ソース負荷回路と、前記第1ドレイン負荷回路と、前記第2ドレイン負荷回路のそれぞれが、定電流回路から構成されていることを特徴とする発振回路。 - 請求項2に記載の発振回路において、
並列接続されたコンデンサとインダクタとから構成される前記第1ソース負荷回路及び前記第2ソース負荷回路と、
並列接続されたコンデンサとインダクタとから構成される前記第1ドレイン負荷回路及び前記第2ドレイン負荷回路と、
が備えられていることを特徴とする発振回路。 - 請求項2に記載の発振回路において、
前記第1ソース負荷回路と、前記第2ソース負荷回路と、前記第1ドレイン負荷回路と、前記第2ドレイン負荷回路のそれぞれが、定電流回路から構成されると共に、
前記第1能動素子のソース端子とドレイン端子との間、前記第2能動素子のソース端子とドレイン端子との間それぞれに、振幅一定化回路が備えられていることを特徴とする発振回路。 - 請求項9に記載の発振回路において、
前記第1能動素子のゲート端子と前記第2能動素子のドレイン端子との間、前記第2能動素子のゲート端子と前記第1能動素子のドレイン端子との間それぞれにコンデンサが備えられていることを特徴とする発振回路。 - 請求項9に記載の発振回路において、
前記第1能動素子のゲート端子とドレイン端子との間、前記第2能動素子のゲート端子とドレイン端子の間それぞれに増幅器が備えられていることを特徴とする発振回路。 - 第1能動素子と、第2能動素子と、が備えられ、
前記第1能動素子と前記第2能動素子とが差動接続されるクロスカップル型回路からなる発振回路と、
前記第1能動素子のソース端子と前記第2能動素子のソース端子との間に接続され、共振点帯域で振動する振動子と、
が備えられていることを特徴とする発振器。
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