JP2022006846A - 電圧制御圧電素子発振器 - Google Patents

電圧制御圧電素子発振器 Download PDF

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Abstract

【課題】ＶＣＸＯで使用されるＭＯＳ型バリキャップのフリッカノイズを低減する手段を提供する。【解決手段】電圧制御圧電素子発振器は、ＭＯＳ型バリキャップ２１、２２を有する。ＭＯＳトランジスタ構造のソースおよび／またはドレインを、バリキャップの一方の電極（第１電極という）とし、ＭＯＳトランジスタ構造のサブストレートを、バリキャップの他方の電極（第２電極という）とする。バリキャップにおいて、ＭＯＳトランジスタ構造のゲート電極にＭＯＳトランジスタ構造のＭＯＳ界面が強反転するのに十分なバイアス電圧（第１バイアス電圧という）がバイアス抵抗（第１バイアス抵抗という）を介して印加される。周波数制御電圧はバイアス抵抗（第２バイアス抵抗という）および圧電素子が接続する端子を介して第１電極に印加される。【選択図】図１

Description

本発明は、ＭＯＳ型バリキャップ特有のフリッカノイズによる位相ノイズの劣化を大幅に抑えることを可能にした電圧制御圧電素子発振器に関する。
水晶等の圧電素子を用いた電圧制御圧電素子発振器において、電圧制御キャパシタとして、ＰＮダイオードやＭＯＳキャパシタ等のバリキャップ（可変容量ダイオード）が用いられている。図２は、従来のＭＯＳキャパシタをバリキャップとして使用したＭＯＳ型バリキャップを用いた電圧制御圧電素子発振器（ＶＣＸＯ）の回路の実施例である。本回路は、外部に配置される水晶振動子等の圧電素子を接続するための外部接続端子Ｘ１およびＸ２を有する。また、ＣＭＯＳインバータ３１を有し、ＣＭＯＳインバータ３１は、入力端子４５と出力端子４６の間に帰還抵抗Ｒｆ３２が並列に接続されており、これら一体で増幅回路を構成する。この増幅回路の出力端子４６と外部端子Ｘ２の間には、制御抵抗Ｒｄ３３およびコンデンサＣpd３５が直列に配置されており、また増幅回路の入力端子４５と外部端子Ｘ１の間には、コンデンサＣpg３４が接続される。
制御電圧ＶＣ３６は、バイアス抵抗Ｒv1３７を介してＸ１端子に接続し、さらにＸ１端子はＭＯＳ型バリキャップ３９のゲートに接続する。ＭＯＳ型バリキャップ３９のソースおよび／またはドレインは抵抗Ｒup４１を介して電源（プラス側）に接続する。同様に、制御電圧ＶＣ３６は、バイアス抵抗Ｒv2３８を介してＸ２端子に接続し、さらにＸ２端子はＭＯＳ型バリキャップ４０のゲートに接続する。ＭＯＳ型バリキャップ４０のソースおよび／またはドレインは抵抗Ｒup４２を介して電源（プラス側）に接続する。ＭＯＳ型バリキャップ３９および４０が形成されるＰ型半導体基板またはＰウエルはグランド接続する。尚、ＣＭＯＳインバータ３１の出力は、たとえば、ＣＭＯＳインバータ４８、レベルシフタ４９、さらには出力バッファ５０で構成される次段の回路へのクロック信号の供給源としての役割を果たしている。また、図２では、ＣＭＯＳインバータのＶＤＤ電圧の一例として安定化電源であるレギュレータ４７を使用しているが、低ノイズで安定した電源を使用可能な場合は必ずしも必要としない。
図３は、ＭＯＳ型バリキャップのフリッカノイズをモデル化した図である。このフリッカノイズはゲートＧに挿入された電源Ｖｎで示されている。図２における回路においてはＭＯＳ型バリキャップ３９、４０にはVC端子３６の制御電圧とこの電源Ｖｎの和が実行的な制御電圧として印加されることになる。従ってフリッカノイズによりＭＯＳ型バリキャップの容量が変動し、これにより発振回路の周波数変動を起こすため、位相ノイズの劣化として現れる。
ＭＯＳ型バリキャップはフリッカノイズＶｎに伴う界面電圧変動による容量変動は、ＭＯＳトランジスタのサイズが大きいほど大きくなる。図４は、図２のＸ１端子側の回路におけるフリッカノイズによるＭＯＳ型バリキャップのＭＯＳ界面電圧変動を求めるための等価回路を示す図である。Ｘ２側の等価回路も同様であるのでＸ１側の回路について以下に記述する。ＭＯＳ型バリキャップは絶縁膜によるキャパシタ７３（絶縁膜容量Ｃox）、空乏層に起因する空乏層キャパシタ７４（空乏層容量Ｃｄ）及びフリッカノイズＶｎの直列接続で現わされている。空乏層キャパシタ７４（空乏層容量Ｃｄ）の1端はグランド７６に接続し、絶縁膜キャパシタ７３（絶縁膜容量Ｃox）の他端はＸ１端子に接続されている。Ｘ１端子には抵抗Ｒｖ７２を介して、Ｖｃ端子に接続され、Ｖｃ端子には制御電圧７１（Ｖ＝Ｖｃ）が印加されている。フリッカノイズＶｎによる絶縁膜キャパシタ７３と空乏層キャパシタ７４の空乏層界面の電圧変動をＶch0とする。
Ｖch0（ＶＣＨ０）は、
Figure 2022006846000002
 で示される。（ωは（ノイズ）周波数、Cd0は空乏層容量、Ｃox0は（ゲート電極）絶縁膜容量、Ｖnはフリッカノイズ電圧、Ｒvはバイアス抵抗）ωが充分低ければ、
Figure 2022006846000003
 また、ωが充分高ければ、
Figure 2022006846000004
 尚、上記において周波数の高低の目安の周波数ｆcは、
Figure 2022006846000005
 となる。たとえば、Ｃd0＝10pF、Ｃox＝35pF、Ｒv（抵抗）＝150kΩとすると、ｆc＝83kHzである。以上から、これをグラフにすると、ＭＯＳ型バリキャップ回路におけるMOSゲートノイズによるＭＯＳ界面電圧（チャネル電圧とも言う）変動ＶCH0（Ｖch0と同じ）は図６のM曲線となる。
特願２０１６－５２３４０５
図６は、従来および本発明のMOS型バリキャップ回路におけるＭＯＳゲートノイズＶｎに対するMOS界面電圧変動を比較した図（グラフ）である。横軸はノイズ周波数で縦軸はMOS界面電圧変動を示す。曲線Mは、従来のMOS型バリキャップ回路におけるゲートノイズＶｎによるMOS界面電圧変動であり、図4における界面電圧Ｖch0の変動を示している。低周波ではMOS界面電圧の変動が大きく（この例では約８０ｋＨｚ以下では80％）、高周波になるに従いMOS界面電圧の変動が小さくなり、１０MＨｚ以上の高周波では殆ど０となる。一方、ＭＯＳ界面に存在するエネルギー準位に電子や正孔等のキャリアがランダムにトラップされることで発生すると言われているフリッカノイズは（１／ｆ雑音）とも呼ばれており、低周波でノイズが大きく、高周波になるに従いノイズ周波数に反比例して小さくなり、１０ＫＨｚから１００ＫＨｚの周波数領域ではバックグランドノイズに埋没する特性となっている。ゲートノイズに対し図６の曲線Ｍで示される周波数特性を有する従来のＭＯＳ型バリキャップ回路において、１／ｆ雑音と呼ばれるフリッカノイズが発生すると、低周波での界面電圧の変動Ｖch0は大きくなり、その結果容量変動ひいては発振周波数変動が大きくなる。
このように従来のMOS型バリキャップは、MOS構造に起因するフリッカノイズ（１／ｆノイズ）に対し位相ノイズが大きく劣化するため、低位相ノイズの発振器においては、バリキャップとしてフリッカノイズがないＰＮダイオードバリキャップを用いることが多い。図９は、ＶＣＸＯ（電圧制御圧電素子発振器）の位相ノイズ特性を示す図である。横軸に発振周波数、縦軸に位相雑音（位相ノイズ）を示す。位相ノイズ（位相雑音）はその周波数当たりの位相変動量（ｄＢc／Ｈｚ）で表す。ＶＣＸＯのバリキャップにＰＮダイオードを用いた場合と従来のＭＯＳを用いた場合を示す。どちらも低周波領域（１ｋＨｚ～１０ｋＨｚ以下）では位相ノイズが大きくなるが、特にＭＯＳを用いた場合に顕著である。この差はＭＯＳ特有のフリッカノイズによる。従って、位相ノイズを下げるには、ＭＯＳ型バリキャップよりＰＮダイオード型バリキャップを使用した方が良いことが分かる。
しかし、ＰＮダイオード型バリキャップは、ＰＮ接合に生ずる空乏層容量変化を利用しているので、接合部での不純物濃度制御が困難であり、素子間や製造ロット間での容量ばらつきが大きいという問題がある。さらに、発振回路等やＩＣにＣＭＯＳデバイスを利用する場合は、ＣＭＯＳプロセスとの整合性が悪いという問題もある。これに対して、ＭＯＳ型バリキャップはＭＯＳ界面近傍の空乏層容量を用いるため、不純物濃度制御が容易であり、素子間や製造ロット間のばらつきが小さいという利点を持つ。さらに、ＭＯＳ型バリキャップはＭＯＳ型であることからＣＭＯＳプロセスとの整合性に優れていて安定生産が可能である。従って、フリッカノイズによる位相ノイズを減少できれば、ＭＯＳバリキャップを採用するメリットは大きい。特に近未来通信には５Ｇ（第５世代移動体通信システム）～６Ｇ（第６世代移動体通信システム）と高速通信が要求されており、位相ノイズの低減が要求されている。このような高速通信用デバイスに対応するために、本発明は、ＭＯＳバリキャップを用いて、ＰＮダイオードバリキャップと同等の位相ノイズ特性を達成するＶＣＸＯ発振回路を提供するものである。
本発明は、従来のＭＯＳ型バリキャップの欠点であるフリッカノイズに起因する位相雑音を低減する回路を提供するものであり、以下の特徴を有する。
（１）本発明は、ＭＯＳ型バリキャップを用いた電圧制御圧電素子発振器であって、ＭＯＳトランジスタ構造のソースおよび／またはドレインを前記バリキャップの一方の電極（第１電極という）とし、ＭＯＳトランジスタ構造のサブストレート（半導体基板またはＰウエル）を前記バリキャップの他方の電極（第２電極という）とし、前記バリキャップにおいて、ＭＯＳトランジスタ構造のゲート電極にＭＯＳ界面が強反転するのに十分なバイアス電圧（第１バイアス電圧という）がバイアス抵抗（第１バイアス抵抗という）を介して印加されており、周波数制御電圧はバイアス抵抗（第２バイアス抵抗という）および圧電素子が接続する端子を介して前記第１電極に印加されることを特徴とする電圧制御圧電素子発振器である。
（２）本発明は、（１）に加えて、前記第１バイアス電圧は、周波数制御電圧よりも大きくする必要があるため、前記電圧制御圧電素子発振器の内部に配置された昇圧回路の出力電圧から作られている。さらに、本発明は、前記昇圧回路に使用するクロック入力信号は、前記電圧制御圧電素子発振器のクロック信号を用い、前記昇圧回路の出力容量を、前記バリキャップを構成するゲート絶縁膜容量よりも小さくすること等を特徴とする。
本発明のＶＣＸＯ回路のＭＯＳバリキャップ周りの回路構成は、ＭＯＳバリキャップのソースおよび／またはドレインを一方の電極（第１電極）とし、ＭＯＳバリキャップのサブストレート（半導体基板）をバリキャップの他方の電極（第２電極という）とし、ＭＯＳバリキャップのゲート電極にＭＯＳバリキャップのＭＯＳ界面が強反転するのに十分なバイアス電圧（第１バイアス電圧という）が印加され、周波数制御電圧ＶＣはバイアス抵抗（第２バイアス抵抗という）を介して第１電極に印加される。この結果、本発明のＭＯＳ型バリキャップでは、従来のＭＯＳ型バリキャップで問題となっているＭＯＳ界面準位に起因するフリッカノイズの影響を受けにくく、ＰＮダイオード型バリキャップ並みの低い位相雑音を実現できる。ＭＯＳ型バリキャップは、従来通りの構造であるため、ＭＯＳ界面の不純物濃度で特性が決まる構造となっていて、不純物濃度の制御が容易であり、素子間や製造ロット間のばらつきが小さいという利点を有する。さらにＣＭＯＳプロセスと整合性が高く、ＩＣの製造コストの低減をはかることもできる。
図１は、ＭＯＳキャパシタをバリキャップとして使用した本発明の電圧制御圧電素子発振器（ＶＣＸＯ）の回路の実施例を示す図である。 図２は、ＭＯＳキャパシタをバリキャップとして使用した従来の電圧制御圧電素子発振器（ＶＣＸＯ）の回路の実施例を示す図である。 図３は、ＭＯＳ型バリキャップのフリッカノイズの回路モデルを示す図である。 図４は、従来のＭＯＳ型バリキャップ回路のフリッカノイズによるＭＯＳ界面電圧変動を求める等価回路を示す図である。 図５は、本発明のＭＯＳ型バリキャップ回路のフリッカノイズによるＭＯＳ界面電圧変動を求める等価回路を示す図である。 図６は、従来および本発明のMOS型バリキャップ回路におけるフリッカノイズによるMOS界面電圧変動（ゲートノイズに対するフィルタリング特性）を比較した図である。 図７は、周波数制御電圧に依存して出力電圧が変化する本発明にかかる昇圧回路の実施例を示す図である。 図８は、図７に示す回路における本発明にかかる昇圧回路の出力電圧（Vｂ）特性を示す図である。 図９は、電圧制御圧電素子発振器の位相ノイズ特性を示す図である。
図１は、本発明のＭＯＳキャパシタをバリキャップとして使用したＭＯＳ型バリキャップを用いた電圧制御圧電素子発振器（ＶＣＸＯ）の回路の実施例を示す図である。図２に示す従来の実施例と類似するので、同じものについては同じ符号を付し詳細な説明を省略する。図２に示す従来の実施例と異なるのは、ＭＯＳ型バリキャップの回路的な接続であり、従来のＭＯＳ型バリキャップでは、（周波数）制御電圧ＶＣおよびＸ１（またはＸ２）端子がＭＯＳキャパシタのゲート電極に接続するのに対して、本発明のＭＯＳ型バリキャップでは、（周波数）制御電圧ＶＣおよびＸ１（またはＸ２）端子がＭＯＳキャパシタのソースとドレインの一方または双方に接続し、さらにＭＯＳキャパシタのゲート電極にはＭＯＳキャパシタのＭＯＳ界面が強反転するのに十分なバイアス電圧がバイアス抵抗を介して印加されることである。
図１に示すように、制御電圧ＶＣ３６は、バイアス抵抗Ｒv1３７を介してＸ１端子に接続し、さらにＸ１端子はＭＯＳ型バリキャップ２１のソースＳおよび／またはドレインＤに接続する。また、ゲート電極Ｇはバイアス抵抗Ｒb1２３を介してバイアス電圧接続端子２６に接続し、バイアス電圧接続端子２６はバイアス電圧発生器（DCブースター）２５に接続する。DCブースター２５はＭＯＳ型バリキャップ２１のＭＯＳゲート界面が強反転するのに十分なバイアス電圧Ｖｂを印加している。また同様に、制御電圧ＶＣ３６は、バイアス抵抗Ｒv2３８を介してＸ２端子に接続し、さらにＸ２端子はＭＯＳ型バリキャップ２２のソースＳおよび／またはドレインＤに接続する。また、ゲート電極Ｇはバイアス抵抗Ｒb２２４を介してバイアス電圧接続端子２６に接続し、バイアス電圧接続端子２６はDCブースター２５に接続する。DCブースター２５はＭＯ型バリキャップ２２のゲート電極直下のＭＯＳ界面が強反転するのに十分なバイアス電圧Ｖｂを印加している。本発明の回路ではMOS型バリキャップのソース・ドレインに制御電圧Ｖｃが印加されるが、強反転層が形成されることによって、制御電圧Ｖｃはソース・ドレインから強反転層を介して容易に空乏層（キャパシタ）へ印加される。
図５は、本発明のＭＯＳ型バリキャップ回路のゲートノイズＶｎによるＭＯＳ界面電圧変動を求める等価回路を示す図である。すなわち、図５は、図１におけるＭＯＳ型バリキャップ２１または２２を含む回路の等価回路と考えることができる。本発明のＭＯＳ型バリキャップでは、ＭＯＳトランジスタ構造のソースとドレインの一方または双方がX１端子に接続し、さらにバイアス抵抗Ｒｖ８２を介して、ＶＣ端子に接続し、ＶＣ端子は周波数制御電圧（Ｖ＝Ｖｃ）８１に接続する。ＭＯＳトランジスタ構造のソースおよび／またはドレインはＭＯＳ型バリキャップの強反転層８９及び空乏層キャパシタ８４を介してグランド８６に接続する。
ＭＯＳ型バリキャップのゲート側端子は、抵抗Ｒｂ（図１における、Ｒｂ１またはＲｂ２と同じ）８７を介して、キャパシタ８８に接続する。図５のＡ端子は図１に示すバイアス電圧接続端子２６と同じであり、電圧増幅器（DCブースター）からの電圧が印加されるが、図５では等価回路としてキャパシタ８８で置き換えている。ゲートノイズＶｎ８５は、絶縁膜キャパシタ８３とバイアス抵抗Ｒｂ８７の間に直列挿入される。
図５に示す本発明のＭＯＳ型バリキャップ回路におけるMOSノイズによるＭＯＳ界面電圧（チャネル電圧とも言う）変動ＶCH（Ｖch）は、
Figure 2022006846000006
 で示される。（Ｃupはキャパシタ８８の出力容量、Ｃdは空乏層容量である。）
ここでＣＴはＣｏｘとＣｕｐの直列容量で以下の式で計算される。
Figure 2022006846000007
 Ｃox≫Ｃupとなるように設計されているとき、
Figure 2022006846000008
 ωが充分小さいとき、
Figure 2022006846000009
 ノイズ周波数が低いとき、1/（ωＣＴ）はＲより極めて大きな値となるので＜数８＞が成立する。ゲートノイズのチャネル電圧変動（界面電圧）VCHに及ぼす影響は極めて小さくなる。フリッカノイズは低周波になるほどノイズが大きくなるが、本発明の回路を用いればＭＯＳ型バリキャップのフリッカノイズによる容量変動を大幅に低減できることになる。また、＜数８＞と＜数２＞から
Figure 2022006846000010
 となるから、周波数の低いノイズにおいて、従来のＭＯＳ型バリキャップ回路と比較して、本発明のＭＯＳ型バリキャップ回路は大幅なノイズ低減を実現することができる。ＶCHは、実数部は周波数の関数ではないので、虚数部がゼロとなるときに最大値を取る。そのときの周波数ωpは、
Figure 2022006846000011
 より、
Figure 2022006846000012
 たとえば、Ｃｄ＝５pF、Ｃup＝2pF、Ｒv＝150kΩ、Ｒb＝300kΩとすると、ｆp（周波数）＝237kHzである。また、最大値は、
Figure 2022006846000013
 ωが充分大きいときは、
Figure 2022006846000014
 従って、＜数１３＞と＜数３＞より、
Figure 2022006846000015
Figure 2022006846000016
 とすると、
Figure 2022006846000017
 となり、高周波ゲートノイズがチャネル電圧に及ぼすノイズ軽減率はＲvとＲbの比程度となる。
このことは、第１バイアス抵抗Ｒｂが第２バイアス抵抗Ｒvより大きければ、本発明のＭＯＳ型バリキャップ回路は、従来のＭＯＳ型バリキャップ回路よりも、高周波ノイズに対してもノイズを軽減することができる。ただし、200ＫＨｚ以上の周波数領域におけるフリッカノイズはバックグランドノイズにほぼ埋没しているのでこの軽減効果は大きいとは言えないが、全周波数領域で従来回路より優れたノイズを得ることを可能とする。
以上から、本発明のＭＯＳ型バリキャップ回路におけるＭＯＳ界面電圧（チャネル電圧）変動をグラフにすると図６のＮ曲線となる。
図６はノイズＶｎが周波数依存を持たず一定であるとした場合のＭＯＳ界面電圧変動のグラフである。本発明のＭＯＳ型バリキャップ回路におけるＭＯＳ界面電圧変動はＮ曲線に示すように、従来のＭＯＳ型バリキャップ（Ｍ曲線）に比べるとかなり小さい。特にフリッカノイズが1/ｆの周波数特性を持っていることを考慮すると本発明の低周波領域におけるノイズ低減効果が極めて大きいことがわかる。
図７は、周波数制御電圧に依存して出力電圧が変化する本発明にかかる昇圧回路の実施例を示す図である。図７では、クロック信号９１がバッファードライバとしてのインバータ９２を介して、キャパシタ９３、ダイオード９４、９５からなる昇圧回路に入力されている。ダイオード９４には周波数制御電圧VCが接続されているため、ＶＤＤとＶＣの和の電圧が端子９９のＶｂの電圧として出力される。実際のダイオードでは順方向の電圧降下があるためＶｂの電圧はＶｄｄとＶＣ電圧の和からこの電圧降下分だけ低い電圧がＶｂから出力される。これを示したものが図８である。図８は、周波数制御電圧VCに対する昇圧回路の出力電圧（Vｂ）の特性を示す図である。すなわち昇圧回路の出力電圧VｂはＶｃに連動して増減している。
図７のクロック信号９１として図１に示すレベルシフタ４９より後段のクロック信号を用いる。こうすることで、ＤＣブースター及び出力電圧Ｖｂは発振器のクロック信号が持っている周波数成分以外の信号を含まないため、クロック出力信号の位相ノイズを劣化させない。このVｂは図８に示すように周波数制御電圧Vｃに連動して増減し、常にＶｃよりも高電圧に維持されるので、ＭＯＳバリキャップの界面に強反転層を形成できるとともに、MOSバリキャップのゲート絶縁膜には、VｂとVcの電圧差の電圧が印加されるだけであるから、MOSバリキャップのゲート絶縁膜には過大な電圧は印加されない。すなわち、図８に示すように、VｂとVcの電圧差は回路の電源電圧（Vｄｄ）を越えることはないので、ゲート絶縁膜の破壊もなく、またMOSバリキャップのゲート絶縁膜の信頼性を劣化させることがない。このゲート絶縁膜にかかる電圧は、Ｘ１あるいはＸ２が発振信号により大きく振動している動作状態においても、ＤＣブースター２５の出力容量Ｃｕｐがゲート容量Ｃｏｘに較べて小さく設定されていれば、ゲート電圧がＸ１及びＸ２に連動して上下するため、過大となる心配はない。
以上詳細に説明した様に、本発明のＭＯＳ型バリキャップは、ＭＯＳトランジスタ構造のソースおよび／またはドレインを一方の電極（第１電極）とし、ＭＯＳトランジスタ構造のサブストレートを前記バリキャップの他方の電極（第２電極という）とし、ＭＯＳトランジスタ構造のゲート電極にＭＯＳトランジスタ構造のＭＯＳ界面が強反転するのに十分なバイアス電圧（第１バイアス電圧という）を印加し、周波数制御電圧はバイアス抵抗（第２バイアス抵抗という）を介して第１電極に印加される。この結果、本発明のＭＯＳ型バリキャップでは、従来のＭＯＳ型バリキャップで問題となっているＭＯＳ界面準位に起因するフリッカノイズの影響を受けにくく、ＰＮダイオード型バリキャップ並みの低い位相雑音を実現できる。尚、本明細書において、明細書のある部分に記載し説明した内容について記載しなかった他の部分においても矛盾なく適用できることに関しては、当該他の部分に当該内容を適用できることは言うまでもない。さらに、前記実施形態は一例であり、要旨を逸脱しない範囲内で種々変更して実施でき、本発明の権利範囲が前記実施形態に限定されないことも言うまでもない。
本発明のＭＯＳ型バリキャップは、電圧制御圧電素子発振器だけでなく、位相同期回路や周波数シンセサイザ等の従来のバリキャップを使用する回路に使用することができる。
２１、２２・・・ＭＯＳキャパシタ、２３、２４・・・バイアス抵抗、２５・・・電圧増幅器、
２６・・・バイアス電圧接続端子、３１・・・ＣＭＯＳインバータ、３２・・・帰還抵抗、
３３・・・制御抵抗、３４、３５・・・コンデンサ、３６制御電圧、３７、３８・・・バイアス抵抗、
３９、４０・・・ＭＯＳ型バリキャップ、４１、４２・・・抵抗、４５・・・入力端子、４６・・・出力端子、
４８・・・ＣＭＯＳインバータ、４９・・・レベルシフタ、５０・・・出力バッファ、５１・・・Ｐ型半導体基板、
５３・・・ゲート電極、５４・・・ゲート絶縁膜、５５、５６・・・ソース（Ｓ）・ドレイン（D）、
５７・・・空乏層領域、５８・・・反転層、５９、６０・・・空乏層、７１・・・制御電圧、７２・・・バイアス抵抗、
７３・・・キャパシタ、７４・・・キャパシタ、７５・・・フリッカノイズ、７６・・・グランド、
８１・・・制御電圧、８２・・・抵抗、８３・・・絶縁膜キャパシタ、８４・・・空乏層キャパシタ、
８５・・・フリッカノイズ、８６・・・グランド、８７・・・抵抗、８８・・・キャパシタ、９１・・・クロック信号、
９２・・・インバータ、９３・・・キャパシタ、９４、９５・・・ダイオード、９７・・・キャパシタ、

Claims (7)

  1. ＭＯＳ型バリキャップを用いた電圧制御圧電素子発振器であって、
    ＭＯＳトランジスタ構造のソースおよび／またはドレインを前記バリキャップの一方の電極（第１電極という）とし、ＭＯＳトランジスタ構造のサブストレートを前記バリキャップの他方の電極（第２電極という）とし、
    前記バリキャップにおいて、ＭＯＳトランジスタ構造のゲート電極にＭＯＳトランジスタ構造のＭＯＳ界面が強反転するのに十分なバイアス電圧（第１バイアス電圧という）がバイアス抵抗（第１バイアス抵抗という）を介して印加されていることを特徴とする、電圧制御圧電素子発振器。
  2. 周波数制御電圧はバイアス抵抗（第２バイアス抵抗という）を介して前記第１電極に印加されることを特徴とする、請求項１に記載の電圧制御圧電素子発振器。
  3. 前記第１バイアス抵抗が周波数制御電圧とバリキャップの前記第１電極の間に挿入されるバイアス抵抗（第２バイアス抵抗という）より大きいことを特徴とする、請求項１または２に記載の電圧制御圧電素子発振器。
  4. 前記第１バイアス電圧は、前記電圧制御圧電素子発振器の内部に配置された昇圧回路の出力電圧から作られていることを特徴とする、請求項１～３のいずれかの項に記載の電圧制御圧電素子発振器。
  5. 前記昇圧回路の出力電圧は、前記周波数制御電圧に連動して増減することを特徴とする、請求項４に記載の電圧制御圧電素子発振器。
  6. 前記昇圧回路に使用するクロック入力信号は、前記電圧制御圧電素子発振器のクロック信号を用いていることを特徴とする、請求項４または５に記載の電圧制御圧電素子発振器。
  7. 前記昇圧回路の出力容量を、前記バリキャップを構成するゲート絶縁膜容量よりも小さくしたことを特徴とする、請求項４～６のいずれかの項に記載の電圧制御圧電素子発振器。
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