JPH09502572A - 電荷結合装置及びこの装置を具える撮像装置 - Google Patents

Abstract

(57)【要約】 本発明は埋込みチャネルを有する電荷結合装置であって、前記埋込みチャネル中に設けられ電荷結合装置の埋込みチャネルとは反対の導電型の表面チャネルを有するＭＯＳＴにより電荷が検出される電荷結合装置に関するものである。ソース領域はＣＣＤチャネルの中央に位置し、チャネル画成領域と同時に形成される。ゲート電極はソース領域の両側に位置する２つの部分を有し、これらの部分は表面で見てソース及びドレイン領域に重ならない。ゲート電極の下側には、ＣＣＤチャネルと同一の導電型であるもＣＣＤチャネルよりもドーピング濃度が高い領域が形成され、この領域が読出し処理中に読出すべき電荷パケットに対する電荷蓄積領域を形成している。ソース及びドレイン領域は延長部によりＭＯＳＴのチャネル領域に接続されている。検出器は自己整合的に製造でき、その電荷蓄積容量が大きく、その雑音特性が良好であり、その動作は高速である。

Description

【発明の詳細な説明】 電荷結合装置及びこの装置を具える撮像装置 本発明は、第１導電型の表面領域の形態の電荷転送チャネルが表面に設けられ ている半導体本体を具える埋込チャネル型の電荷結合装置であって、前記の表面 領域は第１導電型とは反対の第２導電型の画成領域により半導体本体中で横方向 に画成されており、この表面領域には絶縁ゲート表面チャネル電界効果トランジ スタの形態の電荷検出器が設けられ、電荷転送チャネル中には局部的に第２導電 型の表面領域が設けられて電界効果トランジスタのソース領域を形成しており、 電荷転送チャネルの両側における第２導電型の画成領域の部分がソース領域に近 接する電界効果トランジスタのドレイン領域を形成しており、ソース領域とドレ イン領域との間の電荷転送チャネルの部分が電界効果トランジスタのチャネル領 域を形成している当該電荷結合装置に関するものである。本発明は更に、このよ うな電荷結合装置が設けられた撮像装置にも関するものである。 この種類の電荷結合装置は特に米国特許第４，０７４，３０２号明細書から既 知である。この米国特許明細書には、電荷パケットの大きさを決定しうるｐ型絶 縁ゲート表面チャネル電界効果トランジスタが設けられたｎ型埋込みチャネルを 有する電荷結合装置が記載されている。ソース領域はｎ型ＣＣＤチャネル中のｐ 型表面領域を以て構成でき、ドレイン領域は、このｐ型表面領域に近接しＣＣＤ チャネルの横方向境界を構成する部分を以て形成されている。トランジスタ（以 後簡単のためにＭＯＳＴと称する）の電流方向は通常ＣＣＤの電流方向に対し交 差している。動作中は、ＭＯＳＴのゲート電極にＭＯＳＴのしきい値電圧を越え る電圧を印加する。電子のパケットより成る、読出すべき電荷パケットはＭＯＳ Ｔのチャネルの下側に転送される。ＭＯＳＴの下側のＣＣＤチャネル中のｎ型ド ーピング濃度はＭＯＳＴの下側に電荷を蓄積する目的で高められている。電荷パ ケットはＭＯＳＴのバックゲートとして作用し、その電位、すなわち電荷パケッ ト中の電子の個数がＭＯＳＴのチャネルの導通度を変える。電荷パケットの値は 、例えばＭＯＳＴをソースホロワ回路で設けてチャネルの導電度を測定すること により決定しうる。電荷パケットは読出し後次なる処理のために更に転送される か或いは排除される。この際、実質的にすべての電子がＭＯＳＴの下側の電荷蓄 積位置から除去される為、例えば、ソースホロワに接続された電気的に浮動の高 ドーピング領域に電荷が蓄積される浮動拡散部を有する出力端に生じるようなリ セット雑音が全く或いは少なくとも殆ど生じない。米国特許第４，０７４，３０ ２号明細書の図４には、ＭＯＳＴのチャネルがＣＣＤチャネルの幅のほぼ半分に 制限され、これにより検出器の感度を更に高めるようにした実施例が示されてい る。この図４に関連する説明では、実際に、ＭＯＳＴを両側構造に形成し、ＭＯ ＳＴが実際上ＣＣＤチャネルの幅全体に亘って延在するようにすることができる ということを述べているが、このようにすると感度を悪くするということも述べ ている。更に、この例のトランジスタは自己整合で製造することができず、従っ て、製造処理が一層困難となる。その理由は特に、装置の寸法がますます小さく なっている為である。 電荷検出器の設計に当たっては、特に、雑音特性、電荷容量、帯域幅及び動作 速度に関する条件をも満足させる必要がある。検出器をソースホロワ構造に接続 すると、信号対雑音比は一般に、トランジスタを流れる電流が所定寸法の電荷パ ケットに対し大きくなればなる程、すなわちトランジスタのＷ／Ｌ比が大きくな ればなる程比例して良好になる。しかし、通常は、トランジスタの幅が増大する と感度が減少する。通常高感度にするのが好ましい為、殆どの既知の構造のもの は雑音特性に関して可成り悪いものである。しかし、感度の最適化はしばしば例 えば電荷パケットの最大寸法を犠牲にする為、電荷容量のような他の重要な特性 が改善できれば、感度を幾分小さくするのを受入れるのが重要となる。 更に、既知の例は通常、チャネル領域の長さＬが電荷結合装置のクロック電極 の長さＬよりも著しく長く従って出力段の動作が装置の他の部分よりも著しく遅 くなるように設計されている。 本発明の目的は、特に、充分に高い感度に加えて高い信号対雑音比を有する出 力増幅器を具える電荷結合装置を提供せんとするにある。本発明の他の目的は、 充分に速い速度で動作しうる上述した電荷結合装置を提供せんとするにある。本 発明の更に他の目的は、少なくとも大部分を自己整合的に製造しうる上述した電 荷結合装置を提供せんとするにある。 本発明による電荷結合装置は、ゲート電極が、表面で見てソース領域の両側に 位置する２つの副領域を有し、これら副領域はソース領域と画成領域との間に重 なり無く延在し、電荷転送チャネルと同じ導電型であるが電荷転送チャネルより も高いドーピング濃度を有する１つ又は数個の領域が電荷転送チャネル内に設け られ、前記の１つ又は数個の領域は少なくとも大部分がゲート電極の副領域の下 側のみに延在しており、ソース及びドレイン領域には、表面で見てソース及びド レイン領域とゲート電極の副領域との間に延在する第２導電型の延長部が設けら れていることを特徴とする。 本発明によれば、電界効果トランジスタが両側構造に設計されている為、比較 的幅の広いチャネルが得られ、このことは信号対雑音比にとって好ましいことで ある。このことは、ゲート電極の幅をその下側の電荷転送チャネルの動作速度が 許容しえない程度に遅くなるような幅とすることなく達成しうる。検出すべき電 荷パケットに対する電荷蓄積位置を規定する高いドーピング濃度の領域が主とし て電界効果トランジスタのゲート電極の下側に設けられているという事実の為に 、検出器の感度が可成り増大する。トランジスタを、後の図面に関する説明から 明らかとなるように、ＭＯＳＴ ＩＣにおけるＬＤＤ構造に関連する構成にする ことにより、電荷結合装置をほぼ自己整合的に製造しうる。 特に、処理工程数が少なくなる利点を有する好適例では、第２導電型のソース 領域及び画成領域を、１回の同じドーピング工程で半導体本体中に設けられた領 域を以って構成する。この場合、ソース領域及び画成領域を表面から電荷転送チ ャネルの少なくとも厚さ全体に亘って半導体本体中に延在させるのが有利である 。ソース領域と画成領域との短絡を簡単に防止できる（これは基板がブルーミン グ防止ドレインとして作用する撮像装置では容易に達成しうる）好適例では、半 導体本体が第１導電型の基板を有し、この基板は少なくとも表面とは反対側で第 ２導電型の中間挿入領域により電荷転送チャネルから分離されており、この中間 挿入領域の厚さ及びドーピング濃度は、動作中基板と電荷転送チャネルとの間の 中間挿入領域の厚さ全体に亘って延在する空乏領域が形成される程度に小さくな っているようにする。電界効果トランジスタのソース及びドレイン領域とゲート 電極との間の重なり、従ってキャパシタンスを制限する利点を有する他の例では 、ソース及びドレイン領域の延長部の厚さがソース及びドレイン領域の厚さより も薄くなるようにする。 通常の装置では、電荷結合装置はｎチャネルを有し、電界効果トランジスタは ｐチャネル型である。電界効果トランジスタのソース及びドレイン領域と延長部 とは、ドーパントとしてＢが用いられたｐ型ドーピングされた領域を以って構成 されている。この場合、Ｂの拡散率は比較的高い為、ゲート電極と延長部との間 には比較的大きな重なりが得られる。従って、Ａｓ又はＳｂのような拡散率がよ り小さいドーパントが好ましいが、これらのドーパントはｎ導電型を与えるもの である。延長部に対するドーパントとして例えばＡｓを用いうる利点を有する主 な例では、電荷転送チャネルをｐ型とし、電界効果トランジスタのソース及びド レイン領域をｎ型とする。 本発明を以下に実施例及び添付図面につき詳細に説明する。 図１は、本発明による電荷結合装置の出力段を示す平面図であり、 図２は、図１のII−II線上を断面とする断面図であり、 図３は、図１のIII−III線上を断面とする断面図であり、 図４及び５はそれぞれ、製造の数工程における図１のIII−III線及びII−II線 上を断面とする断面図であり、 図６は、本発明の第２の実施例の、図２に対応する断面図であり、 図７は、本発明による電荷検出器と組合せて用いうる抵抗を示す断面図である 。 図面は線図的なものであり、各部の寸法は実際のものに正比例して描いていな いことに注意すべきである。 図中、符号１は、例えば二次元撮像装置の水平出力レジスタを構成する埋込み チャネル電荷結合装置の電荷転送チャネルを表わす。像を受け電荷に変換する装 置部分はそれ自体既知の構成としうる為、この装置部分は図に示さない。更に、 以下に説明する出力段は他の装置において、例えば一次元のライン撮像装置にお ける読出しレジスタとして、又信号処理に対し用いられる装置としても用いるこ とができること明らかである。 本例における電結合装置はｎチャネル型とする。この目的のために、電荷転送 チャネルを、本例の場合シリコンより成る単結晶半導体本体２のｎ型表面領域を 以って構成する。電荷転送チャネル１は、反対導電型、本例の場合ｐ型の半導体 領域より成る画成領域３により半導体本体２内で横方向で画成されている。この チャネル１は、その下側ではこのチャネル１とでｐｎ接合５を形成するｐ型領域 ４により画成され、既知のように動作中このｐｎ接合５にまたがって逆方向電圧 が印加される。ここに示す例以外の例では、領域４をｐｎ接合５から更に下方に 向けて半導体本体２の厚さ全体に亘って延在させることができる。しかし、本例 では、半導体本体が、ｐ型領域４により電荷転送チャネル１から分離されたｎ型 基板６を有しており、このｐ型領域４が基板６と、チャネル１との間の中間挿入 領域を形成している。基板６は既知のように、局部的な過露光の場合の電荷キャ リヤに対するドレインとして用いることができ、これによりブルーミングが阻止 される。ｐ型層は層１と基板６との間の電位障壁を形成する。所望レベルの障壁 を得るために、層４の厚さ及びドーピング濃度を、この層が動作中その厚さ全体 に亘って空乏化されるように選択する。 電荷転送及び電荷蓄積は通常のようにクロック電極のシステムにより制御され る。これらクロック電極のうちの３つのクロック電極のみを、すなわちクロック 電極７，８及び９を図示しており、これらクロック電極は図３に示すように通常 のように多結晶シリコン（ポリ）の２層又は３層構造を以って構成することがで きる。電極７〜９は例えばシリコン酸化物の薄肉ゲート誘電体１０上に設ける。 他の材料より成る又は異なる材料の組合せより成るゲート誘電体を用いることも できること明らかである。（電荷転送が左側から右側に行なわれるものと仮定し て）これらクロック電極の後に出力ゲートを構成する電極１１が設けられ、この 電極１１には動作中、定電圧が印加され、これにより電荷検出器へのクロック電 圧のクロストークを阻止する。 出力ゲート１１には、絶縁ゲート表面チャネル電界効果トランジスタより成る 電荷検出器１２が続く。このトランジスタを（そのゲートが通常金属ではなくポ リを以って構成されているが）ＭＯＳＴと称する。このＭＯＳＴはｐチャネル型 であり、ｎ型電荷転送チャネル１内に局部的に設けられているｐ型表面領域より 成るソース領域１４を具えており、このソース領域には接続部１５が設けられて いる。両側で領域１４に正対して位置するｐ型画成領域３の部分１６がＭＯＳＴ １２のドレイン領域を形成し、これらに線図的に示すドレイン電極１７が設けら れている。ＭＯＳＴのチャネルは、表面に隣接し且つソース領域１４及びドレイ ン領域１６間に位置する電荷転送チャネルの部分を以って構成される。 本発明によれば、ＭＯＳＴのゲート電極は、図１から明らかなようにソース領 域１４の両側に位置する２つの副領域１８ａ，１８ｂを有し、これら副領域はソ ース領域１４及びドレイン領域１６を覆わない。ゲート電極の副領域１８ａ及び １８ｂは図面の平面以外で導電的に相互接続させることができる。チャネル１よ りも高いドーピング濃度を有し、検出すべき電荷パケットに対する電荷蓄積位置 を形成する２つのｎ型領域１９はゲート電極１８の下側で電荷転送チャネル１内 に形成される。ソース領域１４及びドレイン領域１６には、これらソース領域１ ４及びドレイン領域１６とゲート電極副領域１８ａ及び１８ｂとの間に延在する ｐ型延長部２６が設けられる。 図示の実施例の電荷検出器１２には絶縁ゲートリセットトランジスタ２０が続 き、このトランジスタのソースはＭＯＳＴ１２の電荷蓄積領域１９を以って構成 され、ドレインは電気接続部２２が設けられた電荷転送チャネル１の部分２１を 以って構成される。 この装置の動作を以下に簡単に説明する。より詳細な説明は特に米国特許第４ ，０７４，３０２号明細書になされている。検出器がソースホロワ形態で接続さ れている図示の状態では、電荷蓄積領域１９に電子が存在してもＭＯＳＴ１２の ソース領域１４及びドレイン領域１６間にｐ型反転チャネルが形成されるような 電圧をゲート電極１８に印加する。クロック電極９の下側に蓄積された電子のパ ケットは電極９における電圧を減少させることによりゲート電極１８の下側の電 荷蓄積領域１９に転送され、これによりいわゆるバックゲート法でＭＯＳＴ１２ のソース及びドレイン間の導通度を制御する。読出すためには、ソース領域１４ が電流源２３に接続されているソースホロワ回路の形態でＭＯＳＴ１２を設ける ことができる。信号は出力端子２４から取出すことができる。電子のパケットは リセットゲート２０及びドレイン２２を経て読出しが行なわれた後に放電させる ことができる。 上述した装置の製造は、例えば比較的低いオーム抵抗性のｎ型基板と、比較的 高い固体抵抗、例えば４・１０¹⁴原子／ｃｍ³のドーピング濃度でこの基板上に 設けられたｎ型エピタキシアル層２とから成るｎ型シリコン本体を以って開始す る。イオン注入により表面にｐ型ウェルを設け、次にこのｐ型ウェルからｐ型層 ４を形成する。このイオン注入は例えば、約８０ＫｅＶのエネルギー及び１．１ ・１０¹²／ｃｍ²のドーズ量での硼素イオンを以って行ない、熱処理後３．５μ ｍの深さのｐ型ウェルが得られる。このようにして得られたｐ型ウェル内に深い ｎ型イオン注入により電荷転送チャネル１を形成する。この場合も、イオン注入 エネルギーを約８０ＫｅＶにするとともに、ドーズ量を約１．１・１０¹²燐原子 ／ｃｍ²にし、熱処理後約０．８μｍの深さの電荷転送チャネル１を得る。従っ て、チャネル１と基板６との間のブルーミング防止用の障壁層４に対し約２．７ μｍの厚さの層が残存する。すなわち、この層は通常の動作電圧での動作中その 厚さ全体に亘って空乏化される程度に薄肉となる。第３のドーピング工程で、チ ャネル画成領域３と、ソース領域１４と、ドレイン領域３，１６とを設ける。こ の目的のために、ドーピングマスクを用いて、硼素イオンを約５０ＫｅＶのエネ ルギー及び２・１０¹³／ｃｍ²のドーズ量で注入する。図示の例では、ソース及 びドレイン領域の双方がｐ型領域４に隣接する。しかしこのことは欠点となるも のではない。その理由は、このｐ型領域の層は動作中空乏化され、従ってソース 及びドレイン間の導電性の接続部を構成しない為である。これら３つのイオン注 入工程後、半導体本体の表面上にゲート誘電体１０を形成する。このゲート誘電 体の層は単一の酸化物層の形態で設けることができるが、シリコン酸化物とシリ コン窒化物との複合層として設けることもできる。 ゲート誘電体１０上には、ドーピングしたポリの第１層を形成し、この第１層 から電極８，１１及び２０を、マスキングしたエッチング工程により得る。次に 、このアセンブリにマスク２５、例えばホトレジスト層を被覆し、このマスクが ポリ電極１１及び２０と相俟って、領域１９を画成するドーピング窓を形成する ようにする。この場合、電荷転送方向で見て、領域１９がゲート１１及び２０に 対して自動的に整合される為、この方向での臨界的な整合が回避されるというこ とに注意すべきである。これに対し交差する方向では、表面を、図４に破線で示 すマスク２５の部分２７によりマスクし、この部分２７により、少なくとも、後 の工程で延長部２６を設ける領域をほぼ被覆する。次に、燐イオンを１８０Ｋｅ Ｖのエネルギー及び２・１０¹²／ｃｍ²の濃度で半導体本体中に注入してｎ型領 域１９を得る。この段階での装置を図４に示す。 マスク２５を除去し、熱処理を行なった後、第２のポリ層を設け、このポリ層 からゲート７，９及び１８ａ，１８ｂを形成する。電荷転送方向に対し平行な方 向では、ゲート１８の縁部が実際上領域１９の縁部と一致する。 これに対し交差する方向、すなわちソース領域１４からドレイン領域１６に向 かう方向では、ゲート１８が領域１９と自己整合されない為、領域１９がこの方 向でゲートを越えて突出するおそれがある。生じるおそれのあるこのような不整 合は、ソース領域１４及びドレイン領域１６とゲート１８との間に位置する領域 中にｐ型延長部２６を設けることにより少なくとも部分的に補償される。この目 的のために、ポリにより被覆されていない表面の部分をイオン注入に対してマス クする他のマスク２８を設ける。図５はこの段階での装置を図１のII−II線上を 断面として示している。次に、前記の延長部を、例えば２５ＫｅＶのエネルギー 及び５・１０¹²／ｃｍ²のドーズ量で硼素イオンを注入することにより設けるこ とができる。ゲート１８はイオン注入マスクとして作用する為、延長部２６は図 ２に示すようにゲート１８に対して正確に整合され、従って、ゲート１８に対す る領域１９の不整合により生じる影響を少なくとも部分的に過ドーピングにより 補償する。延長部２６はＭＯＳＴ１２を低抵抗にするばかりではなく、その深さ は浅い為、ゲート１８ａ及び１８ｂとの重なり、従って寄生キャパヒタンスがほ んのわずかとなり、このことはトランジスタの雑音特性にとって好ましいことで ある。ｎチャネルＭＯＳトランジスタに対するｎ型領域を設けたり、接点を設け たり、装置を表面安定化層で被覆したりするような他の処理工程は当該技術分野 において既知の方法で行なうことができ、その更なる説明は省略する。 前述した電荷検出器は十分自己整合的に製造しうる。ゲート１８を設ける前に ドーピングされる領域１９も延長部２６の為にゲート１８に対して実際に正確に 位置決めされるということに特に注意すべきである。このことは電荷検出器の感 度にとって重要なことである。その理由は、検出すべき電荷パケットが主として この正確な位置決めのためにゲート１８の下側の電荷蓄積領域内に蓄積され、こ の電荷蓄積領域からＭＯＳＴのチャネル中の表面電位を、従ってＭＯＳＴの導電 度を決定する為である。更に、ＭＯＳＴ検出器が両側構造である為、トランジス タの実効幅が広く、従ってトランジスタの雑音特性及び電荷蓄積容量が良好とな る。又、同時に、電荷結合装置のゲート電極としても作用するゲート１８がクロ ック電極７，８，９等の長さに匹敵する幅を有しうる為、電荷結合装置の速度特 性が全く或いは殆ど影響を受けない。 図６は、本発明による装置の第２の実施例の、図２の断面に対応する断面を示 す。説明を簡単にするために、図６において図２の構成部に対応するものに同じ 符号を付した。本例の場合、図２の実施例との主たる相違点は、電荷結合装置が 相補の導電型、すなわち信号が正孔パケットで形成されるｐ型であり、電荷検出 器がｎチャネル型の表面ＭＯＳＴを以って構成されているという点である。この 目的のために、ｐ型半導体本体６内に設けられ、中間挿入ｎ型領域４によりこの ｐ型半導体本体６から分離されているｐ型表面層１を以って電荷転送チャネルを 形成する。電荷転送チャネルは、この場合ｎ導電型である画成領域３により横方 向で画成されている。電荷蓄積領域１９はそのドーピング濃度が層１のドーピン グ濃度よりも高いｐ型領域を以って形成されている。ソース領域１４及びドレイ ン領域１６と、これらソース及びドレイン領域をゲート１８ａ及び１８ｂの下側 のチャネル領域に接続する延長部２６とはｎ型領域から形成されている。 本例の場合、特に、電子の移動度が正孔の移動度よりも高く、従って電流も高 くなる為に、雑音特性が良好になり、拡散定数が低いＡｓ又は可能ならばＳｂの ようなドーパントを延長部２６のドーピング用に用いることができ、この拡散定 数はＢの拡散定数よりも少なくとも著しく低く、従って延長部２６がゲート１８ の下側に全く或いはほんのわずかしか延在しない為、寄生キャパシタンスも極め て低くなるという利点が得られる。 ドーピング濃度は前の例のドーピング濃度に一致させることができる。前の例 との他の相違点は、ソース領域１４及びドレイン領域１６と画成領域３とが領域 ４中に延在せず、半導体本体の表面から電荷転送チャネル１の厚さの一部に亘っ て延在するだけであるという点である。領域３，１６と領域４との間にはｐ型層 １の一部分が残存し、この部分は電界効果によりピンチオフさせることができる 。本例では、漏洩電流が領域４を経てＭＯＳＴのソース領域１４及びドレイン領 域１６間に流れるおそれが回避される。 電流源２３（図１）としては、それ自体既知の方法で抵抗を用いることができ る。図７はこの目的に特に適した実施例を示し、この場合寄生キャパシタンスが 極めて低くなるという利点が得られる。一例として示す本例は図１によるｎチャ ネルＣＣＤの第１実施例に適合しうる。図６の実施例における電流源として適し た抵抗は導電型を反転させることにより簡単に得ることができる。抵抗はｎ型領 域３０を有し、このｎ型領域３０はｎ型ＣＣＤチャネル１と同時に形成され、従 ってチャネル１と同じ厚さ及び同じ組成を有する。抵抗領域３０には、それぞれ 最低電圧及び最高電圧に対する２つの接続接点３１及び３２が設けられている。 領域３０は半導体本体２内でｐ型領域３３により囲まれており、このｐ型領域は ｐ型ウェル４（図２及び３）と同時に形成され、従って領域４と同じ厚さ及び同 じドーピング濃度を有する。領域３３は、ＣＣＤチャネルが形成されているｐ型 ウェル４に、例えば接続部３４を経て導電的に接続しうる。動作中は接続点３２ に例えば１５Ｖの高電圧が印加される為、ソース１４に接続されている接続点３ １における電圧はほぼ０Ｖとなる。これらの状態の下では、領域３０の下側のｐ 型領域３３はＣＣＤチャネル１の下側の領域１４と同様に完全に空乏化される。 抵抗３０の寄生キャパシタンスは主として、領域３０及び３３間のｐｎ接合３５ のキャパシタンスにより決定される。領域３３はその厚さ全体に亘り空乏化され る為、このキャパシタンスは極めて小さくなる。従って、電荷結合装置を製造す るのに用いられた処理工程のみを用いて、キャパシタンスが極めて低い抵抗を得 ることができる。 本発明は上述した実施例に限定されず、当業者は本発明の範囲内で種々の変更 を施すことが可能である。例えば、ゲート誘電体１０はシリコン酸化物以外の材 料、例えばシリコン窒化物又はオキシニトリドのような材料を有するようにしう る。本発明は撮像装置に用いるのみならず、それ自体既知の他の種類のあらゆる 電荷結合装置に用いても有利である。

Claims (1)

1. 【特許請求の範囲】 １．第１導電型の表面領域の形態の電荷転送チャネルが表面に設けられている半 導体本体を具える埋込チャネル型の電荷結合装置であって、前記の表面領域は第 １導電型とは反対の第２導電型の画成領域により半導体本体中で横方向に画成さ れており、この表面領域には絶縁ゲート表面チャネル電界効果トランジスタの形 態の電荷検出器が設けられ、電荷転送チャネル中には局部的に第２導電型の表面 領域が設けられて電界効果トランジスタのソース領域を形成しており、電荷転送 チャネルの両側における第２導電型の画成領域の部分がソース領域に近接する電 界効果トランジスタのドレイン領域を形成しており、ソース領域とドレイン領域 との間の電荷転送チャネルの部分が電界効果トランジスタのチャネル領域を形成 している当該電荷結合装置において、 ゲート電極が、表面で見てソース領域の両側に位置する２つの副領域を有し、 これら副領域はソース領域と画成領域との間に重なり無く延在し、電荷転送チャ ネルと同じ導電型であるが電荷転送チャネルよりも高いドーピング濃度を有する １つ又は数個の領域が電荷転送チャネル内に設けられ、前記の１つ又は数個の領 域は少なくとも大部分がゲート電極の副領域の下側のみに延在しており、ソース 及びドレイン領域には、表面で見てソース及びドレイン領域とゲート電極の副領 域との間に延在する第２導電型の延長部が設けられていることを特徴とする電荷 結合装置。 ２．請求の範囲１に記載の電荷結合装置において、第２導電型のソース領域及び 画成領域が１回の同じドーピング工程で半導体本体中に設けられた領域を以て構 成されていることを特徴とする電荷結合装置。 ３．請求の範囲２に記載の電荷結合装置において、電界効果トランジスタのソー ス領域と画成領域、従ってドレイン領域とが、表面から半導体本体中に電荷転送 チャネルの少なくともほぼ厚さ全体に亘って延在していることを特徴とする電荷 結合装置。 ４．請求の範囲３に記載の電荷結合装置において、半導体本体が第１導電型の基 板を有し、この基板は少なくとも表面とは反対側で第２導電型の中間挿入領域 により電荷転送チャネルから分離されており、この中間挿入領域の厚さ及びドー ピング濃度は、動作中基板と電荷転送チャネルとの間の中間挿入領域の厚さ全体 に亘って延在する空乏領域が形成される程度に小さくなっていることを特徴とす る電荷結合装置。 ５．請求の範囲１〜４のいずれか一項に記載の電荷結合装置において、ソース及 びドレイン領域の延長部の厚さがソース及びドレイン領域の厚さよりも薄いこと を特徴とする電荷結合装置。 ６．請求の範囲１〜５のいずれか一項に記載の電荷結合装置において、電荷転送 チャネルがｐ型であり、電界効果トランジスタのソース及びドレイン領域がｎ型 であることを特徴とする電荷結合装置。 ７．請求の範囲６に記載の電荷結合装置において、ソース及びドレイン領域の延 長部にＡｓ原子がドーピングされていることを特徴とする電荷結合装置。 ８．請求の範囲１〜７のいずれか一項に記載の電荷結合装置を有することを特徴 とする撮像装置。