JP4766277B2 - 半導体装置 - Google Patents
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Description
半導体層に設けられた半導体素子と、
前記半導体素子の周囲に設けられた遮光壁と、
前記遮光壁に設けられた開孔と、
前記半導体素子に電気的に接続された配線層であって、前記開孔から該遮光壁の外側に延伸された配線層と、を含み、
前記配線層は、前記開孔に位置している第1部分と、該開孔の外側に位置し該第1部分と比して大きい幅を有する第2部分と、を含むパターンを有し、
前記第2部分の幅は、前記開孔の幅と同一以上の幅である。
前記半導体素子の上方に設けられた層間絶縁層と、
前記層間絶縁層に設けられた溝と、
前記溝に埋め込まれた遮光材料と、を含むことができる。
フローティングゲート電極を有する不揮発性メモリであることができる。
第1の実施の形態の半導体装置について、図1、2を参照しつつ説明する。図1(A)は、本実施の形態にかかる半導体装置を模式的に示す平面図であり、図1(B)は、図1のA部を拡大して示す図であり、図2(A)は、図1(B)のI−I線に沿った断面図であり、図2(B)は、図1(B)のII−II線に沿った断面図であり、図2(C)は、図1(B)のIII−III線に沿った断面図である。
次に、第2の実施の形態について、図3〜図7を参照しつつ説明する。図3、4は、第2の実施の形態の半導体装置において、素子形成領域10Aに設けられる不揮発性メモリセル(以下、「メモリセル」という)を説明するための図であり、図5は、第2の実施の形態にかかる半導体装置を模式的に示す平面図であり、図6(A)は、図5のI−I線に沿った断面を模式的に示す断面図であり、図6(B)は、図5のII−II線に沿った断面図であり、図7は、第2の実施の形態の半導体装置の変形例を示す平面図である。
次に、第2の実施の形態の変形例にかかる半導体装置を、図7を参照しつつ説明する。図7は、変形例にかかる半導体装置を示す平面図であり、図5に対応する平面を示す。
次に、第3の実施の形態にかかる半導体装置について、図8、9を参照しつつ説明する。図8は、第3の実施の形態にかかる半導体装置を模式的に示す平面図であり、図5に対応した平面を示す図である。図9は、図8のA部を拡大して示す平面図である。図8に示すように、第3の実施の形態にかかる半導体装置は、上述の実施の形態にかかる半導体装置と比して第2部分26Bの形状が異なる例である。以下の説明では、上述の実施の形態と共通する構造については、詳細な説明は省略する。
図10は、第4の実施の形態にかかる半導体装置を模式的に示す平面図であり、図9に対応した平面を示す図である。図10に示すように、第4の実施の形態にかかる半導体装置は、上述の実施の形態にかかる半導体装置と比して第2部分の形状が異なる例である。以下の説明では、上述の実施の形態と共通する構造については、詳細な説明は省略する。
図11は、第5の実施の形態にかかる半導体装置を模式的に示す平面図であり、図9に対応した平面を示す図である。図11に示すように、第5の実施の形態にかかる半導体装置は、上述の実施の形態にかかる半導体装置と比して第2部分の形状が異なる例である。以下の説明では、上述の実施の形態と共通する構造については、詳細な説明は省略する。
Claims (28)
- 半導体素子と、
前記半導体素子の周囲に設けられ、開孔を有する導電層と、
前記開孔から該導電層に囲まれた領域の外側に延伸された配線層と、を含み、
前記配線層は、前記開孔を通って第1方向に延伸された配線部分と、該第1方向と交叉する方向に延伸された延伸部分と、を有し、
前記延伸部分は、前記導電層に囲まれた領域の外側に位置し、
前記延伸部分の幅は、前記開孔の幅と同一以上であり、
前記導電層は、遮光壁であり、
前記延伸部分の幅は、前記第1方向と直交する方向からみたときの該延伸部分の一端から該延伸部分の他端までの距離であり、
前記開孔の幅は、前記第1方向と直交する方向からみたときの該開孔の一端から該開孔の他端までの距離であり、
前記延伸部分は、前記第1方向と交叉する第2方向に延伸する第1延伸部分と、該第2方向と反対方向である第3方向に延伸する第2延伸部分とを有し、
前記導電層は、平面視において前記開孔が設けられた四角形の枠形状を有する、半導体装置。 - 請求項1において、
前記第1延伸部分と前記第2延伸部分とは対向している、半導体装置。 - 請求項1または2において、
前記延伸部分によって、前記開孔から前記導電層に囲まれた領域への光の侵入が低減されている、半導体装置。 - 請求項1ないし3のいずれかにおいて、
前記半導体素子は、トランジスタである、半導体装置。 - 請求項1ないし3のいずれかにおいて、
前記半導体素子は、不揮発性メモリである、半導体装置。 - 請求項1ないし3のいずれかにおいて、
前記半導体素子は、フローティングゲート電極を有する不揮発性メモリである、半導体装置。 - 請求項1ないし3のいずれかにおいて、
前記半導体素子は、単層ゲート型の不揮発性メモリである、半導体装置。 - 請求項1ないし3のいずれかにおいて、
前記半導体素子は、不揮発性メモリであって、
前記不揮発性メモリは、
第1導電型の第1ウエルと、該第1ウエル内に形成された第2導電型の第1不純物領域と、該第1ウエル内であって、該第1不純物領域と離間して形成された第2導電型の第2不純物領域と、該第1ウエルと離間して形成された第2導電型の第2ウエルと、該第2ウエル内に形成された第1導電型の第3不純物領域と、を有する半導体層と、
前記半導体層上に形成された絶縁層と、
前記絶縁層上に形成された導電層と、を含む、半導体装置。 - 請求項8において、
前記第1導電型は、P型であり、
前記第2導電型は、N型である、半導体装置。 - 請求項1ないし9のいずれかにおいて、
前記導電層は、コンタクト層とビア層とを含む、半導体装置。 - 請求項10において、
平面視において、前記コンタクト層と前記ビア層とは重なっている、半導体装置。 - 請求項10において、
平面視において、前記コンタクト層と前記ビア層とは重なっていない、半導体装置。 - 請求項10ないし12のいずれかにおいて、
前記導電層は、前記コンタクト層上に形成された第1金属層をさらに含む、半導体装置。 - 請求項10ないし13のいずれかにおいて、
前記導電層は、前記ビア層上に形成された第2金属層をさらに含む、半導体装置。 - 請求項1ないし9のいずれかにおいて、
前記導電層は、第1層間絶縁層及び該第1層間絶縁層上の第2層間絶縁層を貫通する溝に形成されている、半導体装置。 - 請求項1ないし9のいずれかにおいて、
前記導電層は、第1遮光壁と第2遮光壁とを含む、半導体装置。 - 請求項16において、
前記第1遮光壁は、第1層間絶縁層の開口部に形成され、
前記第2遮光壁は、前記第1層間絶縁層上の第2層間絶縁層の開口部に形成されている、半導体装置。 - 請求項16または17において、
平面視において、前記第1遮光壁と前記第2遮光壁とは重なっている、半導体装置。 - 請求項16または17において、
平面視において、前記第1遮光壁と前記第2遮光壁とは重なっていない、半導体装置。 - 請求項16ないし19のいずれかにおいて、
前記導電層は、前記第1遮光壁上に形成された第1金属層をさらに含む、半導体装置。 - 請求項16ないし20のいずれかにおいて、
前記導電層は、前記第2遮光壁上に形成された第2金属層をさらに含む、半導体装置。 - 請求項1ないし7又は請求項9ないし21のいずれかにおいて、
前記配線層は、半導体層上方に形成されている、半導体装置。 - 請求項8において、
前記配線層は、前記半導体層上方に形成されている、半導体装置。 - 請求項1ないし23のいずれかにおいて、
前記配線層は、信号線である、半導体装置。 - 請求項1ないし24のいずれかにおいて、
前記配線部分と前記延伸部分とは直交している、半導体装置。 - 請求項1ないし25のいずれかにおいて、
前記延伸部分の幅は、前記開孔に位置する前記配線部分の幅より大きい、半導体装置。 - 請求項26において
前記開孔に位置する前記配線部分の幅は、前記第1方向と直交する方向からみたときの該開孔に位置する該配線部分の一端から他端までの距離である、半導体装置。 - 請求項1ないし27のいずれかにおいて、
前記半導体素子上方に形成された遮光膜をさらに含む、半導体装置。
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