JP4952954B2

JP4952954B2 - 半導体装置

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Publication number: JP4952954B2
Application number: JP2008302317A
Authority: JP
Inventors: 晋井上; 庸武田; 豊丸尾
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-11-27
Filing date: 2008-11-27
Publication date: 2012-06-13
Anticipated expiration: 2024-12-27
Also published as: JP2009099999A

Description

本発明は、光を受けることにより特性が変動しうる半導体素子を含む半導体装置に関する。

光をうけることにより、その特性が変動しうる半導体素子として、ＭＯＳトランジスタや、フローティングゲート電極を有する不揮発性メモリなどが挙げられる。これらの半導体素子は、特に、ベアチップなどのＣＯＧ実装法などにより実装される場合、光があたってしまい、ＭＯＳトランジスタであればオンオフ特性の変動や、また不揮発性メモリであれば、フローティングゲート電極に注入された電子が抜けてしまうことがある。このような半導体素子の特性の変動を防ぐために、これらのデバイスが設けられている領域の上方には、光が照射されることを防ぐための遮光層が設けられている。

遮光技術の１つとして、特開２００３−１２４３６３号公報に開示された技術を挙げることができる。特開２００３−１２４３６３号公報には、メモリセルアレイ有効領域と、その外側を囲むように遮光領域が設けられており、遮光領域には、異なるレベルに設けられたビア層とコンタクト層とを有している。そして、このビア層とコンタクト層とを千鳥状に配置して、横および斜め方向からの光の進入を抑制するという技術である。
特開２００３−１２４３６３号公報

しかし、斜め方向および横方向からの光の進入を低減するために、メモリセルアレイ有効領域を囲むように遮光領域を設けたとしても、メモリセルアレイ有効領域から、信号線などの配線を遮光領域の外側に引き延ばす必要などがある。そのため、千鳥状に配置されたビア層およびコンタクト層で完全にメモリセルアレイ有効領域の周囲を囲むことができないことがある。

本発明の目的は、特に、横方向および斜め方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供することにある。

本発明の半導体装置は、
第１半導体素子を含み、その周囲に設けられた第１遮光壁により画定された第１被遮光領域と、
第２半導体素子を含み、その周囲に設けられた第２遮光壁により画定され、前記第１被遮光領域と隣り合う位置に設けられた第２被遮光領域と、
前記第１遮光壁に設けられた第１開孔と、
前記第２遮光壁に設けられ前記第１開孔と対向して位置する第２開孔と
前記第１半導体素子と接続され、前記第１開孔から前記第１被遮光領域の外側に引き出された第１配線層と、
前記第２半導体素子と接続され、前記第２開孔から前記第２被遮光領域の外側に引き出された第２配線層と、
少なくとも、前記第１被遮光領域と前記第２被遮光領域とに挟まれた領域の上方に設けられた遮光膜と、を含む。

本発明の半導体装置によれば、遮光性がより向上した半導体装置を提供することができる。通常、光により特性が変動しうる半導体素子は、光があたることを防止するために、半導体素子の上方には遮光膜を設けたり、半導体素子の周囲にはコンタクト層やビア層を配置し、横方向からの光を遮断するなどの遮光構造を有する。しかし、各種半導体素子には、配線や信号線などが接続されており、この配線を、遮光構造の外側まで引き出す必要がある。その場合には、半導体素子の周囲に一部ビア層やコンタクト層を設けない領域（開孔）を確保し、その開孔から配線を外側に引き出すことがあるが、その開孔から光が進入してしまい、半導体素子の特性に影響を与えることがある。しかし、本発明の半導体装置によれば、隣り合う被遮光領域のそれぞれの開孔（第１開孔と第２開孔）を対向する位置に設け、かつ、第１開孔と第２開孔とに挟まれた領域の上方に遮光膜を設けている。そのため、遮光膜が必要となる面積を縮小化して効率よく遮光膜を設けると共に、開孔からの光の進入を抑制することができるのである。その結果、特性の変動が低減され、信頼性の向上した半導体装置を提供することができる。

本発明の半導体装置は、さらに、下記の態様をとることができる。

（Ａ）本発明の半導体装置において、前記遮光膜は、さらに、前記第１被遮光領域および前記第２被遮光領域の上方に設けられていることができる。

（Ｂ）本発明の半導体装置において、前記遮光壁は、前記半導体素子の周囲に配置された層間絶縁層に設けられた溝状の開口部と、該開口部に導電層が埋め込まれてなるコンタクト層もしくはビア層を含むことができる。

（Ｃ）本発明の半導体装置において、前記第１配線層は、複数の配線層であり、各配線層ごとに前記開孔が設けられていることができる。

（Ｄ）本発明の半導体装置において、前記第２配線層は、複数の配線層であり、各配線層ごとに前記開孔が設けられていることができる。

この態様によれば、各配線層に応じて必要最低限の幅の開孔を設ければ足りるため、光の進入をより少なくすることができる。

（Ｅ）本発明の半導体装置において、前記第１開孔は、該第１被遮光領域の一の側面に設けられていることができる。

（Ｆ）本発明の半導体装置において、前記第２開孔は、該第２被遮光領域の一の側面に設けられていることができる。

この態様によれば、複数の開孔がある場合でもその位置を１の側面にまとめることができる。そのため、開孔の上方を覆う遮光膜の面積を縮小することができる。

（Ｇ）本発明の半導体装置において、前記半導体素子は、フローティングゲート電極を有する不揮発性メモリであることができる。

この態様によれば、電荷保持特性が向上した半導体装置を提供することができる。

（Ｈ）本発明の半導体装置において、前記不揮発性メモリは、一層ゲート型の不揮発性メモリであることができる。

次に、本発明の半導体装置の実施の形態の一例について説明する。本実施の形態にかかる半導体装置について、図１〜５を参照しつつ説明する。図１は、本実施の形態にかかる半導体装置の被遮光領域に設けられる不揮発性メモリセル（以下、「メモリセル」ということもある）を模式的に示す斜視図である。図２（Ａ）は、図１のＩ−Ｉ線に沿った断面図であり、図２（Ｂ）は、図１のＩＩ−ＩＩ線に沿った断面図であり、図２（Ｃ）は、図１のＩＩＩ−ＩＩＩ線に沿った断面図である。図３は、本実施の形態にかかる半導体装置を模式的に示す平面図であり、図４は、図３のＩ−Ｉ線に沿った断面図であり、図５は、図３のＩＩ−ＩＩ線に沿った断面図である。

以下の説明では、まず、被遮光領域１０Ａに設けられるメモリセル１２０について説明し、その後、具体的な遮光構造について説明する。

本実施の形態の半導体装置に含まれるメモリセル１２０は、コントロールゲートが半導体層１０内のＮ型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる（以下、「一層ゲート型の不揮発性記憶装置」ということもある）。

図１に示すように、本実施の形態におけるメモリセル１２０は、Ｐ型の半導体層１０に設けられている。半導体層１０は、素子分離絶縁層１２により、第１領域１０Ｘと、第２領域１０Ｙと、第３領域１０Ｚとに分離画定されている。第１領域１０Ｘおよび第２領域１０Ｙは、Ｐ型ウエル１４に設けられている。第３領域１０Ｚは、Ｎ型ウエル１６に設けられている。第１領域１０Ｘはコントロールゲート部であり、第２領域１０Ｙは書き込み部であり、第３領域１０Ｚは消去部である。

第１領域１０Ｘ〜第３領域１０Ｚの半導体層１０の上には、絶縁層１２４が設けられている。絶縁層１２４の上には、第１〜第３領域１０Ｘ〜Ｚにわたって設けられたフローティングゲート電極１２６が設けられている。

次に、各領域の断面構造について説明する。図２（Ａ）に示すように、第１領域１０Ｘでは、ウエル１４の上に設けられた絶縁層１２４と、絶縁層１２４の上に設けられたフローティングゲート電極１２６と、フローティングゲート電極１２６下の半導体１０に設けられたＮ型の不純物領域１３４と、不純物領域１３４に隣接して設けられたＮ型の不純物領域１２８と、を有する。Ｎ型の不純物領域１３４は、コントロールゲートの役割を果たし、不純物領域１２８は、コントロールゲート線と電気的に接続され、コントロールゲートに電圧を印加するためのコンタクト部となる。

図２（Ｂ）に示すように、第２領域１０Ｙには、メモリセル１２０に書き込みを行うためにＮチャネル型ＭＯＳトランジスタ１００Ｂが設けられている。Ｎチャネル型トランジスタ１００Ｂは、ウエル１４の上に設けられた絶縁層１２４と、絶縁層１２４の上に設けられたフローティングゲート電極１２６と、半導体層１０に設けられた不純物領域１３０と、を有する。不純物領域１３０は、ソース領域またはドレイン領域となる。

図２（Ｃ）に示すように、第３領域１０Ｚには、Ｐチャネル型トランジスタ１００Ｃが設けられている。Ｐチャネル型トランジスタ１００Ｃは、Ｎ型のウエル１６の上に設けられた絶縁層１２４と、絶縁層１２４の上に設けられたフローティングゲート電極１２６と、Ｎ型のウエル１６に設けられた不純物領域１３２とを有する。不純物領域１３２は、ソース領域またはドレイン領域となる。

次に、図３を参照しつつ、本実施の形態にかかる半導体装置の説明をする。図３では、メモリセル１２０の構成要素のうちフローティングゲート電極１２６と、不純物領域１２８、１３０、１３２の配置を示すこととする。また、必要に応じて、下方にある層は点線により、上にある層は実線により示すものとし、下方にある部材の符号は、括弧書きで示すこととする。

図３に示すように、本実施の形態にかかる半導体装置は、第１被遮光領域１０Ａと第２被遮光領域１０Ａ´が隣り合って配置されている。第１被遮光領域１０Ａは、メモリセル１２０を含み、このメモリセル１２０の周囲に設けられた遮光壁５０により画定される領域である。同様に、第２被遮光領域１０Ａ´は、メモリセル１２０´を含み、遮光壁５０´により画定される領域である。第１被遮光領域１０Ａと第２被遮光領域１０Ａ´とに挟まれた領域には、駆動回路に接続される配線が各種設けられている。以下の説明では、第１被遮光領域１０Ａと第２被遮光領域１０Ａ´とに挟まれた領域を配線領域１０Ｂと称して説明する。

まず、第１被遮光領域１０Ａおよび第２被遮光領域１０Ａ´について説明する。それぞれに設けられているメモリセル１２０、１２０´の構造については、上述した通りである。ついで、遮光壁５０、５０´の構造について、図４を参照しつつ説明する。図４に示すように、半導体層１０の上には、絶縁層１２４およびフローティングゲート電極１２６が順次設けられ、半導体層１０中に不純物領域１３４が設けられている。メモリセル１２０の上には、層間絶縁層２０、３０、４０が順次設けられている。層間絶縁層２０の上であって、メモリセル１２０の周囲に第１金属層２８が設けられている。第１金属層２８と半導体層１０との間はコンタクト層２６により接続されている。このコンタクト層２６は、メモリセル１２０に対する横方向および斜め上方向からの光の進入を遮る役割を果たすことになる。つまり、本実施の形態の半導体装置では、遮光壁５０は、このコンタクト層２６で構成されていることになる。

図３に示すように、遮光壁５０、５０´は、メモリセル１２０、１２０´の周囲に設けられているが、完全に周囲を覆っている訳ではない。具体的には、メモリセル１２０、１２０´の周囲であって、第１金属層２８とコンタクト層２６が設けられていない箇所が部分的にあり、その部分が、開孔５２、５２´になるのである。

第１被遮光領域１０Ａの開孔５２と、第２被遮光領域１０Ａ´の開孔５２´とは、対向する位置に設けられている。つまり、第１被遮光領域１０Ａの開孔５２が設けられている側面と、第２被遮光領域１０Ａ´において、開孔５２´が設けられている側面とは、対向していることとなる。また、第１被遮光領域１０Ａから、複数の信号線２４ａ、２４ｂ、２４ｃが引き出されているが、これらの複数の信号線２４ａ、２４ｂ、２４ｃは、いずれも同じ方向に引き出されている。同じ方向とは、被遮光領域１０Ａの側面のうち、一の側面に設けられた開孔５２から引き出されているということである。同様に、第２被遮光領域１０Ａ´からも、複数の信号線２４ａ´、２４ｂ´、２４ｃ´が、第２被遮光領域１０Ａの一側面に設けられた開孔５２から引き出されている。

このとき、開孔５２と開孔５２´とは、対向して設けられているため、それぞれの被遮光領域１０Ａ、１０Ａ´から引き出された複数の配線層は、結果的には、配線領域１０Ｂにまとめて配置されることとなる。

図３では、信号線２４ａ、２４ｂ、２４ｃのそれぞれに対して開孔を有するが、これに限定されず、１つの大きな開孔５２を設け、その開孔５２から、３本の信号線の全てを引き出す態様をとることもできる。

第１被遮光領域１０Ａと、配線領域１０Ｂと、第２被遮光領域１０Ａ´の上方には、その全面を覆うように、遮光膜６０が設けられている。遮光膜６０は、一の連続した膜であることが好ましい。

次に、図５を参照しつつ、信号線が引き出されている部分に注目して断面構造について説明する。上述したように、本実施の形態の半導体装置は、第１被遮光領域１０Ａと、第２被遮光領域１０Ａ´と、それらに挟まれて設けられた配線領域１０Ｂと、を有する。第１被遮光領域１０Ａと第２被遮光領域１０Ａ´とでは、半導体層１０にメモリセル１２０が設けられている。第１被遮光領域１０Ａおよび第２被遮光領域１０Ａ´では、メモリセル１２０の上には、層間絶縁層２０が設けられている。層間絶縁層２０の上には、第１金属層２４ａが設けられている。第１金属層２４ａは、メモリセル１２０の信号線であり、メモリセル１２０の不純物領域１３２とコンタクト層２２を介して電気的に接続されている。

配線領域１０Ｂでは、フローティングゲート電極１２６の形成と同一の工程で形成された配線層４０と、層間絶縁層２０、３０の上にそれぞれ配線層４２、４４が設けられている。配線層４０、４２、４４は、メモリセル１２０に接続されメモリセルアレイの制御回路（図示せず）に接続される配線となる。図５に示すように、本実施の形態の半導体装置では、信号線２４ａは、配線領域１０Ｂまで引き出され、ビア層４１ａを介して配線層４０と接続されている。配線層４０は、ビア層４１ｂを介して配線層４２と接続されており、この配線層４２は最終的に制御回路まで接続されることとなる。

本実施の形態の半導体装置によれば、遮光性がより向上した半導体装置を提供することができる。通常、フローティングゲート電極を有する不揮発性メモリでは、光を受けることによりフローティングゲート電極１２６に注入された電荷が抜けてしまうなど電荷保持特性の低下を招くという問題がある。そのため、メモリセル１２０に、光があたることを防止するため、メモリセル１２０の上方には遮光膜を設けたり、メモリセル１２０の周囲にはコンタクト層やビア層を配置し、横方向からの光を遮断するなどの遮光構造を有する。しかし、メモリセルには、各種信号線が接続される必要があり、この信号線は、遮光構造の外側まで引き出される必要がある。その場合には、半導体素子の周囲に一部ビア層やコンタクト層を設けない領域（開孔）を確保し、その開孔から配線を外側に引き出すことがあるが、その開孔から光が進入してしまい、電荷保持特性に影響を与えることがある。しかし、本実施の形態の半導体装置によれば、隣り合う第１被遮光領域１０Ａと、第２被遮光領域１０Ａ´のそれぞれの開孔（第１開孔５２と第２開孔５２´）を対向する位置に設け、かつ、第１開孔５２と第２開孔５２´とに挟まれた領域（配線領域１０Ｂ）の上方に遮光膜６０を設けている。そのため、遮光膜６０が必要となる面積を縮小化して効率よく遮光膜６０を設けると共に、開孔５２、５２´からの光の進入を抑制することができるのである。その結果、特性の変動が低減され、信頼性の向上した半導体装置を提供することができる。

また、本実施の形態の半導体装置では、３本の信号線２４ａ、２４ｂ、２４ｃを被遮光領域１０Ａの外側まで引き出しているが、それぞれの信号線２４ａ、２４ｂ、２４ｃに開孔５２を設けている。そのため、できる限り光が進入しうる隙間を小さいものにすることができ、光の進入の低減を図ることができる。その結果、信頼性の向上に寄与することができる。

なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で適宜変形が可能である。たとえば、本実施の形態では、第１被遮光領域１０Ａおよび第２被遮光領域１０Ａ´内にそれぞれメモリセル１２０、１２０´が１つ設けられている場合を図示したが、これに限定されない。被遮光領域１０Ａ、１０Ａ´内には、メモリセル１２０が複数設けられていてもよいし、メモリセル１２０以外に、選択トランジスタなど他のデバイスが含まれていてもよい。また、信号線２４ａ、２４ｂ、２４ｃのそれぞれに開孔５２を設けた場合を示したが、これに限定されない。たとえば、信号線２４ａ、２４ｂ、２４ｃを１つの大きな開孔５２から引き出してもよい。この場合は、細かく複数の開孔５２を設ける必要がなく、遮光壁５０のパターンを簡易なパターンにできるという利点がある。

本実施の形態にかかる半導体装置に設けられる不揮発性メモリの構造を模式的に示す斜視図。（Ａ）は図１のＩ−Ｉ線に沿った断面図であり、（Ｂ）は、図１のＩＩ−ＩＩ線に沿った断面図であり、（Ｃ）は、図１のＩＩＩ−ＩＩＩ線に沿った断面図である。本実施の形態にかかる半導体装置を模式的に示す平面図。図３のＩ−Ｉ線に沿った断面図。図３のＩ−Ｉ線に沿った断面図。

符号の説明

１０…半導体層、１０Ａ…被遮光領域、１０Ｂ…配線領域、１２…素子分離絶縁層、１４…Ｐ型のウエル、１６…Ｎ型のウエル、２０、３０、４０…層間絶縁層、２２、２６…コンタクト層、２４、２８…金属層、２４ａ、２４ｂ、２４ｃ…信号線、４０、４２、４４…配線層、４１ａ、４１ｂ…ビア層、５０…遮光壁、５２…開孔、６０…遮光膜、１２０…メモリセル、１２４…絶縁層、１２６…フローティングゲート電極、１２８、１３０、１３２、１３４…不純物領域、

Claims

第１半導体素子と、
前記第１半導体素子の周囲に設けられ、第１開孔を有する第１導電層と、
前記第１半導体素子に接続され、前記第１開孔から前記第１導電層によって画定された第１領域の外側に引き出された第１配線層と、
第２半導体素子と、
前記第２半導体素子の周囲に設けられ、第２開孔を有する第２導電層と、
前記第２半導体素子に接続され、前記第２開孔から前記第２導電層によって画定された第２領域の外側に引き出された第２配線層と、を含み、
前記第１開孔は、前記第１導電層の一辺に設けられており、
前記第２開孔は、前記第１導電層の前記一辺に対向する、前記第２導電層の一辺に設けられており、
前記第１導電層の前記一辺と前記第２導電層の前記一辺との間の第３領域の上方に、遮光膜が設けられている、半導体装置。
請求項１において、
前記第３領域の全面の上方に、前記遮光膜が設けられている、半導体装置。
請求項１または２において、
前記遮光膜は、さらに、前記第１領域の上方に設けられている、半導体装置。
請求項３において、
前記遮光膜は、前記第１領域の全面の上方に設けられている、半導体装置。
請求項３又は４において、
前記遮光膜は、さらに、前記第２領域の上方に設けられている、半導体装置。
請求項５において、
前記遮光膜は、前記第２領域の全面の上方に設けられている、半導体装置。
請求項１乃至６のいずれかにおいて、
前記第１導電層は第１ビア層を有し、
前記第２導電層は第２ビア層を有する、半導体装置。
請求項７において、
前記第１導電層は、さらに、前記第１ビア層上に設けられた第１金属層を有し、
前記第２導電層は、さらに、前記第２ビア層上に設けられた第２金属層を有する、半導体装置。
請求項１乃至６のいずれかにおいて、
前記第１導電層は第１コンタクト層を有し、
前記第２導電層は第２コンタクト層を有する、半導体装置。
請求項９において、
前記第１導電層は、さらに、前記第１コンタクト層上に設けられた第１金属層を有し、
前記第２導電層は、さらに、前記第２コンタクト層上に設けられた第２金属層を有する、半導体装置。
請求項１乃至１０のいずれかにおいて、
前記遮光膜は、一の連続した膜である、半導体装置。
請求項１乃至１１のいずれかにおいて、
前記第１半導体素子は、第１不揮発性メモリであり、
前記第２半導体素子は、第２不揮発性メモリである、半導体装置。
請求項１２において、
前記第１不揮発性メモリは、第１フローティングゲート電極を有し、
前記第２不揮発性メモリは、第２フローティングゲート電極を有する、半導体装置。
請求項１乃至１１のいずれかにおいて、
前記第１半導体素子は、一層ゲート型の第１不揮発性メモリであり、
前記第２半導体素子は、一層ゲート型の第２不揮発性メモリである、半導体装置。