JP4952954B2 - 半導体装置 - Google Patents
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Description
第1半導体素子を含み、その周囲に設けられた第1遮光壁により画定された第1被遮光領域と、
第2半導体素子を含み、その周囲に設けられた第2遮光壁により画定され、前記第1被遮光領域と隣り合う位置に設けられた第2被遮光領域と、
前記第1遮光壁に設けられた第1開孔と、
前記第2遮光壁に設けられ前記第1開孔と対向して位置する第2開孔と
前記第1半導体素子と接続され、前記第1開孔から前記第1被遮光領域の外側に引き出された第1配線層と、
前記第2半導体素子と接続され、前記第2開孔から前記第2被遮光領域の外側に引き出された第2配線層と、
少なくとも、前記第1被遮光領域と前記第2被遮光領域とに挟まれた領域の上方に設けられた遮光膜と、を含む。
Claims (14)
- 第1半導体素子と、
前記第1半導体素子の周囲に設けられ、第1開孔を有する第1導電層と、
前記第1半導体素子に接続され、前記第1開孔から前記第1導電層によって画定された第1領域の外側に引き出された第1配線層と、
第2半導体素子と、
前記第2半導体素子の周囲に設けられ、第2開孔を有する第2導電層と、
前記第2半導体素子に接続され、前記第2開孔から前記第2導電層によって画定された第2領域の外側に引き出された第2配線層と、を含み、
前記第1開孔は、前記第1導電層の一辺に設けられており、
前記第2開孔は、前記第1導電層の前記一辺に対向する、前記第2導電層の一辺に設けられており、
前記第1導電層の前記一辺と前記第2導電層の前記一辺との間の第3領域の上方に、遮光膜が設けられている、半導体装置。 - 請求項1において、
前記第3領域の全面の上方に、前記遮光膜が設けられている、半導体装置。 - 請求項1または2において、
前記遮光膜は、さらに、前記第1領域の上方に設けられている、半導体装置。 - 請求項3において、
前記遮光膜は、前記第1領域の全面の上方に設けられている、半導体装置。 - 請求項3又は4において、
前記遮光膜は、さらに、前記第2領域の上方に設けられている、半導体装置。 - 請求項5において、
前記遮光膜は、前記第2領域の全面の上方に設けられている、半導体装置。 - 請求項1乃至6のいずれかにおいて、
前記第1導電層は第1ビア層を有し、
前記第2導電層は第2ビア層を有する、半導体装置。 - 請求項7において、
前記第1導電層は、さらに、前記第1ビア層上に設けられた第1金属層を有し、
前記第2導電層は、さらに、前記第2ビア層上に設けられた第2金属層を有する、半導体装置。 - 請求項1乃至6のいずれかにおいて、
前記第1導電層は第1コンタクト層を有し、
前記第2導電層は第2コンタクト層を有する、半導体装置。 - 請求項9において、
前記第1導電層は、さらに、前記第1コンタクト層上に設けられた第1金属層を有し、
前記第2導電層は、さらに、前記第2コンタクト層上に設けられた第2金属層を有する、半導体装置。 - 請求項1乃至10のいずれかにおいて、
前記遮光膜は、一の連続した膜である、半導体装置。 - 請求項1乃至11のいずれかにおいて、
前記第1半導体素子は、第1不揮発性メモリであり、
前記第2半導体素子は、第2不揮発性メモリである、半導体装置。 - 請求項12において、
前記第1不揮発性メモリは、第1フローティングゲート電極を有し、
前記第2不揮発性メモリは、第2フローティングゲート電極を有する、半導体装置。 - 請求項1乃至11のいずれかにおいて、
前記第1半導体素子は、一層ゲート型の第1不揮発性メモリであり、
前記第2半導体素子は、一層ゲート型の第2不揮発性メモリである、半導体装置。
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