JP4735862B2 - 半導体装置 - Google Patents
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Description
本発明の第1の半導体装置は、
半導体層に設けられた半導体素子と、
前記半導体素子の周囲に設けられた遮光壁と、
前記半導体素子に電気的に接続された配線層であって、前記遮光壁の設けられていない開孔から該遮光壁の外側に延伸された配線層と、を含み、
前記配線層は、前記開孔に位置している第1部分と、該開孔の外側に位置し、該配線層の延伸方向と交差する分岐部を有することで該開孔の幅と同一以上の幅を有する第2部分と、を含むパターンを有し、
前記分岐部において、前記遮光壁の外側を向いた面は、その表面に凸部を有する。
本発明の第2の半導体装置は、
半導体層に設けられた半導体素子と、
前記半導体素子の周囲に設けられた遮光壁と、
前記半導体素子に電気的に接続された配線層であって、前記遮光壁の設けられていない開孔から該遮光壁の外側に延伸された配線層と、を含み、
前記配線層は、前記開孔に位置している第1部分と、該開孔の外側に位置し、該配線層の延伸方向と交差する分岐部を有することで該開孔の幅と同一以上の幅を有する第2部分と、を含むパターンを有し、
前記第2部分において、前記遮光壁の外側を向いた面は、凹形状である。
第1の実施の形態の半導体装置について、図1、2を参照しつつ説明する。図1(A)は、本実施の形態にかかる半導体装置を模式的に示す平面図であり、図1(B)は、図1のA部を拡大して示す図であり、図2(A)は、図1(B)のI−I線に沿った断面図であり、図2(B)は、図1(B)のII−II線に沿った断面図であり、図2(C)は、図1(B)のIII−III線に沿った断面図である。
次に、第2の実施の形態について、図3〜図7を参照しつつ説明する。図3、4は、第2の実施の形態の半導体装置において、素子形成領域10Aに設けられる不揮発性メモリセル(以下、「メモリセル」という)を説明するための図であり、図5は、第2の実施の形態にかかる半導体装置を模式的に示す平面図であり、図6(A)は、図5のI−I線に沿った断面を模式的に示す断面図であり、図6(B)は、図5のII−II線に沿った断面図であり、図7は、第2の実施の形態の半導体装置の変形例を示す平面図である。
次に、第2の実施の形態の変形例にかかる半導体装置を、図7を参照しつつ説明する。図7は、変形例にかかる半導体装置を示す平面図であり、図5に対応する平面を示す。
次に、第3の実施の形態にかかる半導体装置について、図8、9を参照しつつ説明する。図8は、第3の実施の形態にかかる半導体装置を模式的に示す平面図であり、図5に対応した平面を示す図である。図9は、図8のA部を拡大して示す平面図である。図8に示すように、第3の実施の形態にかかる半導体装置は、上述の実施の形態にかかる半導体装置と比して第2部分26Bの形状が異なる例である。以下の説明では、上述の実施の形態と共通する構造については、詳細な説明は省略する。
図10は、第4の実施の形態にかかる半導体装置を模式的に示す平面図であり、図9に対応した平面を示す図である。図10に示すように、第4の実施の形態にかかる半導体装置は、上述の実施の形態にかかる半導体装置と比して第2部分の形状が異なる例である。以下の説明では、上述の実施の形態と共通する構造については、詳細な説明は省略する。
図11は、第5の実施の形態にかかる半導体装置を模式的に示す平面図であり、図9に対応した平面を示す図である。図11に示すように、第5の実施の形態にかかる半導体装置は、上述の実施の形態にかかる半導体装置と比して第2部分の形状が異なる例である。以下の説明では、上述の実施の形態と共通する構造については、詳細な説明は省略する。
Claims (6)
- 半導体層に設けられた半導体素子と、
前記半導体素子の周囲に設けられた遮光壁と、
前記半導体素子に電気的に接続された配線層であって、前記遮光壁の設けられていない開孔から該遮光壁の外側に延伸された配線層と、を含み、
前記配線層は、前記開孔に位置している第1部分と、該開孔を除く位置に形成され、該配線層の延伸方向と交差する分岐部を有することで該開孔の幅と同一以上の幅を有する第2部分と、を含むパターンを有し、
前記第2部分は、前記遮光壁で囲まれた領域の内側に位置し、
前記第2部分において、光が進入してくる方向を向いた面は、凹形状を有する、半導体装置。 - 請求項1において、
前記凹形状は、凹状の曲面である、半導体装置。 - 請求項1または2において、
前記分岐部は、その長さが、該分岐部の先端に向かって大きくなる形状を有する、半導体装置。 - 請求項1ないし3のいずれかにおいて、
前記半導体素子は、
フローティングゲート電極を有する不揮発性メモリである、半導体装置。 - 請求項4において、
前記不揮発性メモリは、単層ゲート型の不揮発性メモリである、半導体装置。 - 請求項4または5において、
前記配線層は、信号線である、半導体装置。
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