KR100718622B1 - 반도체 장치 - Google Patents

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KR100718622B1
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기미히로 마에무라
히또시 고뱌야시
다다또시 나까지마
사또루 고다이라
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은, 차광 효과가 높아서 신뢰성이 향상된 반도체 장치이며, 또한, 반도체 장치의 미세화를 도모할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다. 이를 위해, 본 발명의 반도체 장치는, 피차광 영역(10A)을 갖는 반도체층(10)과, 상기 피차광 영역(10A)의 상기 반도체층(10)에 형성된 반도체 소자(100, 120)와, 상기 반도체 소자(100, 120)의 상방에 형성된 제1 층간 절연층(40)과, 상기 제1 층간 절연층의 상방에 형성되는 복수의 제1 차광층(44)과, 적어도 제1 차광층(44)의 상방에 형성된 제2 층간 절연층(50)과, 상기 제2 층간 절연층(50)의 상방에 형성되고, 소정의 패턴의 제2 차광층(54)을 포함하며, 상기 제2 차광층(54)은 적어도 인접하는 상기 제1 차광층(44)끼리의 사이에 위치하는 패턴을 갖는다.
반도체층, 피차광 영역, 소자 분리 절연층, 비아층, 플로팅 게이트 전극

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1의 (a)는 제1 실시예에 따른 반도체 장치를 개략적으로 도시하는 단면도이며, 도 1의 (b)는 그 평면도.
도 2의 (a)는 제2 실시예에 따른 반도체 장치를 개략적으로 도시하는 단면도이며, 도 2의 (b)는 그 평면도.
도 3의 (a)는 제3 실시예에 따른 반도체 장치를 개략적으로 도시하는 단면도이며, 도 3의 (b)는 그 평면도.
도 4는 제4 실시예에 따른 반도체 장치의 피차광 영역에 형성되는 메모리 셀을 개략적으로 도시하는 사시도.
도 5는 제4 실시예에 따른 반도체 장치의 피차광 영역에 형성되는 메모리 셀을 개략적으로 도시하는 단면도.
도 6은 제4 실시예에 따른 반도체 장치를 개략적으로 도시하는 평면도.
도 7은 제4 실시예에 따른 반도체 장치를 개략적으로 도시하는 평면도.
도 8은 제4 실시예에 따른 반도체 장치를 개략적으로 도시하는 단면도.
도 9는 제4 실시예에 따른 반도체 장치를 개략적으로 도시하는 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체층
10A : 피차광 영역
10B : 차광 영역
12 : 소자 분리 절연층
20, 30, 40, 50, 60 : 층간 절연층
22, 26 : 컨택트층
32, 36, 46, 52, 56 : 비아층
24, 34, 44, 54 : 배선층
28, 38, 48, 58 : 금속층
100 : MOS 트랜지스터
110, 124 : 게이트 절연층
112 : 게이트 전극
114 : 사이드월 절연층
116 : 불순물 영역
120 : 메모리 셀
122 : N형 웰 영역
126 : 플로팅 게이트 전극
128, 130 : N형 불순물 영역
132 : P형 불순물 영역
134 : 플로팅 게이트 전극 아래 N형 불순물 영역
[특허 문헌 1] 일본 특개평11-288934호 공보
본 발명은 광을 받음으로써 특성이 변동될 수 있는 반도체 소자를 포함하는 반도체 장치에 관한 것이다.
광을 받음으로써, 그 특성이 변동될 수 있는 반도체 소자로서, MOS 트랜지스터나, 플로팅 게이트 전극을 갖는 불휘발성 메모리 등이 들 수 있다. 이들 반도체 소자는, 특히, 베어 칩 등의 COG 실장법 등에 의해 실장되는 경우, 광이 닿게 되어서, MOS 트랜지스터라면 온 오프 특성의 변동이나, 또한 불휘발성 메모리라면 플로팅 게이트 전극에 주입된 전자가 빠지게 되는 경우가 있다. 이러한 반도체 소자의 특성의 변동을 방지하기 위해, 이들 디바이스가 형성되어 있는 영역의 상방에는 광이 조사되는 것을 방지하기 위한 차광층이 형성되어 있다.
차광층을 이용한 기술로서, 상기 특허 문헌 1을 들 수 있다. 상기 특허 문헌 1에는, 반도체 소자를 피복하는 차광층이 상이한 레벨로 형성되어 있으며, 이 2개의 차광층은 컨택트층에 의해 접속되어 있다.
그러나, 차광 효과를 높이기 위해서는, 광을 받은 것으로부터 보호하고자 하는 영역의 상방에만 차광층을 형성하는 것만으로는 충분히 차광할 수 없어서, 그 외연도 넓게 피복하도록 형성할 필요가 있다. 그 때문에, 차광층의 면적을 축소할 수 없으며, 나아가서는, 반도체 장치의 축소화가 방해되는 경우가 있다. 또한, 보호하고자 하는 영역의 면적이 큰 경우, 디자인 룰의 사정 상, 단층의 차광층만으서는 피복할 수 없는 경우가 있다.
본 발명의 목적은, 차광 효과가 높아서 신뢰성이 향상된 반도체 장치이며, 또한, 반도체 장치의 미세화를 도모할 수 있는 반도체 장치를 제공하는 것에 있다.
본 발명의 반도체 장치는, 피차광 영역을 갖는 반도체층과, 상기 피차광 영역의 상기 반도체층에 형성된 반도체 소자와, 상기 반도체 소자의 상방에 형성된 제1 층간 절연층과, 상기 제1 층간 절연층의 상방에 형성된 복수의 제1 차광층과, 적어도 제1 차광층의 상방에 형성된 제2 층간 절연층과, 상기 제2 층간 절연층의 상방에 형성된 제2 차광층을 포함하고, 상기 제2 차광층은, 적어도 인접하는 상기 제1 차광층끼리의 사이에 형성되도록 소정의 패턴을 갖고 있다.
본 발명의 반도체 장치에 따르면, 반도체 소자는, 그 상측에 형성된 제1 차광층과, 제1 차광층과는 상이한 레벨에 형성된 제2 차광층에 의해 피복되어 있다. 그 때문에, 반도체 소자가 광에 노출되지 않아서, 특성의 변동 등을 일으키지 않아, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 특히, 차광하고자 하는 면적이 큰 경우에는, 1층의 금속층으로 피복할 수 없는 경우가 있다. 그러나, 본 발명의 반도체 장치에 따르면, 상이한 레벨의 금속층을 복수층 이용하여 교대로 배치함으로써, 차광 영역이 큰 경우에 있어서도 피복할 수 있어서, 신뢰성이 향상된 반도체 장치를 제공할 수 있는 것이다.
본 발명의 반도체 장치는, 또한, 하기의 양태를 취할 수 있다.
본 발명의 반도체 장치에서, 상기 피차광 영역은, 제1 금속층 및 상기 제2 차광층 중 적어도 어느 한쪽에 피복되어 있을 수 있다.
이 양태에 따르면, 피차광 영역은, 제1 차광층 및 제2 차광층 중 적어도 어느 한쪽에는 피복되어 있으며, 광을 받음으로써 특성이 변동될 수 있는 반도체 소자에 광이 닿는 것을 억제할 수 있다.
본 발명의 반도체 장치에서, 상기 제2 차광층은 적어도 상기 제1 차광층의 반전 형상을 포함하는 패턴을 가질 수 있다.
이 양태에 따르면, 피차광 영역은 제1 차광층 및 제2 차광층 중 적어도 어느 한쪽에는 피복되는 것으로 되어, 광을 받는 것을 억제할 수 있다.
본 발명의 반도체 장치에서, 상기 제1 차광층 및 상기 제2 차광층 중 적어도 한쪽은, 상기 피차광 영역 내에서 디자인 룰이 허용하는 최대 치수를 가질 수 있다.
또한, 이 때 최대 치수를 갖는다는 말은, 제1 차광층의 전체가 최대 치수를 갖고 있는 경우 외에, 국소적으로 최대 치수를 갖는 경우도 포함한다.
본 발명의 반도체 장치에서, 상기 제2 차광층은 상기 제1 차광층과 부분적으로 중첩되어 형성할 수 있다.
이 양태에 따르면, 피차광 영역의 상방에서, 제2 차광층과 제1 차광층이 부분적으로 중첩됨으로써, 차광 효과를 보다 더 높일 수 있다.
본 발명의 반도체 장치에서, 상기 제1 차광층은 배선층일 수 있다.
본 발명의 반도체 장치에서, 상기 제2 차광층은 배선층일 수 있다.
본 발명의 반도체 장치에서, 상기 제1 차광층과 상기 제2 차광층을 접속하는 비아층이 더 형성되어 있을 수 있다.
이 양태에 따르면, 제1 차광층과 제2 차광층을 접속하는 비아층이, 가로 방향으로부터의 광의 진입을 방지할 수 있어서, 차광 효과를 보다 향상시킬 수 있다. 그 결과, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 발명의 반도체 장치에서, 상기 비아층은, 상기 제1 차광층과 상기 제2 차광층이 중첩되어 있는 부분에 형성되어 있을 수 있다.
본 발명의 반도체 장치에서, 상기 반도체 소자와 상기 제1 층간 절연층 사이에 형성된 제3 층간 절연층과, 상기 제3 층간 절연층의 위에 형성된 배선층을 더 포함하며, 상기 배선층은, 상기 피차광 영역 내에서 디자인 룰이 허용하는 최대 치수를 가질 수 있다.
본 발명의 반도체 장치에서, 피차광 영역을 갖는 반도체층과, 상기 피차광 영역의 상기 반도체층에 형성된 반도체 소자와, 상기 반도체 소자의 상방에 형성된 제1 층간 절연층과, 상기 제1 층간 절연층의 상방에 형성된 제1 차광층을 포함하며, 상기 제1 차광층은, 상기 차광 영역 내에서 디자인 룰이 허용하는 최대 치수를 가질 수 있다.
본 발명의 반도체 장치에서, 상기 피차광 영역의 외측에, 차광 영역을 가지며, 상기 차광 영역에서, 상기 반도체층의 상방에 형성된 상기 제1 층간 절연층과, 상기 제1 층간 절연층 상의 제1 금속층과, 상기 반도체층과 상기 제1 금속층 사이 에 형성된 컨택트층과, 적어도 상기 제1 금속층의 상방에 형성된 제2 층간 절연층과, 상기 제2 층간 절연층의 상방에 형성된 제2 금속층과, 상기 제1 금속층과, 상기 제2 금속층을 접속하는 비아층을 포함할 수 있다.
본 발명의 반도체 장치에 따르면, 피차광 영역의 외측의 차광 영역에 복수의 비아층 및 컨택트층이 형성되어 있음으로써, 가로 방향으로부터의 광의 진입을 억제하는 효과를 높일 수 있다.
본 발명의 반도체 장치에서, 상기 차광 영역은 상기 피차광 영역을 둘러싸도록 형성되어 있을 수 있다.
본 발명의 반도체 장치에서, 상기 비아층은, 상기 차광 영역에서, 구멍 형상이 아니고 서로 연결된 홈에 도전층을 매립하여 형성되어 있을 수 있다.
본 발명의 반도체 장치에서, 상기 컨택트층은, 상기 차광 영역에서, 구멍 형상이 아니고 서로 연결된 홈에 도전층을 매립하여 형성되어 있을 수 있다.
이 양태에 따르면, 피차광 영역의 측면은, 컨택트층 및 비아층에 의해 피복되어 있게 되어, 차광 효과를 보다 더 높일 수 있다.
본 발명의 반도체 장치에서, 상기 비아층은, 상기 차광 영역에서, 스태거(staggered) 형상으로 배치되어 있을 수 있다.
본 발명의 반도체 장치에서, 상기 컨택트층은, 상기 차광 영역에서, 스태거 형상으로 배치되어 있을 수 있다.
이 양태에 따르면, 피차광 영역의 측면은, 컨택트층 및 비아층 중 적어도 어느 한쪽에 피복되어 있는 것으로 되어, 차광 효과를 보다 더 높일 수 있다.
본 발명의 반도체 장치에서, 상기 반도체 소자는 1층 게이트형 불휘발성 메모리일 수 있다.
이 양태에 따르면, 전하 유지 특성을 향상한 불휘발성 메모리를 갖는 반도체 장치를 제공할 수 있다.
〈실시예〉
이하, 본 발명의 실시예에 대하여 설명한다.
1. 제1 실시예
제1 실시예의 반도체 장치에 대하여, 도 1의 (a), 도 1의 (b)를 참조하면서 설명한다. 도 1의 (a)는, 본 실시예에 따른 반도체 장치를 개략적으로 도시하는 단면도이며, 도 1의 (b)는, 도 1의 (a)에 도시하는 반도체 장치의 피차광 영역(10A)을 나타내는 평면도.
도 1에 도시한 바와 같이, 본 실시예의 반도체 장치는, MOS 트랜지스터(100) 등의 반도체 소자가 형성되는 피차광 영역(10A)을 갖는다. 피차광 영역(10A)에는, MOS 트랜지스터를 구성하는 요소의 전부가 포함되어 있을 필요는 없으며, MOS 트랜지스터(100)를 구성하는 요소 중, 광을 받음으로써, MOS 트랜지스터(100)의 특성의 변동에 영향을 미치는 부분(예를 들면, 게이트 전극)이 적어도 포함되어 있으면 된다.
MOS 트랜지스터(100)는, 반도체층(10)의 위에 형성된 게이트 절연층(110), 게이트 절연층(110)의 위에 형성된 게이트 전극(112)과, 게이트 전극(112)의 측면에 형성된 사이드월 절연층(114)과, 반도체층(10)에 형성된 불순물 영역(116)을 갖 는다. 이 불순물 영역(116)은, MOS 트랜지스터(100)의 소스 영역 또는 드레인 영역으로 된다.
MOS 트랜지스터(100)는, 층간 절연층(20)에 피복되며, 이 층간 절연층(20)의 위에, 층간 절연층(30, 40, 50, 60)이 순차적으로 형성되어 있다. 층간 절연층(20, 30, 40, 50, 60)으로서는, 공지의 산화막이나 질화막 등의 절연막을 이용할 수 있다. 그리고, 층간 절연층(40)과 층간 절연층(50)의 사이에, 복수의 차광층(44)이, 층간 절연층(50)과 층간 절연층(60)의 사이에는, 복수의 차광층(54)이 형성되어 있다. 차광층(44)과 차광층(54)이, 상이한 레벨의 층간 절연층(40, 50)의 위에 형성되어 있다. 차광층(54)은 적어도 차광층(44)의 상호 간에 위치하도록 형성되어 있다. 본 실시예의 반도체 장치에서는, 차광층(54)이 차광층(44)의 상호 간에 위치하며, 또한, 차광층(44)과 차광층(54)이 부분적으로 중첩되는 패턴을 갖고 있다. 즉, 차광층(54)은 차광층(44)의 반전 형상을 적어도 포함하는 패턴을 갖는 것으로 된다.
도 1의 (b)에 도시한 바와 같이, 본 실시예의 반도체 장치에서는, 피차광 영역(10A)은 차광층(44) 및 차광층(54) 중 적어도 어느 한쪽에 의해 피복되어 있다.
본 실시예의 반도체 장치에 따르면, 반도체 소자인 MOS 트랜지스터(100)는, 그 상측에 형성된 제1 차광층(44)과, 제1 차광층(44)과는 상이한 레벨에 형성된 제2 차광층(54)에 의해, 서로 보완되어 있으며 피차광 영역(10A) 전체를 피복하고 있다. 그 때문에, 반도체 소자가 광에 노출되지 않아서, 특성의 변동 등을 일으키지 않아, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 특히, 차광하고자 하는 면적 이 큰 경우에는, 1층의 금속층으로 피복할 수 없는 경우가 있다. 그러나, 본 실시예의 반도체 장치에 따르면, 상이한 레벨의 차광층(44, 54)을 이용하여, 평면으로부터 보았을 때에 교대로 배치함으로써, 피차광 영역(10A)이 큰 경우에도 그 전면을 피복할 수 있어서, 신뢰성이 향상된 반도체 장치를 제공할 수 있는 것이다.
2. 제2 실시예
다음으로, 제2 실시예에 따른 반도체 장치에 대하여 설명한다. 제2 실시예는, 제1 실시예의 반도체 장치에, 차광층(44)과 차광층(54)을 접속하는 비아층을 형성한 예이다. 도 2의 (a)는, 본 실시예에 따른 반도체 장치를 개략적으로 도시하는 단면도이며, 도 2의 (b)는, 도 2의 (a)에 도시하는 반도체 장치의 평면도이다. 또한, 이하의 설명에서, 제1 실시예와 마찬가지의 점에 대해서는, 상세한 설명을 생략하는 것이 있다.
도 2의 (a)에 도시한 바와 같이, 본 실시예의 반도체 장치는, MOS 트랜지스터가 형성된 피차광 영역(10A)을 갖는다. MOS 트랜지스터(100)에 대하여는, 제1 실시예와 마찬가지이다. MOS 트랜지스터(100)의 상방에는, 층간 절연층(20, 30, 40, 50, 60)이 순차적으로 형성되며, 층간 절연층(40)의 위에는, 복수의 차광층(44)이, 층간 절연층(50)의 위에는, 차광층(54)이 형성되어 있다. 차광층(44)과 차광층(54)의 위치 관계는, 제1 실시예와 마찬가지이다.
차광층(44)과 차광층(54)은, 층간 절연층(50)에 형성된 비아층(52)에 의해 접속되어 있다. 비아층(52)은, 차광층(44)과 차광층(54)이 중첩되어 있는 위치에 형성되어 있다. 이 비아층(52)은, 층간 절연층(50)에 비아홀을 형성하고 도전층으 로 매립하여 형성되는 것이다. 본 실시예의 반도체 장치에서는, 도 2의 (a) 및 도 2의 (b)에 도시한 바와 같이, 차광층(44)과 차광층(54)이 중첩되어 있는 부분의 전체에 형성되어 있다.
본 실시예의 반도체 장치에 따르면, 차광층(44)과 차광층(54) 사이에 비아층(52)이 형성되어 있기 위해서, 상방향으로부터의 광의 진입 외에 추가로, 가로 방향으로부터의 광의 진입을 방지할 수 있다. 그 결과, 차광 효과를 보다 높일 수 있어서, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
3. 제3 실시예
다음으로, 제3 실시예의 반도체 장치에 대하여 설명한다. 도 3의 (a)는, 본 실시예에 따른 반도체 장치를 개략적으로 도시하는 단면도이다. 도 3의 (a)는, 도 3의 (b)의 Ⅰ-Ⅰ선을 따른 단면도이다. 또한, 이하의 설명에서, 제1 실시예와 마찬가지인 점에 대해서는, 상세한 설명을 생략한다.
도 3의 (a) 및 도 3의 (b)에 도시한 바와 같이, 본 실시예의 반도체 장치는, MOS 트랜지스터(100) 등의 반도체 소자가 형성된 피차광 영역(10A)과, 피차광 영역(10A)의 외측에 형성된 차광 영역(10B)을 갖는다.
피차광 영역(10A)에서는, 반도체층(10)의 위에 MOS 트랜지스터(100)가 형성된다. MOS 트랜지스터(100)에 대해서는, 제1 실시예와 마찬가지이다. MOS 트랜지스터(100)의 위에는, 층간 절연층(20)이 형성되어 있다. 층간 절연층(20)의 위에, 배선층(24)이 형성되어 있다. 층간 절연층(20)에는 컨택트층(22)이 형성되며, 이 컨택트층(22)은 배선층(24)과, MOS 트랜지스터(100)의 불순물 영역(116)을 전기적 으로 접속하고 있다. 배선층(24)은, 차광층으로서의 역할을 갖게 할 목적으로, 피차광 영역(10A) 내에서, 디자인 룰에 의해 허용되는 범위 내에서 큰 면적을 갖도록 패터닝되어 있다. 배선층(24)을 피복하도록 층간 절연층(30)이 형성되며, 이 층간 절연층(30)의 위에도, 배선층(34)이 형성되어 있다. 배선층(34)은, 배선층(24)과 마찬가지로, 차광층으로서의 역할을 갖게 하는 목적을 완수하도록 패터닝되어 있으며, 적어도 피차광 영역(10A) 중 배선층(24)에 피복되어 있지 않은 부분을 피복하는 패턴을 갖고 있다.
차광 영역(10B)에서는, 반도체층(10)의 위에, 복수의 층간 절연층(20, 30, 40, 50, 60)이 순차적으로 형성되어 있다. 층간 절연층(20, 30, 40, 50)의 위에, 각각, 소정의 패턴을 갖는 금속층(28, 38, 48, 58)이 형성되어 있다. 각 금속층(28, 38, 48, 58)은, 피차광 영역(10A)에서, 동일한 층간 절연층의 위에 있는 배선층 혹은 차광층과, 동일한 공정에서 형성된 것이다.
차광 영역(10B)에서는, 반도체층(10)과 금속층(28) 간은 컨택트층(26)에 의해 접속되며, 금속층(28, 38)의 상호 간, 금속층(38, 48)의 상호 간, 금속층(48, 58)의 상호 간은, 각각, 비아층(36, 46, 56)에 의해 접속되어 있다.
본 실시예의 반도체 장치에서는, 도 3의 (b)에 도시한 바와 같이, 차광 영역(10B)에서, 컨택트층(26) 및 비아층(36, 46, 56)은, 일렬로 형성되어 있는 경우를 예로서 설명하였는데, 이것에 한정되지 않으며, 예를 들면, 복수 열로 배치되어도 되며, 스태거 형상으로 배치되어 있어도 된다.
본 실시예의 반도체 장치에 따르면, 피차광 영역(10A)의 상방은, 배선층(24, 34)에 피복되어 있으며, 상방향으로부터의 광의 진입을 억제할 수 있다. 또한, 피차광 영역(10A)이 차광 영역(10B)에 형성된 비아층(36, 46, 56) 및 컨택트층(26)에 둘러싸여 있음으로써, 가로 방향으로부터의 광의 진입도 억제할 수 있다. 그 결과, 광이 조사되어 그 특성이 변동될 수 있는 반도체 소자 등에서, 그와 같은 문제를 피할 수가 있어서, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
4. 제4 실시예
다음으로, 제4 실시예에 대하여, 도 4∼도 9를 참조하면서 설명한다. 제4 실시예는, 피차광 영역(10A)에 불휘발성 메모리 셀(이하, 「메모리 셀」이라 함)의 셀 어레이가 형성되어 있는 경우이다. 도 4, 도 5는, 본 실시예의 반도체 장치에서, 피차광 영역(10A)에 형성되는 반도체 소자인 메모리 셀을 도시하는 도면이다. 이하의 설명에서는, 먼저, 피차광 영역(10A)에 형성되는 메모리 셀(120)에 대하여 설명하며, 그 후, 차광 구조에 대하여 설명한다.
본 실시예의 반도체 장치에 포함되는 메모리 셀(120)은, 컨트롤 게이트가 반도체층(10) 내의 N형 불순물 영역이며, 플로팅 게이트 전극이, 1층의 폴리실리콘층 등의 도전층으로 이루어진다(이하, 「1층 게이트형 불휘발성 기억 장치」로 하는 경우도 있음). 도 4는, 메모리 셀을 도시하는 사시도이며, 도 5의 (a)는, 도 4의 Ⅰ-Ⅰ선을 따른 단면도이고, 도 5의 (b)는, 도 4의 Ⅱ-Ⅱ선을 따른 단면도이며, 도 5의 (c)는, 도 4의 Ⅲ-Ⅲ선을 따른 단면도이다.
도 4에 도시한 바와 같이, 본 실시예에서의 메모리 셀(120)은, P형 반도체층(10)에 형성되어 있다. 반도체층(10)은, 소자 분리 절연층(12)에 의해, 제1 영역 (10X)과, 제2 영역(10Y)과, 제3 영역(10Z)으로 분리 획정되어 있다. 제1 영역(10X) 및 제2 영역(10Y)은, P형 웰(14)에 형성되어 있다. 제3 영역(10Z)은, N형 웰(16)에 형성되어 있다. 제1 영역(10X)은 컨트롤 게이트부이며, 제2 영역(10Y)은 기입부이고, 제3 영역(10Z)은 소거부이다.
제1 영역(10X)∼제3 영역(10Z)의 반도체층(10)의 위에는, 절연층(124)이 형성되어 있다. 절연층(124)의 위에는, 제1∼제3 영역(10X∼10Z)에 걸쳐 형성된 플로팅 게이트 전극(126)이 형성되어 있다.
다음으로, 각 영역의 단면 구조에 대하여 설명한다. 도 5의 (a)에 도시한 바와 같이, 제1 영역(10X)에서는, 웰(14)의 위에 형성된 절연층(124)과, 절연층(124)의 위에 형성된 플로팅 게이트 전극(126)과, 플로팅 게이트 전극(126) 아래의 반도체(10)에 형성된 N형 불순물 영역(134)과, 불순물 영역(134)에 인접하여 형성된 N형 불순물 영역(128)을 갖는다. N형 불순물 영역(134)은, 컨트롤 게이트의 역할을 완수하며, 불순물 영역(128)은, 컨트롤 게이트선과 전기적으로 접속되고, 컨트롤 게이트에 전압을 인가하기 위한 컨택트부로 된다.
도 5의 (b)에 도시한 바와 같이, 제2 영역(10Y)에는, 메모리 셀(120)에 기입을 행하기 위해 N 채널형 MOS 트랜지스터(100B)가 형성되어 있다. N 채널형 트랜지스터(100B)는, 웰(14)의 위에 형성된 절연층(124)과, 절연층(124)의 위에 형성된 플로팅 게이트 전극(126)과, 반도체층(10)에 형성된 불순물 영역(130)을 갖는다. 불순물 영역(130)은, 소스 영역 또는 드레인 영역으로 된다.
도 5의 (c)에 도시한 바와 같이, 제3 영역(10Z)에는, P 채널형 트랜지스터 (100C)가 형성되어 있다. P 채널형 트랜지스터(100C)는, N형 웰(16)의 위에 형성된 절연층(124)과, 절연층(124)의 위에 형성된 플로팅 게이트 전극(126)과, N형 웰(16)에 형성된 불순물 영역(132)을 갖는다. 불순물 영역(132)은, 소스 영역 또는 드레인 영역으로 된다.
이 메모리 셀(120)이 복수 배치되어, 메모리 셀 어레이가 형성된다. 도 6, 도 7은, 메모리 셀 어레이의 일부를 도시하는 평면도이다. 또한, 도 6, 도 7에서는, 메모리 셀의 구성 요소 중 플로팅 게이트 전극(126)의 형상만을 나타내며, 음영된 영역은, 아래에 있는 층을 나타내는 것으로 한다.
본 실시예의 반도체 장치에서는, 피차광 영역(10A)의 상방에서, 금속층이 4층 적층되어 있으며, 이들 4층의 금속층이, 차광의 역할을 해내고 있다. 이하의 설명에서는, 하층의 금속층으로부터 순차적으로 설명한다.
먼저, 1층째와 2층째의 금속층에 대하여 설명한다. 도 6에 도시한 바와 같이, 피차광 영역(10A)에는, 복수의 메모리 셀(120)이 경면 배치에 의해 배치되어 있다. 1층째의 금속층은 배선층(24)이며, 배선층(24)은, 피차광 영역(10A) 내에서, 디자인 룰에 의해 허용되는 최대 치수의 패턴을 갖고 있다. 2층째의 금속층은, 배선층(34)이며, 적어도, 배선층(24)에 피복되어 있지 않은 플로팅 게이트 전극(126)을 피복하는 패턴을 갖는다. 배선층(24)과 마찬가지로, 디자인 룰에 허용되는 범위 내의 최대 치수를 갖고 있어도 된다. 이러한 구성을 취함으로써, 피차광 영역(10A) 내에서, 플로팅 게이트 전극(126)은, 배선층(24) 및 배선층(34) 중 적어도 어느 한쪽에 피복할 수 있다.
다음으로, 도 7을 참조하면서, 또한, 상층의 제3, 4층째의 금속층에 대하여 설명한다. 또한, 도 7에서는, 배선층(24, 34)은 도시하지 않는 것으로 한다. 피차광 영역(10A)에서, 제3층째의 금속층은, 배선층(44)이며 소정의 패턴을 갖고, 복수의 배선층(44)이, 일정한 간격을 두고 형성되어 있다. 배선층(44)의 위에는, 제4 층째의 금속층인 배선층(54)이 형성되어 있다. 배선층(54)은, 적어도 인접하는 배선층(44)끼리의 사이에 형성되어 있다. 본 실시예에서는, 배선층(54)이, 인접하는 배선층(44)끼리의 사이에 형성되어 있을 뿐만 아니라, 부분적으로 중첩되는 패턴을 갖는다.
또한, 배선층(24, 34, 44, 54)의 위치 관계에 대하여, 도 8의 단면도를 참조하면서 설명한다. 도 8은, 도 6, 7의 Ⅰ-Ⅰ선을 따른 단면도이다. 도 8에 도시한 바와 같이, 소자 분리 절연층(12)으로 획정된 영역에, 메모리 셀(120)이 형성되어 있다. 불휘발성 메모리(120)의 상방에, 층간 절연층(20, 30, 40, 50, 60)이 순차적으로 형성되어 있다. 층간 절연층(20, 30, 40, 50)의 위에, 각각 배선층(24, 34, 44, 54)이 형성되어 있다. 배선층(24)은, 전술한 바와 같이, 피차광 영역(10A)에서, 디자인 룰에 의해 허용되는 최대 치수 내의 패턴을 갖고 있다. 배선층(34)은, 적어도 피차광 영역(10A)에서, 배선층(24)에 피복되어 있지 않은 영역을 피복하는 패턴을 갖고 있다. 배선층(44)은, 일정한 간격을 두고 복수 형성되며, 그 위에 형성된 배선층(54)은, 적어도 인접하는 배선층(44)의 상호 간의 사이에는 위치하도록 형성되어 있다.
배선층(44, 54)은, 층간 절연층(50)에 형성된 비아층(52)에 의해 접속되어 있다. 비아층(52)은, 배선층(44, 54)와의 중첩 부분의 모두에 형성되어 있다.
다음으로, 피차광 영역(10A)의 외측에 형성되는 차광 영역(10B)에 대하여 설명한다. 도 6∼도 8에는 메모리 셀 어레이의 일부가 도시되었을 뿐이므로, 차광 영역(10B)의 일부가 도시되어 있는데, 제3 실시예에서 설명한 바와 같이, 피차광 영역(10A)은, 차광 영역(10B)에 의해 둘러싸여 있다(도 3의 (b) 참조).
도 8에 도시한 바와 같이, 차광 영역(10B)에서는, 반도체층(10)의 위에 층간 절연층(20, 30, 40, 50, 60)이 순차적으로 형성되어 있다. 층간 절연층(20, 30, 40, 50)의 위에는, 각각, 소정의 패턴을 갖는 금속층(28, 38, 48, 58)이 형성되어 있다. 금속층(28, 38, 48, 58)은, 피차광 영역(10A)에서 동일한 층간 절연층의 위에 형성된 배선층과 동일한 공정에서 형성된 것이다. 또한, 본 실시예에서는, 동일한 금속층이어도, 피차광 영역(10A)에 위치하는 부분과, 차광 영역(10B)에 위치하는 부분에서 상이한 부호를 붙여서 설명하고 있다. 예를 들면, 도 8에 도시한 바와 같이, 배선층(54)과 금속층(58)은 연속한 층인데, 위치하는 부분에 따라, 상이한 부호를 붙이고 있다. 금속층(28)과 반도체층(10) 간은, 컨택트층(26)에 의해 접속되며, 금속층(28, 38)의 상호 간, 금속층(38, 48)의 상호 간, 금속층(48, 58)의 상호 간에는, 각각 비아층(36, 46, 56)이 형성되어 있다.
또한, 도 9에 도시한 바와 같이, 차광 영역(10B)의 컨택트층(26) 및 비아층(36, 46, 56)은, 복수 열로 배열되어 있어도 되며, 스태거 형상으로 배치되어 있어도 된다. 또한, 링 형상으로 되어 있어도 된다.
본 실시예의 반도체 장치의 이점을 이하에 설명한다.
(1) 본 실시예의 반도체 장치에서는, 배선층(24) 및 배선층(34)의 패턴을 제어함으로써, 피차광 영역(10A)인 메모리 셀 어레이의 전면이 피복되어 있다. 본 실시예의 피차광 영역(10A)에 형성된 1층 게이트형 불휘발성 메모리는, 용량비를 구하기 위해, 컨트롤 게이트부(제1 영역)의 플로팅 게이트 전극의 면적과, 기입 및 소거 영역(제2 및 제3 영역)의 플로팅 게이트 전극의 면적의 차가 커지는 패턴을 갖고 있다. 그 때문에, 플로팅 게이트 전극(126)에는, 국소적으로 폭이나 길이가 작은 부분 혹은 큰 부분이 있다. 이러한 경우에, 단순히 허용되는 디자인 룰의 범위에서 배선층의 패턴을 크게 하였다고 하여도, 플로팅 게이트 전극(126)의 전체를 피복할 수 없는 경우가 있다. 그러나, 본 실시예에서는, 상이한 레벨의 배선층(24, 34)의 패턴을 제어함으로써, 불균일한 형상을 갖는 플로팅 게이트 전극(126)의 전면을 피복할 수 있다. 그 결과, 전하 유지 특성이 향상되어, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
(2) 다음으로, 배선층(34)의 더 위쪽으로 상이한 레벨에 금속층(44, 54)이 형성되어 있는 것의 이점에 대하여 설명한다. 메모리 셀 어레이와 같은 큰 면적을 요하는 영역을 1층의 금속층으로 피복하는 경우에는, 에칭 시에 균일한 에칭을 할 수 없어서, 곤란한 경우가 있다. 또한, 하층의 배선층(24, 34)으로는 디자인 룰의 제한을 받아서, 메모리 셀 어레이를 피복할 수 없는 경우가 있다. 본 실시예와 같이, 금속층(44, 54)을 이용함으로써, 피차광 영역(10A)의 전면을 피복할 수 있다. 그 결과, 차광 효과를 보다 향상시킬 수 있어서, 신뢰성의 향상된 반도체 장치를 제공할 수 있다.
(3) 다음으로, 금속층(44, 54) 간을 비아층(52)에 의해 접속하는 양태의 이점에 대하여 설명한다. 이 양태에 따르면, 가로 방향으로부터의 광의 진입을 억제할 수 있어서, 차광 효과가 보다 더 향상된 반도체 장치를 제공할 수 있다. 상방에 형성하는 차광층만으로, 가로 방향에 대하여 차광 효과를 얻고자 하는 경우에는, 상방에 형성하는 차광층의 전체의 크기를 피차광 영역보다 크게 하여야만 하기 때문에, 반도체 장치의 미세화를 충분히 도모할 수 없는 경우가 있다. 그러나, 이 양태에 따르면, 차광층(44, 54) 사이에 비아층(52)을 형성함으로써, 피차광 영역(10A)의 크기보다 연장시키는 면적을 작게 하여도, 마찬가지의 차광 효과가 얻어진다. 즉, 미세화를 도모하면서, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
(4) 다음으로, 피차광 영역(10A)의 외측에 차광 영역(10B)을 형성하는 이점에 대하여 설명한다. 차광 영역(10B)에는, 비아층(26) 및 컨택트층(36, 46, 56)이 형성되어 있음으로써, 가로 방향으로부터의 광의 진입의 억제력을 높일 수 있다. 그 결과, 보다 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
또한, 본 발명은, 전술한 실시예에 한정되지 않으며, 본 발명의 요지의 범위 내에서 변형이 가능하다. 예를 들면, 제1 실시예에서는, 차광 영역에, MOS 트랜지스터가 형성되어 있는 경우를 나타내었는데, 이것에 한정되지는 않는다. 차광 영역에, 스택 게이트형 불휘발성 메모리 셀이나, 단층 게이트형 불휘발성 메모리 등이 형성되어 있어도 된다. 이 경우에는, 적어도 플로팅 게이트 전극이, 차광층에 피복되는 구조를 취하면 된다. 또한, 제1 실시예에서는, 2종의 상이한 레벨로 형성된 차광층을 예시하였는데, 이것에 한정되지 않으며, 3종 이상의 층에서, 평면으 로부터 보았을 때에 교대로 형성된 구조를 실현하여도 된다. 또한, 전술한 실시예에서는, 차광 영역(10B)에 구멍 형상의 비아층 및 컨택트층이 형성되어 있는 경우를 나타내었는데, 이것에 한정되지는 않는다. 예를 들면, 차광 영역(10A)을 둘러싸도록 링 형상의 홈을 형성하고, 이 홈에 도전층을 매립하여 형성된 비아층 및 컨택트층이어도 된다.
본 발명의 반도체 장치에 따르면, 반도체 소자가 광에 노출되지 않아서, 특성의 변동 등을 일으키지 않아, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 특히, 본 발명의 반도체 장치에 따르면, 상이한 레벨의 금속층을 복수층 이용하여, 교대로 배치함으로써, 차광 영역이 큰 경우에 있어서도 피복할 수 있어서, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.

Claims (18)

  1. 피차광 영역을 갖는 반도체층과,
    상기 피차광 영역의 상기 반도체층에 형성된 반도체 소자와,
    상기 반도체 소자의 상방에 형성된 제1 층간 절연층과,
    상기 제1 층간 절연층의 상방에 형성된 복수의 제1 차광층과,
    적어도 제1 차광층의 상방에 형성된 제2 층간 절연층과,
    상기 제2 층간 절연층의 상방에 형성된 제2 차광층
    을 포함하고,
    상기 제2 차광층은, 적어도 인접하는 상기 제1 차광층끼리의 사이에 형성되도록 소정의 패턴을 가지고 있고,
    상기 제1 차광층은 배선층인 반도체 장치.
  2. 피차광 영역을 갖는 반도체층과,
    상기 피차광 영역의 상기 반도체층에 형성된 반도체 소자와,
    상기 반도체 소자의 상방에 형성된 제1 층간 절연층과,
    상기 제1 층간 절연층의 상방에 형성된 복수의 제1 차광층과,
    적어도 제1 차광층의 상방에 형성된 제2 층간 절연층과,
    상기 제2 층간 절연층의 상방에 형성된 제2 차광층
    을 포함하고,
    상기 제2 차광층은, 적어도 인접하는 상기 제1 차광층끼리의 사이에 형성되도록 소정의 패턴을 가지고 있고,
    상기 제2 차광층은 배선층인 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 피차광 영역은, 상기 제1 차광층 및 상기 제2 차광층 중 적어도 어느 한쪽에 피복되어 있는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 차광층은 적어도 상기 제1 차광층의 반전 형상을 포함하는 패턴을 갖는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 차광층 및 상기 제2 차광층 중 적어도 한쪽은, 상기 피차광 영역 내에서 디자인 룰이 허용하는 최대 치수를 갖는 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 차광층은 상기 제1 차광층과 부분적으로 중첩되어 형성되는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 차광층과 상기 제2 차광층을 접속하는 비아층이 더 형성되어 있는 반도체 장치.
  8. 제7항에 있어서,
    상기 비아층은, 상기 제1 차광층과 상기 제2 차광층이 중첩되어 있는 부분에 형성되어 있는 반도체 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 반도체 소자와 상기 제1 층간 절연층 사이에 형성된 제3 층간 절연층과,
    상기 제3 층간 절연층의 위에 형성된 배선층
    을 더 포함하며,
    상기 배선층은, 상기 피차광 영역 내에서 디자인 룰이 허용하는 최대 치수를 갖는 반도체 장치.
  10. 피차광 영역을 갖는 반도체층과,
    상기 피차광 영역의 상기 반도체층에 형성된 반도체 소자와,
    상기 반도체 소자의 상방에 형성된 제1 층간 절연층과,
    상기 제1 층간 절연층의 상방에 형성된 복수의 제1 차광층과,
    적어도 제1 차광층의 상방에 형성된 제2 층간 절연층과,
    상기 제2 층간 절연층의 상방에 형성된 제2 차광층
    을 포함하고,
    상기 제2 차광층은, 적어도 인접하는 상기 제1 차광층끼리의 사이에 형성되도록 소정의 패턴을 가지고 있고,
    상기 피차광 영역의 외측에 차광 영역을 가지며,
    상기 차광 영역에서,
    상기 반도체층의 상방에 형성된 상기 제1 층간 절연층과,
    상기 제1 층간 절연층 상의 제1 금속층과,
    상기 반도체층과 상기 제1 금속층 사이에 형성된 컨택트층과,
    적어도 상기 제1 금속층의 상방에 형성된 제2 층간 절연층과,
    상기 제2 층간 절연층의 상방에 형성된 제2 금속층과,
    상기 제1 금속층과, 상기 제2 금속층을 접속하는 비아층
    을 포함하는 반도체 장치.
  11. 피차광 영역을 갖는 반도체층과,
    상기 피차광 영역의 상기 반도체층에 형성된 반도체 소자와,
    상기 반도체 소자의 상방에 형성된 제1 층간 절연층과,
    상기 제1 층간 절연층의 상방에 형성된 제1 차광층
    을 포함하며,
    상기 제1 차광층은, 상기 피차광 영역 내에서 디자인 룰이 허용하는 최대 치수를 가지며,
    상기 피차광 영역의 외측에 차광 영역을 가지며,
    상기 차광 영역에서,
    상기 반도체층의 상방에 형성된 상기 제1 층간 절연층과,
    상기 제1 층간 절연층 상의 제1 금속층과,
    상기 반도체층과 상기 제1 금속층 사이에 형성된 컨택트층과,
    적어도 상기 제1 금속층의 상방에 형성된 제2 층간 절연층과,
    상기 제2 층간 절연층의 상방에 형성된 제2 금속층과,
    상기 제1 금속층과, 상기 제2 금속층을 접속하는 비아층
    을 포함하는 반도체 장치.
  12. 삭제
  13. 제10항 또는 제11항에 있어서,
    상기 차광 영역은 상기 피차광 영역을 둘러싸도록 형성되어 있는 반도체 장치.
  14. 제10항 또는 제11항에 있어서,
    상기 비아층은, 상기 차광 영역에서, 구멍 형상이 아니고 서로 연결된 홈에 도전층을 매립하여 형성되어 있는 반도체 장치.
  15. 제10항 또는 제11항에 있어서,
    상기 컨택트층은, 상기 차광 영역에서, 구멍 형상이 아니고 서로 연결된 홈에 도전층을 매립하여 형성되어 있는 반도체 장치.
  16. 제10항 또는 제11항에 있어서,
    상기 비아층은, 상기 차광 영역에서, 스태거(staggered) 형상으로 배치되어 있는 반도체 장치.
  17. 제10항 또는 제11항에 있어서,
    상기 컨택트층은, 상기 차광 영역에서, 스태거 형상으로 배치되어 있는 반도체 장치.
  18. 제1항, 제2항, 제10항 또는 제11항에 있어서,
    상기 반도체 소자는 1층 게이트형 불휘발성 메모리인 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3956143B2 (ja) 2004-09-10 2007-08-08 セイコーエプソン株式会社 半導体装置
JP4591691B2 (ja) * 2005-06-07 2010-12-01 セイコーエプソン株式会社 半導体装置
JP4548603B2 (ja) 2005-06-08 2010-09-22 セイコーエプソン株式会社 半導体装置
US7671401B2 (en) * 2005-10-28 2010-03-02 Mosys, Inc. Non-volatile memory in CMOS logic process
US8999764B2 (en) * 2007-08-10 2015-04-07 International Business Machines Corporation Ionizing radiation blocking in IC chip to reduce soft errors
CN101527309B (zh) * 2008-03-06 2011-06-29 联咏科技股份有限公司 可降低噪声的影像感测器
KR101593604B1 (ko) * 2009-10-29 2016-02-12 삼성전자주식회사 전하 및 자외선(ｕｖ) 분석을 위한 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163917A (ja) * 1992-06-30 1994-06-10 Sgs Thomson Microelettronica Spa 集積回路
JPH06163868A (ja) * 1992-09-28 1994-06-10 Sanyo Electric Co Ltd ホトダイオード内蔵半導体装置
JPH10294444A (ja) * 1997-04-22 1998-11-04 Nec Ic Microcomput Syst Ltd 半導体装置
JP2003124363A (ja) 2001-10-19 2003-04-25 Toshiba Corp 半導体記憶装置
JP2004103813A (ja) 2002-09-09 2004-04-02 Sharp Corp 半導体集積回路および製造方法
US20060055044A1 (en) 2004-09-10 2006-03-16 Kimihiro Maemura Semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5730345A (en) 1980-07-31 1982-02-18 Seiko Epson Corp Semiconductor device
JPS58222546A (ja) 1982-04-13 1983-12-24 Citizen Watch Co Ltd 半導体装置
JPS6487545A (en) 1987-09-29 1989-03-31 Nippon Denso Co Proton electrically-conductive solid electrolyte
US5818095A (en) 1992-08-11 1998-10-06 Texas Instruments Incorporated High-yield spatial light modulator with light blocking layer
JPH10163209A (ja) 1996-07-30 1998-06-19 Kawasaki Steel Corp 半導体装置及び反射型液晶駆動半導体装置
JPH11288934A (ja) * 1998-04-02 1999-10-19 Seiko Instruments Inc 半導体集積回路
US6180430B1 (en) * 1999-12-13 2001-01-30 Chartered Semiconductor Manufacturing Ltd. Methods to reduce light leakage in LCD-on-silicon devices
JP2002009074A (ja) 2000-06-19 2002-01-11 Hitachi Ltd 半導体装置の製造方法
JP3960067B2 (ja) 2002-02-12 2007-08-15 ソニー株式会社 固体撮像素子の製造方法
JP3813562B2 (ja) * 2002-03-15 2006-08-23 富士通株式会社 半導体装置及びその製造方法
US6909196B2 (en) * 2002-06-21 2005-06-21 Micron Technology, Inc. Method and structures for reduced parasitic capacitance in integrated circuit metallizations
JP2004040042A (ja) * 2002-07-08 2004-02-05 Fujitsu Ltd 半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163917A (ja) * 1992-06-30 1994-06-10 Sgs Thomson Microelettronica Spa 集積回路
JPH06163868A (ja) * 1992-09-28 1994-06-10 Sanyo Electric Co Ltd ホトダイオード内蔵半導体装置
JPH10294444A (ja) * 1997-04-22 1998-11-04 Nec Ic Microcomput Syst Ltd 半導体装置
JP2003124363A (ja) 2001-10-19 2003-04-25 Toshiba Corp 半導体記憶装置
JP2004103813A (ja) 2002-09-09 2004-04-02 Sharp Corp 半導体集積回路および製造方法
US20060055044A1 (en) 2004-09-10 2006-03-16 Kimihiro Maemura Semiconductor device
JP2006080323A (ja) 2004-09-10 2006-03-23 Seiko Epson Corp 半導体装置

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