CN101527309B

CN101527309B - 可降低噪声的影像感测器

Info

Publication number: CN101527309B
Application number: CN2008100820984A
Authority: CN
Inventors: 詹日维
Original assignee: Novatek Microelectronics Corp
Current assignee: Novatek Microelectronics Corp
Priority date: 2008-03-06
Filing date: 2008-03-06
Publication date: 2011-06-29
Anticipated expiration: 2028-03-06
Also published as: CN101527309A

Abstract

一种可降低噪声的影像感测器，包含有一像素阵列(array)、一控制电路及一关联双取样电路阵列。该关联双取样电路阵列耦接于该像素阵列及该控制电路之间，由多个关联双取样电路单元所组成，其中每一关联双取样电路单元包含有一硅基板；一MOS元件形成于该硅基板上，该MOS元件连接至该关联双取样电路单元的一浮接点；以及多个金属层，设置于该MOS元件之上，用来提供该关联双取样电路单元的电连结，并且用来阻挡光线照射该MOS元件。

Description

可降低噪声的影像感测器

技术领域

本发明涉及一种可降低噪声的影像感测器，尤其是涉及一种通过适当地设置关联双取样电路中提供各电路节点电连结的金属连接线，以阻挡光线照射在关联双取样电路中电压浮动的节点上，进而避免噪声产生的CMOS影像感测器。

背景技术

随着数字相机、移动电话等电子商品不断的开发与成长，消费市场对影像感测元件的需求也持续的增加。一般而言，目前常用的影像感测元件，包括了电荷耦合感测元件<Charge Coupled Device，CCD>以及互补型金属氧化物半导体影像感测元件<CMOS Image Sensor，CIS>两大类。其中，由于CMOS影像感测元件具有低操作电压、低功率消耗与高操作效率及其可根据需要进行随机存取<Random Access>等特性，再加上其可整合于目前的半导体技术来大量制造，因此受到极广泛的应用。

请参考图1，图1为一已知CMOS影像感测器10的电路示意图。CMOS影像感测器10包含有一像素阵列11、一关联双取样<Correlation DoubleSampling，CDS>电路阵列12、一列解码器13、一行解码器14以及一模拟至数字转换器15。像素阵列11由设置为矩阵形式的像素单元P11～Pmn所组成，其中每一像素单元具有一感光区域以及一外围电路区域<未绘示于图1中>。感光区域可以感应入射光线，并累积入射光线所产生的光电荷，而外围电路则根据列解码器13及行解码器14所输出的控制信号，依序输出感光区域所产生的光电荷。关联双取样电路阵列12设置于像素阵列11的下侧，由关联双取样电路120_1～120_n所组成，其中每一关联双取样电路120耦接于像素阵列11的每一行，用来接收像素阵列11的每一行所输出的信号。模拟至数字转换器15设置于像素阵列11的侧边，用来对关联双取样电路120_1～120_n输出的信号进行信号处理，并转换为数字形式的信号。

如本领域技术人员所知，由于每一像素单元的外围电路由晶体管所构成，而晶体管元件参数的差异将导致每一像素单元所输出的光电荷信号产生一固定图像噪声<Fixed Pattern Noise>。因此，已知CMOS影像感测器一般会通过关联双取样电路阵列12，对来自每一像素单元的数据信号<即光电荷信号>及重置信号进行二次取样，再通过模拟至数字转换器15计算数据信号及重置信号的差值，以避免所产生的影像引入由晶体管元件参数导致的固定图像噪声。

请参考图2，图2为图1中关联双取样电路120的示意图。关联双取样电路120包含有一开关121、一取样电容122及一缓冲器123。开关121用来根据行解码器14所输出的控制信号，切换接收像素阵列11的数据信号或重置信号。取样电容122耦接于开关121，用来储存通过开关121所接收的数据信号或重置信号。缓冲器123耦接取样电容122于一节点A，用来根据行解码器14所输出的控制信号，输出节点A的电压至模拟至数字转换器15。因此，当关联双取样电路120完成接收数据信号或重置信号后，将保持开关121为一关闭状态，以使模拟至数字转换器15可依序读取每一关联双取样电路120的取样电容122所保持的电压。

在此情形下，在模拟至数字转换器15尚未读取电压之前，关联双取样电路120所保持的电压不能受到外来噪声的干扰。然而，当开关121在关闭状态时，节点A可具有一电压浮动(floating)的性质，因此对于关联双取样电路120的节点A来说，业界经常以“浮接点”代表。

然而，由于浮接点A很容易因光线照射而产生光电效应，造成取样电容122所保持的电压产生改变，进而导致噪声的产生。此外，由于每一关联双取样电路120在关联双取样电路阵列12中的位置不同，因此每一关联双取样电路120受光线照射的角度及强度也不同，导致所产生噪声干扰的程度也不同。如此一来，关联双取样电路将无法有效的降低影像信号噪声，进而影响CMOS影像感测器的效能。

在已知技术中，对于CMOS影像感测器的周边电路，如关联双取样电路，一般以光阻或金属块<Metal Block>方式来遮挡光线，以减少光能量产生的噪声对电路造成干扰。然而，光阻并无法完全有效地隔离光线，而在成本和效能的考虑及电路尺寸的限制下，金属块的使用有着极大的限制。

发明内容

因此，本发明的主要目的即在于提供一种可降低噪声的影像感测器。

本发明披露一种可降低噪声的影像感测器，该影像感测器包含有一像素阵列、一控制电路及一关联双取样电路阵列。该关联双取样电路阵列耦接于该像素阵列及该控制电路之间，由多个关联双取样电路单元所组成，该多个关联双取样电路单元的每一关联双取样电路单元包含有一硅基板；一MOS元件形成于该硅基板上，该MOS元件连接至该关联双取样电路单元的一浮接点；以及多个金属层，设置于该MOS元件之上，用来提供该关联双取样电路单元的电连结，并且用来阻挡光线照射该MOS元件。

本发明还披露一种用于一影像感测器的关联双取样电路，包含有一硅基板；一MOS元件形成于该硅基板上，该MOS元件连接至该关联双取样电路单元的一浮接点；以及多个金属层设置于该MOS元件之上，用来提供该关联双取样电路单元的电连结，并且用来阻挡光线照射该MOS元件。

本发明还披露一种用于一影像感测器的关联双取样电路的布局方法，该布局方法包含有形成一关联双取样电路的一MOS元件于一硅基板上，该MOS元件连接至该关联双取样电路中的一浮接点；以及根据该关联双取样电路于一关联双取样电路阵列的位置，在多个金属层中形成多个金属连接线，以阻挡光线照射该MOS元件，并提供该关联双取样电路的电连结。

本发明还披露一种可降低噪声的影像感测器，包含有一像素阵列、一控制电路以及一关联双取样电路阵列。该关联双取样电路阵列耦接于该像素阵列及该控制电路之间，由多个关联双取样电路单元所组成，该多个关联双取样电路单元至少包含有一第一关联双取样电路单元及一第二关联双取样电路单元。该第一关联双取样电路单元包含有一第一硅基板；一第一MOS元件形成于该第一硅基板上，该MOS元件连接至该第一关联双取样电路单元的一浮接点；以及第一多个金属层设置于该第一MOS元件之上，用来提供该第一双取样电路单元的电连结，并且在该第一MOS元件上形成一第一电路图案，以阻挡光线照射该第一MOS元件。该第二关联双取样电路单元包含有一第二硅基板；一第二MOS元件形成于该第二硅基板上，该MOS元件连接至该第二关联双取样电路单元的一浮接点；以及第二多个金属层设置于该第一MOS元件之上，用来提供该第二双取样电路单元的电连结，并且在该第二MOS元件上形成一第二电路图案，以阻挡光线照射该第二MOS元件。其中，该第一关联双取样电路单元与该第二关联双取样电路单元是该关联双取样电路阵列上两邻近的电路单元，以及该第一电路图案与该第二电路图案不完全相同。

附图说明

图1为一已知CMOS影像感测器的电路示意图。

图2为图1中关联双取样电路的示意图。

图3为本发明一CMOS影像感测器的示意图。

图4为本发明一布局流程的示意图。

图5为本发明实施例一关联双取样电路的剖面示意图。

图6为本发明另一实施例关联双取样电路的剖面示意图。

图7为本发明另一实施例关联双取样电路的剖面示意图。

图8及图9为图3中关联双取样电路阵列的实施例上视图。

附图符号说明

10、30 CMOS影像感测器

11、31 像素阵列

12、32 关联双取样电路阵列

13、33 列解码器

14、34 行解码器

15、35 模拟至数字转换器

P11～Pmn 像素单元

120_1～120_n、320_1～320_n、50、60、70关联双取样电路

121 开关

122 MOS元件

123 缓冲器

A 节点

40 布局流程

400、410、420、430 步骤

51、61、71 硅基板

52、62、72 多晶硅栅极

M1、M2、M3 金属层

510、610、710 掺杂区

531～536、631～636、731～736 金属连接线

具体实施方式

请参考图3，图3为本发明一CMOS影像感测器30的示意图。CMOS影像感测器30包含有一像素阵列31、一关联双取样<Correlation DoubleSampling，CDS>电路阵列32、一列解码器33、一行解码器34及一模拟至数字转换器35。其中像素阵列31、列解码器33、行解码器34及模拟至数字转换器35与图1中CMOS影像感测器10类似，不再赘述。关联双取样电路阵列32设置于像素阵列11的下侧，由关联双取样电路320_1～320_n所组成，每一关联双取样电路的内部电路与图2所示的关联双取样电路120类似，也不再赘述。由于每一关联双取样电路320在关联双取样电路阵列32中的位置不同，因此每一关联双取样电路320受光线照射的角度及强度也不同，如图3的虚线箭头所示。

一般来说，关联双取样电路320具有许多电压浮动的节点，如图2中的浮接点A，因此当光线照射在浮接点A时，容易因光电效应导致噪声的产生。此外，由于每一关联双取样电路位置的不同，其受光线照射的角度及强度也不同，如此一来，因光电效应所产生的噪声对电路也会造成不同程度的干扰。因此，本发明根据关联双取样电路320_1～320_n在关联双取样电路阵列32中的位置，对关联双取样电路的实体布局作适当的调整，以降低CMOS影像感测器的影像的噪声。

请参考图4，图4为本发明一布局流程40的示意图。布局流程40用于CMOS影像感测器30的关联双取样电路320_1～320_n中，其包含有下列步骤：

步骤400：开始。

步骤410：形成一关联双取样电路的一MOS元件于一硅基板上。

步骤420：根据该关联双取样电路于一关联双取样电路阵列的位置，在多个金属层中形成多个金属连接线，以阻挡光线照射该MOS元件，并提供该关联双取样电路的电连结。

步骤430：结束。

根据布局流程40，本发明在电路布局时，首先在硅基板上形成关联双取样电路的MOS元件，其中该MOS元件连接至关联双取样电路中的一浮接点。接着，本发明根据每一关联双取样电路在关联双取样电路阵列中的位置，在多个金属层中形成多个金属连接线，以阻挡光线照射在该MOS元件所连接的浮接点上，并提供该关联双取样电路的电连结。较佳地，该MOS元件可以是关联双取样电路单元的一取样电容、一开关元件或者一缓冲器的一组成元件(component)。也就是说，本发明通过适当地设置关联双取样电路中提供各电路节点电连结的金属连接线，以阻挡光线照射在关联双取样电路中电压浮动的节点上，避免电路因光电效应导致噪声的产生。

举例来说，请参考图5，图5为本发明实施例一关联双取样电路50的剖面示意图。关联双取样电路50较佳地位于图3中关联双取样电路阵列32的右侧<如关联双取样电路320_n>，其包含有一硅基板51、一多晶硅栅极52及金属层M1及M2。硅基板51具有一掺杂区510。多晶硅栅极52设置于硅基板51的掺杂区510上，用来与硅基板51形成关联双取样电路50的一MOS元件。金属层M1及M2设置于多晶硅栅极52之上，用来根据关联双取样电路50在关联双取样电路阵列的位置，形成金属连接线531～536，以阻挡光线照射在关联双取样电路中电压浮动的节点上，并提供关联双取样电路50的电连结。在本实施例中，由于关联双取样电路50位于关联双取样电路阵列32的右侧，如图3所示，光线将由关联双取样电路50的左斜方入射，因此本发明可将金属层M2的金属连接线533向左侧作一适当的平移，以有效遮挡光线照射在MOS元件<亦即多晶硅栅极52>上，进而避免电路产生噪声。较佳地，本发明可在电路布局时，通过程序计算光线入射角度等方式，计算出金属连接线533所需调整的距离。值得注意的是，在本实施例中平移金属层M2的金属连接线533仅用来作为一举例说明，本发明还可视实际需求，平移金属层M1的金属连接线534～536，而不限于此。

请注意，本发明并未限定前述金属层M1、M2的位置，M1、M2仅为标示而并非金属层位置的限制，在实际应用中，业者可利用任意金属层来进行金属层M1、M2的建置。

相反地，请参考图6，图6为本发明另一实施例一关联双取样电路60的剖面示意图。关联双取样电路60的结构与图5中的关联双取样电路50类似，在此不再赘述。在本实施例中，关联双取样电路60较佳地位于图3中关联双取样电路阵列32的左侧<如关联双取样电路320_1>，光线将由关联双取样电路60的右斜方入射<如图3所示>，因此本发明可于电路布局时，将金属层M2的金属连接线631向右侧作一适当的平移，以有效遮挡光线照射在MOS元件<亦即多晶硅栅极62>上，进而避免产生噪声。

请继续参考图7，图7为本发明另一实施例一关联双取样电路70的剖面示意图。关联双取样电路70的结构与图5中的关联双取样电路50类似，在此不再赘述。在本实施例中，关联双取样电路70较佳地位于图3中关联双取样电路阵列32的中间位置，因此光线将以垂直角度入射，在此情形下，本发明可将金属层M1及M2的金属连接线731～736向左或向右作一适当的平移，以遮挡光线照射在MOS元件上。请注意，本发明所述的关联双取样电路中电压浮动的节点并不局限于MOS元件，任何容易因光线照射而改变电性状态的节点，都属本发明的范畴。举例来说，在上述图5～7中，金属层M2平移的目的为遮挡入射至MOS元件栅极的光线。然而，在实际应用上，业者也可利用上层的金属层来遮挡MOS元件的任意位置，以防止光线的入射，譬如，业者可利用上层金属层，来阻挡入射至MOS元件源极/漏极的光线，如此的相对应变化，也属本发明的范畴。此外，如前所述，图5～7所示的MOS元件可作为关联双取样电路单元的一取样电容、一开关元件或者一缓冲器的一组成元件(Component)。

因此，请参考图8及图9，图8及图9为图3中关联双取样电路阵列32的实施例上视图。图8及图9分别代表位于关联双取样电路阵列32的左侧(如关联双取样电路320_1附近)及右侧(如关联双取样电路320_n附近)的关联双取样电路单元CDS。为了方便说明，图中仅显示了关联双取样电路阵列32中的一金属层的布局情形。图8及图9的上半部代表未经由本发明布局流程的金属连接线M3的布局图案，而其下半部则代表经由本发明布局流程的结果。由于每一关联双取样电路单元CDS在关联双取样电路阵列32中受光线照射的角度及强度不同，因此本发明在布局时会根据入射光线的角度调整每一关联双取样电路单元中金属连接线M3的位置，以阻挡光线照射在每一关联双取样电路单元CDS中电压浮动的节点(以节点A表示)上。在图8中，由于每一关联双取样电路单元CDS位于关联双取样电路阵列32的左侧，而光线会由其右上方入射，因此本发明可将金属连接线M3的位置向右偏移，以阻挡光线照射在MOS元件所连接的浮接点A上；类似地，在图9中，由于每一关联双取样电路单元CDS位于关联双取样电路阵列32的右侧，而光线会由其左上方入射，因此本发明可将金属连接线M3的位置向左偏移，以阻挡光线照射在MOS元件所连接的浮接点A上。很明显地，每一关联双取样电路单元CDS的金属连接线M3的电路布局图案与其相邻的图案将不完全相同，尽管其仍具有相同的功能。

综上所述，本发明根据每一关联双取样电路在关联双取样电路阵列中的位置，通过适当地设置关联双取样电路中提供各电路节点电连结的金属连接线，以阻挡光线照射在关联双取样电路中电压浮动的节点上，避免电路因光电效应导致噪声的产生，进而提升CMOS影像感测器的效能。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种能够降低噪声的影像感测器，其特征在于，包含有：

一像素阵列；

一控制电路；以及

一关联双取样电路阵列，耦接于该像素阵列及该控制电路之间，由多个关联双取样电路单元所组成，该多个关联双取样电路单元的每一关联双取样电路单元包含有：

一硅基板；

一MOS元件，形成于该硅基板上，该MOS元件连接至该关联双取样电路单元的一浮接点；以及

多个金属层，设置于该MOS元件之上，用来提供该关联双取样电路单元的电连结，并且用来阻挡光线照射该MOS元件；

其中，该多个金属层的图案系对应该MOS元件在该关联双取样电路阵列中的位置，使得该关联双取样电路阵列中两邻近关联双取样电路的金属层图案不完全相同。

2.如权利要求1所述的影像感测器，其特征在于，该MOS元件是该关联双取样电路单元的一取样电容。

3.如权利要求1所述的影像感测器，其特征在于，该MOS元件是该关联双取样电路单元的一开关。

4.如权利要求1所述的影像感测器，其特征在于，该MOS元件是该关联双取样电路单元中一缓冲器的一组成元件。

5.一种用于一影像感测器的关联双取样电路阵列，由多个关联双取样电路单元所组成，其特征在于，该多个关联双取样电路单元的每一关联双取样电路单元包含有：

一硅基板；

6.如权利要求5所述的关联双取样电路阵列，其特征在于，该MOS元件是该关联双取样电路单元的一取样电容。

7.如权利要求5所述的关联双取样电路阵列，其特征在于，该MOS元件是该关联双取样电路单元中的一开关。

8.如权利要求5所述的关联双取样电路阵列，其特征在于，该MOS元件是该关联双取样电路单元中一缓冲器的一组成元件。

9.一种用于一影像感测器的关联双取样电路的布局方法，其特征在于，该布局方法包含有：

形成一关联双取样电路的一MOS元件于一硅基板上，该MOS元件连接至该关联双取样电路中的一浮接点；以及

根据该关联双取样电路于一关联双取样电路阵列的位置，在多个金属层中形成多个金属连接线，以阻挡光线照射该MOS元件，并提供该关联双取样电路的电连结；

10.如权利要求9所述的布局方法，其特征在于，该MOS元件是该关联双取样电路单元的一取样电容。

11.如权利要求9所述的布局方法，其特征在于，该MOS元件是该关联双取样电路单元中的一开关。

12.如权利要求9所述的布局方法，其特征在于，该MOS元件是该关联双取样电路单元中一缓冲器的一组成元件。

13.一种能够降低噪声的影像感测器，其特征在于，包含有：

一像素阵列；

一控制电路；以及

一关联双取样电路阵列，耦接于该像素阵列及该控制电路之间，由多个关联双取样电路单元所组成，该多个关联双取样电路单元至少包含有：

一第一关联双取样电路单元，其包含有：

一第一硅基板；

一第一MOS元件，形成于该第一硅基板上，该MOS元件连接至该第一关联双取样电路单元的一浮接点；以及

第一多个金属层，设置于该第一MOS元件之上，用来提供该第一关联双取样电路单元的电连结，并且于该第一MOS元件上形成一第一电路图案，以阻挡光线照射该第一MOS元件；以及

一第二关联双取样电路单元，其包含有：

一第二硅基板；

一第二MOS元件，形成于该第二硅基板上，该MOS元件连接至该第二关联双取样电路单元的一浮接点；以及

第二多个金属层，设置于该第二MOS元件之上，用来提供该第二关联双取样电路单元的电连结，并且在该第二MOS元件上形成一第二电路图案，以阻挡光线照射该第二MOS元件；

其中，该第一关联双取样电路单元与该第二关联双取样电路单元是该关联双取样电路阵列上两邻近的电路单元，以及该第一电路图案与该第二电路图案不完全相同。