CN101320722A - 半导体装置 - Google Patents
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Abstract
本发明提供一种遮光效果好、可靠性高，而且有助于实现半导体装置的微型化的半导体装置。该半导体装置包括：具有被遮光区域(10A)的半导体层(10)；设于该被遮光区域(10A)的该半导体层(10)上的半导体器件(100、120)；设于该半导体器件(100、120)上面的第一层间绝缘层(40)；设于该第一层间绝缘层上面的多个第一遮光层(44)；至少设于第一遮光层(44)上面的第二层间层间绝缘层(50)；以及设置在该第二层间绝缘层(50)的上面、并且具有预定图案的第二遮光层(54)，其中，该第二遮光层(54)具有至少位于相邻的该第一遮光层(44)之间的图案。
Description
本申请是申请号为200510102540.1、申请日为2005年9月8日、发明名称为半导体装置的申请的分案申请。
技术领域
本发明涉及一种半导体装置，该半导体装置包括通过接收光可能会使特性改变的半导体器件。
背景技术
作为接收到光后可能会使特性改变的半导体器件，可以列举出MOS晶体管及具有浮置栅的非易失性存储器等。这些半导体器件尤其是在采用裸芯片等的COG安装法进行安装的情况下，通常会受到光的照射，如果是MOS晶体管的话，会引起其导通/截止的特性改变，而如果是非易失性存储器的话，会使注入到其浮置栅极中的电子丢失。为了防止半导体器件的这种特性的变化，在设有这些装置的区域的上面，通常都会设置用于防止光照射的遮光层。
特开平11-288934号公报中披露了一种运用遮光层的技术。在该特开平11-288934号公报中，将覆盖半导体器件的遮光层设置在不同的表面上，并且这两个遮光层由接触层来连接。
但是，为了提高遮光效果，仅仅在避免受到光照射的区域上面设置遮光层，难以完全地将光遮挡住，所以需要形成能够在一个较广的范围内覆盖其外延的遮光层。这样一来，就不能缩小遮光层的面积，进而阻碍了半导体装置的微型化的实现。此外，当希望保护的区域的面积过大时，由于受设计规则的限制，仅用一层遮光层不能将其完全地覆盖。
发明内容
本发明的目的在于提供一种遮光效果好，可靠性高，进而还能有助于实现半导体装置的微型化的半导体装置。
本发明的半导体装置包括：具有被遮光区域(遮光目标区域)的半导体层；设置在被遮光区域的半导体层上的半导体器件；设置在半导体器件上面的第一层间绝缘层；设置在第一层间绝缘层上面的多个第一遮光层；至少设置在第一遮光层上面的第二层间绝缘层；以及设置在第二层间绝缘层上面的第二遮光层，其中，第二遮光层具有预定的图案，以便该第二遮光层能够至少设置在相邻的第一遮光层之间。
根据本发明的半导体装置，半导体器件由设置在其上面的第一遮光层和设置在与第一遮光层不同水平面上的第二遮光层覆盖。因此，半导体器件不会暴露在光之下，从而能够提供一种不会引起特性的改变、且可靠性高的半导体装置。尤其，在所要遮光的面积很大的情况下，可能存在用一层金属层无法覆盖的问题。但是，根据本发明的半导体装置，通过使用多层位于不同水平面的金属层，并使它们交错地配置，从而即使在遮光区域很大的情况下也能完全地进行覆盖，因此能够提供一种可靠性得到提高的半导体装置。
本发明的半导体装置还可以采用下述的方式。
在本发明的半导体装置中，该被遮光区域可以被第一金属层和第二遮光层中的至少一方覆盖。
根据这种方式，被遮光区域被第一遮光层和第二遮光层中的至少一方覆盖，因而能够防止使受到光照射后会发生特性改变的半导体装置照射到光。
在本发明的半导体装置中，该第二遮光层可以具有至少包含该第一遮光层的反转形状的图案。
根据这种方式，被遮光区域被第一遮光层和第二遮光层中的至少一方覆盖，因而能够防止接收到光。
在本发明的半导体装置中，该第一遮光层和该第二遮光层中的至少一方可以在该被遮光区域内具有设计规则所允许的最大尺寸。
在此说到的最大尺寸除了包括整个第一遮光层具有最大尺寸的情况以外，还包括局部具有最大尺寸的情况。
在本发明的半导体装置中，该第二遮光层与所述第一遮光层部分重叠地设置。
根据这种方式，通过使第二遮光层和第一遮光层在被遮光区域的上面部分地重叠，从而能够进一步提高遮光效果。
在本发明的半导体装置中，该第一遮光层可以是布线层。
在本发明的半导体装置中，该第二遮光层可以是布线层。
在本发明的半导体装置中，还可以设置连接该第一遮光层和该第二遮光层的通路层。
根据这种方式，连接了第一遮光层和第二遮光层的通路层能够防止光从横向进入，并且能够进一步提高遮光效果。因此，能够提供一种可靠性提高了的半导体装置。
在本发明的半导体装置中，该通路层可以设置在该第一遮光层和该第二遮光层相重叠的部分上。
在本发明的半导体装置中，可以进一步包括：设置在该半导体器件和该第一层间绝缘层之间的第三层间绝缘层和设置在该第三层间绝缘层上的布线层，其中，该布线层可以在该被遮光区域内具有设计规则所允许的最大尺寸。
在本发明的半导体装置中，可以包括：具有被遮光区域的半导体层；设置在该被遮光区域的该半导体层上的半导体器件；设置在该半导体器件上面的第一层间绝缘层；和设置在该第一层间绝缘层上面的第一遮光层，其中，该第一遮光层可以在该被遮光区域内具有设计规则所允许的最大尺寸。
在本发明的半导体装置中，在该被遮光区域的外侧可以具有遮光区域，并且该遮光区域中可以包括：设置在该半导体层上面的该第一层间绝缘层；该第一层间绝缘层上的第一金属层；设置在该半导体层和该第一金属层之间的接触层；至少设置在该第一金属层上面的第二层间绝缘层；设置在该第二层间绝缘层上面的第二金属层；以及用于连接该第一金属层和该第二金属层的通路层。
根据本发明的半导体装置，通过将多个通路层及接触层设置在被遮光区域外侧的遮光区域内，从而能够提高防止光从横向进入的效果。
在本发明的半导体装置中，该遮光区域可以围绕该被遮光区域设置。
在本发明的半导体装置中，在该遮光区域内，该通路层可以通过在相连的、而不是孔状的槽内填充导电层而形成。
在本发明的半导体装置中，在该遮光区域内，该接触层可以通过在相连的、而不是孔状的槽内填充导电层而形成。
根据这种方式，被遮光区域的侧面被接触层及通路层覆盖，从而可以进一步提高遮光效果。
在本发明的半导体装置中，该通路层可以在该遮光区域内排列成锯齿状。
在本发明的半导体装置中，该接触层可以在该遮光区域内排列成锯齿状。
根据这种方式，被遮光区域的侧面被接触层及通路层中的至少一方覆盖，从而能够进一步提高遮光效果。
在本发明的半导体装置中，该半导体器件可以是单栅型非易失性存储器。
根据这种方式，能够提供一种具有提高了电荷保持特性的非易失性存储器的半导体装置。
附图说明
图1(A)是示意性示出根据第一实施例的半导体装置的剖面图，图1(B)是其平面图。
图2(A)是示意性示出根据第二实施例的半导体装置的剖面图，图2(B)是其平面图。
图3(A)是示意性示出根据第三实施例的半导体装置的剖面图，图3(B)是其平面图。
图4是示意性示出设置在根据第四实施例的半导体装置的被遮光区域中的存储单元的立体图。
图5是示意性示出设置在根据第四实施例的半导体装置的被遮光区域中的存储单元的剖面图。
图6是示意性示出根据第四实施例的半导体装置的平面图。
图7是示意性示出根据第四实施例的半导体装置的平面图。
图8是示意性示出根据第四实施例的半导体装置的剖面图。
图9是示意性示出根据第四实施例的半导体装置的平面图。
具体实施方式
下面，对本发明的实施例进行说明。
1.第一实施例
参照图1(A)及图1(B)说明第一实施例的半导体装置。图1(A)是示意性示出根据本实施例的半导体装置的剖面图，图1(B)是用于表示图1(A)所示的半导体装置的被遮光区域10A的平面图。
如图1所示，本实施例的半导体装置包括形成有MOS晶体管100等的半导体器件的被遮光区域10A。被遮光区域10A没有必要包括构成MOS晶体管的全部要素，在构成MOS晶体管100的要素中至少包括接收到光之后会给MOS晶体管100的特性带来影响的部分(例如栅电极)就可以了。
MOS晶体管100包括：设于半导体层10上的栅极绝缘层110；设于栅极绝缘层110上的栅电极112；设于栅电极112的侧面的侧壁绝缘层114；以及设于半导体层10中的杂质区116。该杂质区116构成MOS晶体管100的源极区或漏极区。
MOS晶体管100由层间绝缘层20覆盖，在该层间绝缘层20上依次设置了层间绝缘层30、40、50和60。作为层间绝缘层20、30、40、50和60，可以使用公知的氧化膜或氮化物膜等绝缘膜。并且，在层间绝缘层40和层间绝缘层50之间设有多个遮光层44，而在层间绝缘层50和层间绝缘层60之间设有多个遮光层54。遮光层44和遮光层54设置在处于不同水平面的层间绝缘层40和50上面。至少将遮光层54设置在遮光层44之间。在本实施例的半导体装置中，遮光层54具有位于遮光层44的相互间、并且与遮光层44和遮光层54部分重叠的图案。即，遮光层54具有至少包含遮光层44的反转形状的图案。
如图1(B)所示，在本实施例的半导体装置中，被遮光区域10A由遮光层44和遮光层54中至少之一覆盖。
根据本实施例的半导体装置，通过设于作为半导体器件的MOS晶体管100上面的第一遮光层44和设于与第一遮光层44不同水平面的第二遮光层54间的相互补充，从而可将被遮光区域10A完全地覆盖。因此，可以提供这样一种半导体装置，其中的半导体器件不会暴露在光之下，不会发生特性改变，从而使半导体装置的可靠性得到提高。尤其是在想要遮光的面积过大的情况下，可能会存在单用一层金属层难以将其覆盖的问题。然而，根据本实施例的半导体装置，通过使用位于不同水平面的遮光层44和54，并且使它们从平面的角度来看呈交错配置，从而即使是在被遮光区域10A的面积过大的情况下，也能够将其完全地覆盖，因而可以提供一种提高了可靠性的半导体装置。
2.第二实施例
接下来，将说明根据第二实施例的半导体装置。对于第二实施例，以在第一实施例的半导体装置中设置了用于连接遮光层44和遮光层45的通路层为例进行描述。图2(A)是示意性示出根据本实施例的半导体装置的剖面图，图2(B)是图2(A)所示的半导体装置的平面图。此外，在下面的描述中，将会省略有关与第一实施例相同的点的详细说明。
如图2(A)所示，本实施例的半导体装置包括形成有MOS晶体管的被遮光区域10A。MOS晶体管100与第一实施例的相同。在MOS晶体管100的上面依次设有层间绝缘层20、30、40、50和60，在层间绝缘层40上设有多个遮光层44，而且在层间绝缘层50上设有遮光层54。遮光层44和遮光层54的位置关系也与第一实施例的相同。
遮光层44和遮光层54由设置在层间绝缘层50中的通路层(vialayer)52连接。通路层52设置在遮光层44和遮光层54相重叠的位置。该通路层52是通过在层间绝缘层50内形成通路孔(过孔)，然后再用导电层填充(埋入)该过孔而形成的。在本实施例的半导体装置中，如图2(A)及图2(B)所示，所有遮光层44和遮光层54相重叠的部分都设有通路层52。
根据本实施例的半导体装置，由于在遮光层44和遮光层54之间设有通路层52，所以不但可以防止光从上面射入，并且还可以防止光从横向射入。由此，能够进一步提高遮光效果，从而提供一种可靠性提高了的半导体装置。
3.第三实施例
接下来，将对第三实施例的半导体装置进行说明。图3(A)是示意性示出根据本实施例的半导体装置的剖面图。并且，图3(A)是沿图3(B)的I-I线的剖面图。此外，在下面的描述中，将会省略有关与第一实施例相同的点的详细说明。
如图3(A)以及图3(B)所示，本实施例的半导体装置包括：设有MOS晶体管100等的半导体器件的被遮光区域10A和设置在被遮光区域10A的外侧的遮光区域10B。
在被遮光区域10A内，MOS晶体管100被设置在半导体层10的上面。MOS晶体管100与第一实施例的相同。在MOS晶体管100上设有层间绝缘层20。布线层24设置在层间绝缘层20上。接触层22被设置在层间绝缘层20中，该接触层22电连接布线层24和MOS晶体管100的杂质区116。为了能起到遮光层的作用，在被遮光区域10A内对布线层24制作图案，使其具有设计规则允许的范围内的最大面积。为了覆盖布线层24，设置了层间绝缘层30，在该层间绝缘层30上还设置了布线层34。布线层34为能起到遮光层的作用，与布线层24一样地被制作图案(图案化)，并至少覆盖被遮光区域10A中没有被布线层24覆盖的部分。
在遮光区域10B内，多个层间绝缘层20、30、40、50和60依次设置在半导体层10的上面。在层间绝缘层20、30、40和50的上面分别设有具有预定图案的金属层28、38、48和58。各金属层28、38、48和58与被遮光区域10A内位于同一层间绝缘层上的布线层或遮光层在同一步骤中形成。
在遮光区域10B内，半导体层10和金属层28之间通过接触层26连接，金属层28和38之间，金属层38和48之间以及金属层48和58之间分别经由通路层36、46和56连接。
在本实施例的半导体装置中，如图3(B)所示，以接触层26和通路层36、46和56在遮光区域10B内形成为一列为例进行了描述，但本发明并不局限在此，例如，接触层26和通路层36、46和56也可以排列成多列或排列成锯齿状。
根据本实施例的半导体装置，由于被遮光区域10A的上面被布线层24和34覆盖，因此能够防止光从上面(顶上方向)进入。并且，由于被遮光区域10A被设于遮光区域10B内的通路层36、46和56以及接触层26围绕(围住)，所以还能够防止光从横向射入。这样，受到光照射后特性会发生改变的半导体器件等便可以避开这种问题，从而提供一种可靠性提高了的半导体装置。
4.第四实施例
接下来，参照图4～图9说明第四实施例。对于第四实施例，以在被遮光区域10A内形成了非易失性存储单元(以下，称为“存储单元”)的单元阵列为例进行描述。图4和图5是用于表示本实施例的半导体装置中设于被遮光区域10A内的作为半导体器件的存储单元的示意图。在下面的描述中，首先说明设于被遮光区域10A内的存储单元120，随后再说明遮光结构。
就本实施例的半导体装置所包含的存储单元120而言，其控制栅是半导体层10中的N型杂质区，而浮置栅极由一层多晶硅层等的导电层构成(以下，也称为“单栅型非易失性存储装置”)。图4是用于表示存储单元的立体图，图5(A)是沿图4中的I-I线的剖面图，图5(B)是沿图4中的II-II线的剖面图，图5(C)是沿图4中的III-III线的剖面图。
如图4所示，本实施例中的存储单元120设于P型半导体层10上。半导体层10被器件分离绝缘层12划分为第一区域10X、第二区域10Y和第三区域10Z。第一区域10X和第二区域10Y设于P型势阱14内。第三区域10Z设于N型势阱16内。第一区域10X是控制栅部，第二区域10Y是写入部，第三区域10Z则是清除部。
第一区域10X～第三区域10Z的半导体层10上设有绝缘层124。绝缘层124上面设有横跨第一～第三区域10X～10Z的浮置栅极126。
接下来，说明各区域的剖面结构。如图5(A)所示，第一区域10X中包括：设于势阱14上面的绝缘层124，设于绝缘层124上面的浮置栅极126，设于浮置栅极126下面的半导体层10上的N型杂质区134以及与杂质区134相邻设置的N型杂质区128。N型杂质区134起到控制栅的作用，杂质区128构成与控制栅极线电连接、并且用于向控制栅施加电压的接触部。
如图5(B)所示，第二区域10Y内设有用于向存储单元120进行写入的N沟道型MOS晶体管100B。N沟道型晶体管100B包括：设于势阱14上面的绝缘层124、设于绝缘层124上面的浮置栅极126和设于半导体层10中的杂质区130。杂质区130构成源极区或漏极区。
如图5(C)所示，第三区域10Z内设有P沟道型晶体管100C。P沟道型晶体管100C包括：设于N型势阱16上面的绝缘层124、设于绝缘层124上的浮置栅极126和设于N型势阱16内的杂质区132。杂质区132构成源极区或漏极区。
通过配置多个存储单元120形成存储单元阵列。图6和图7是示出存储单元阵列的一部分的平面图。此外，在图6和图7中，只图示了存储单元的构成要素中浮置栅极126的形状，而阴影部分是用于表示位于下面的层。
本实施例的半导体装置中，在被遮光区域10A的上面层叠了四层金属层，这四层金属层起到遮光的作用。在下面的描述中，从最下层的金属层开始依次进行说明。
首先说明第一层和第二层的金属层。如图6所示，通过镜像配置在被遮光区域10A内配置了多个存储单元120。第一层的金属层是布线层24，布线层24在被遮光区域10A内具有设计规则所允许的最大尺寸的图案。第二层的金属层是布线层34，其具有至少覆盖没有被布线层24覆盖的区域中的浮置栅极126的图案。与布线层24同样，布线层34也可以具有设计规则所允许的范围内的最大尺寸。通过采用这样的结构，浮置栅极126能够在被遮光区域10A内被布线层24和布线层34中的至少一方覆盖。
接下来，参照图7说明上面的第三层和第四层的金属层。图7中没有图示出布线层24和34。在被遮光区域10A内，第三层的金属层是布线层44，具有预定的图案，并且按照一定的间隔设置了多个布线层44。作为第四层金属层的布线层54设置在布线层44上面。布线层54至少被设置在相邻的布线层44之间。在本实施例中，布线层54不但被设置在相邻的布线层44之间，而且还具有与布线层44局部重叠的图案。
接着，参照图8的剖面图说明布线层24、34、44和54之间的位置关系。图8是沿图6和图7中的I-I线的剖面图。如图8所示，存储单元120设置在由器件分离绝缘层12划分出的区域中。在非易失性存储器120的上面依次设有层间绝缘层20、30、40、50和60。层间绝缘层20、30、40和50上又分别设有布线层24、34、44和54。如上所述，布线层24在被遮光区域10A内具有设计规则所允许的最大尺寸内的图案。布线层34具有至少覆盖被遮光区域10A中布线层24没有覆盖到的区域的图案。多个布线层44按照一定的间隔设置，并且设于布线层44上面的布线层54至少设置为位于相邻的布线层44之间。
布线层44和54由设于层间绝缘层50中的通路层52连接。在所有布线层44和54相重叠的部分中都设置了通路层52。
接下来，说明设置在被遮光区域10A的外侧的遮光区域10B。由于图6～图8中只示出了存储单元阵列的一部分，所以虽然只有一部分遮光区域10B被图示，但如第三实施例所述，被遮光区域10A被遮光区域10B围绕(参照图3(B))。
如图8所示，在遮光区域10B中，层间绝缘层20、30、40、50和60依次设置在半导体层10上。在层间绝缘层20、30、40和50上分别设置了具有预定图案(pattern)的金属层28、38、48和58。金属层28、38、48和58与在被遮光区域10A内设于同一层间绝缘层上的布线层在同一步骤中形成。此外，在本实施例中，即便是同一金属层，位于被遮光区域10A内的部分和位于遮光区域10B内的部分却用不同的附图标记来表示。例如，如图8所示，虽然布线层54和金属层58是一个连续的层，但是由于所位于的部分的关系，采用了不同的附图标记来表示。金属层28和半导体层10之间由接触层26连接，通路层36、46和56分别设置在金属层28和38之间、金属层38和48之间以及金属层48和58之间。
此外，如图9所示，遮光区域10B内的接触层26及通路层36，46和56排列成多列，但它们也可以排列成锯齿状。除此之外，还可以排列成环状。
下面将描述本实施例的半导体装置的优点。
(1)在本实施例的半导体装置中，通过控制布线层24和布线层34的图案，从而使作为被遮光区域10A的存储单元阵列完全被覆盖。为保证容量比，设于本实施例的被遮光区域10A内的单栅型非易失性存储器具有能使控制栅部(第一区域)的浮置栅极的面积和写入及清除区域(第二及第三区域)的浮置栅极的面积间的差增大的图案。因此，浮置栅极126中具有局部宽度或长度小的部分或大的部分。在这种情况下，即便只是在设计规则所允许的范围内增大布线层的图案，也可能存在无法覆盖整个浮置栅极126的问题。然而，在本实施例中，由于是控制不同层的布线层24和34的图案，所以能够完全地将具有不规则形状的浮置栅极126覆盖。因此，能够提供一种电荷保持特性及可靠性均得以提高的半导体装置。
(2)接下来，说明金属层44和54设置在布线层34上面的不同水平面的优点。当用一层金属层覆盖具有存储单元阵列这样大面积的区域时，很难在刻蚀(蚀刻)时做到平均地进行刻蚀。并且，下层的布线层24和34由于受设计规则的限制，不可能完全地将存储单元阵列覆盖。像本实施例这样，通过利用金属层44和54便可以完全地覆盖被遮光区域10A。因此，遮光效果被进一步提高，从而能够提供一种可靠性得到提高的半导体装置。
(3)接下来，说明用通路层52来连接金属层44和54的优点。根据这种方式，能够防止光从横向进入，进而能够提供一种遮光效果进一步提高的半导体装置。当希望仅通过设于上面的遮光层来获得对横向的光的遮光效果时，由于设于上面的整个遮光层的大小必须大于被遮光区域，所以半导体装置的微型化很难得到实现。但是，通过这种方式，在遮光层44和54之间设置通路层52，从而即使遮光层的面积小于被遮光区域10A的大小，也能获得相同的遮光效果。换句话说，能够提供一种不但有助于微型化，而且还提高了可靠性的半导体装置。
(4)接下来，说明被遮光区域10A的外侧设有遮光区域10B的优点。通过将通路层26及接触层36、46和56设置在遮光区域10B内，可以提高对来自于横向的光的防护能力。因此，能够提供一种可靠性进一步得到提高的半导体装置。
此外，本发明并不限于上述实施例，在本发明的主旨范围内还可作出多种变形。例如，第一实施例中示出了将MOS晶体管设置在被遮光区域内的情况，但并不限定于此。也可以将多栅型非易失性存储单元和单栅型非易失性存储器等设置在被遮光区域内。这时，可以采用至少浮置栅极被遮光层覆盖的结构。此外，第一实施例中列举了两种设置在不同水平面的遮光层，但并不限定于此，使用三种或大于三种的层，并且使它们从平面上看是交错地设置的结构也可以实现。此外，上述实施例中示出了遮光区域10B内设置了孔状的通路层和接触层的情况，但并不限定于此。例如，也可以设置环状的槽来围绕被遮光区域10A，再将导电层填充在该槽内来形成通路层和接触层。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
附图标记说明
10半导体层 10A被遮光区域
10B遮光区域 12器件分离绝缘层
20、30、40、50、60层间绝缘层
22、26接触层 32、36、46、52、56通路层
24、34、44、54布线层 28、38、48、58金属层
100MOS晶体管 110、124栅极绝缘层
112栅电极 114侧壁绝缘层
116杂质区 120存储单元
122N型势阱区 126浮置栅极
128、130N型杂质区 132P型杂质区
134浮置栅极下面的N型杂质区
Claims (18)
1.一种半导体装置，包括：
半导体层，具有形成有晶体管的区域；
第一层间绝缘层，形成于所述半导体层的上面；
第一布线层、第二布线层及第三布线层，形成于所述第一层间绝缘层上面以及所述区域的上面；
第二层间绝缘层，形成在所述第一布线层、所述第二布线层及所述第三布线层的上面；以及
第四布线层和第五布线层，形成在所述第二层间绝缘层的上面和所述区域的上面，
其中，所述第四布线层形成在所述第一布线层与所述第二布线层之间；
所述第五布线层形成在所述第二布线层与所述第三布线层之间。
2.根据权利要求1所述的半导体装置，包括：
第一通路层，形成在所述第一布线层与所述第四布线层间，并与该第一布线层及该第四布线层连接，
第二通路层，形成在所述第二布线层与所述第四布线层间，并与该第二布线层及该第四布线层连接，
第三通路层，形成在所述第二布线层与所述第五布线层间，并与该第二布线层及该第五布线层连接，
第四通路层，形成在所述第三布线层与所述第五布线层间，并与该第三布线层及该第五布线层连接。
3.根据权利要求1所述的半导体装置，其中，
所述第一布线层位于所述第四布线层一端的垂直下方，
所述第二布线层位于所述第四布线层另一端的垂直下方，
所述第二布线层位于所述第五布线层一端的垂直下方，
所述第三布线层位于所述第五布线层另一端的垂直下方。
4.根据权利要求2所述的半导体装置，其中，
所述第一布线层位于所述第四布线层一端的垂直下方，
所述第二布线层位于所述第四布线层另一端的垂直下方，
所述第二布线层位于所述第五布线层一端的垂直下方，
所述第三布线层位于所述第五布线层另一端的垂直下方。
5.根据权利要求1所述的半导体装置，其中，
所述第一布线层、所述第二布线层及所述第三布线层形成在同一层上，
所述第四布线层及所述第五布线层形成在同一层上。
6.根据权利要求2所述的半导体装置，其中，
所述第一布线层、所述第二布线层及所述第三布线层形成在同一层上，
所述第四布线层及所述第五布线层形成在同一层上。
7.根据权利要求3所述的半导体装置，其中，
所述第一布线层、所述第二布线层及所述第三布线层形成在同一层上，
所述第四布线层及所述第五布线层形成在同一层上。
8.根据权利要求4所述的半导体装置，其中，
所述第一布线层、所述第二布线层及所述第三布线层形成在同一层上，
所述第四布线层及所述第五布线层形成在同一层上。
9.根据权利要求1所述的半导体装置，其中，
所述第一布线层、所述第二布线层及所述第三布线层为第n层的布线层，
所述第四布线层及所述第五布线层为第n+1层的布线层。
10.根据权利要求2所述的半导体装置，其中，
所述第一布线层、所述第二布线层及所述第三布线层为第n层的布线层，
所述第四布线层及所述第五布线层为第n+1层的布线层。
11.根据权利要求3所述的半导体装置，其中，
所述第一布线层、所述第二布线层及所述第三布线层为第n层的布线层，
所述第四布线层及所述第五布线层为第n+1层的布线层。
12.根据权利要求4所述的半导体装置，其中，
所述第一布线层、所述第二布线层及所述第三布线层为第n层的布线层，
所述第四布线层及所述第五布线层为第n+1层的布线层。
13.根据权利要求5所述的半导体装置，其中，
所述第一布线层、所述第二布线层及所述第三布线层为第n层的布线层，
所述第四布线层及所述第五布线层为第n+1层的布线层。
14.根据权利要求6所述的半导体装置，其中，
所述第一布线层、所述第二布线层及所述第三布线层为第n层的布线层，
所述第四布线层及所述第五布线层为第n+1层的布线层。
15.根据权利要求7所述的半导体装置，其中，
所述第一布线层、所述第二布线层及所述第三布线层为第n层的布线层，
所述第四布线层及所述第五布线层为第n+1层的布线层。
16.根据权利要求8所述的半导体装置，其中，
所述第一布线层、所述第二布线层及所述第三布线层为第n层的布线层，
所述第四布线层及所述第五布线层为第n+1层的布线层。
17.根据权利要求1所述的半导体装置，其中，所述区域包括元件分离绝缘层。
18.一种半导体装置，包括：
半导体层，具有形成有晶体管的区域；
第一布线层群，形成在所述领域的上面，包括多个布线层；以及
第二布线层群，形成在所述领域的上面，包括多个布线层；
其中，所述第二布线层群的各个布线层形成在所述第一布线层群的各个布线层间。
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