JP2006080323A - 半導体装置 - Google Patents
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Abstract
【解決手段】 本発明の半導体装置は、被遮光領域10Aを有する半導体層10と、
前記被遮光領域10Aの前記半導体層10に設けられた半導体素子100、120と、
前記半導体素子100、120の上方に設けられた第1層間絶縁層40と、
前記第1層間絶縁層の上方に設けられ、複数の第1遮光層44と、
少なくとも第1遮光層44の上方に設けられた第2層間絶縁層50と、
前記第2層間絶縁層50の上方に設けられ、所定のパターンの第2遮光層54と、を含み、
前記第2遮光層54は、少なくとも隣り合う前記第1遮光層44同士の間に位置するようなパターンを有する。
【選択図】 図1
Description
前記被遮光領域の前記半導体層に設けられた半導体素子と、
前記半導体素子の上方に設けられた第1層間絶縁層と、
前記第1層間絶縁層の上方に設けられた複数の第1遮光層と、
少なくとも第1遮光層の上方に設けられた第2層間絶縁層と、
前記第2層間絶縁層の上方に設けられた第2遮光層と、を含み、
前記第2遮光層は、少なくとも隣り合う前記第1遮光層同士の間に設けられるよう所定のパターンを有している。
前記第3層間絶縁層の上に設けられた配線層と、を含み、
前記配線層は、前記被遮光領域内においてデザインルールが許容する最大寸法を有することができる。
前記被遮光領域の前記半導体層に設けられた半導体素子と、
前記半導体素子の上方に設けられた第1層間絶縁層と、
前記第1層間絶縁層の上方に設けられた第1遮光層と、を含み、
前記第1遮光層は、前記遮光領域内においてデザインルールが許容する最大寸法を有することができる。
前記遮光領域において、
前記半導体層の上方に設けられた前記第1層間絶縁層と、
前記第1層間絶縁層の上の第1金属層と、
前記半導体層と前記第1金属層との間に設けられたコンタクト層と、
少なくとも前記第1金属層の上方に設けられた第2層間絶縁層と、
前記第2層間絶縁層の上方に設けられた第2金属層と、
前記第1金属層と、前記第2金属層とを接続するビア層と、
を含むことができる。
第1の実施の形態の半導体装置について、図1(A)、図1(B)を参照しつつ説明する。図1(A)は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図1(B)は、図1(A)に示す半導体装置の被遮光領域10Aを示す平面図である。
次に、第2の実施の形態にかかる半導体装置について説明する。第2の実施の形態は、第1の実施の形態の半導体装置に、遮光層44と遮光層54とを接続するビア層を設けた例である。図2(A)は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図2(B)は、図2(A)に示す半導体装置の平面図である。なお、以下の説明において、第1の実施の形態と同様の点については、詳細な説明を省略することがある。
次に、第3の実施の形態の半導体装置について説明する。図3(A)は、本実施の形態にかかる半導体装置を模式的に示す断面図である。あり、図3(A)は、図3(B)のI−I線に沿った断面図である。なお、以下の説明において、第1の実施の形態と同様の点については、詳細な説明を省略することがある。
次に、第4の実施の形態について、図4〜9を参照しながら説明する。第4の実施の形態は、被遮光領域10Aに不揮発性メモリセル(以下、「メモリセル」という)のセルアレイが形成されている場合である。図4、5は、本実施の形態の半導体装置において、被遮光領域10Aに設けられる半導体素子であるメモリセルを示す図である。以下の説明では、まず、被遮光領域10Aに設けられるメモリセル120について説明し、その後、遮光構造について説明する。
Claims (18)
- 被遮光領域を有する半導体層と、
前記被遮光領域の前記半導体層に設けられた半導体素子と、
前記半導体素子の上方に設けられた第1層間絶縁層と、
前記第1層間絶縁層の上方に設けられた複数の第1遮光層と、
少なくとも第1遮光層の上方に設けられた第2層間絶縁層と、
前記第2層間絶縁層の上方に設けられた第2遮光層と、を含み、
前記第2遮光層は、少なくとも隣り合う前記第1遮光層同士の間に設けられるよう所定のパターンを有している、半導体装置。 - 請求項1において、
前記被遮光領域は、前記第1遮光層および前第2遮光層の少なくともいずれか一方に覆われている、半導体装置。 - 請求項1または2において、
前記第2遮光層は、少なくとも前記第1遮光層の反転形状を含むパターンを有する、半導体装置。 - 請求項1〜3のいずれかにおいて、
前記第1遮光層および前記第2遮光層の少なくとも一方は、前記被遮光領域内においてデザインルールが許容する最大寸法を有する、半導体装置。 - 請求項1〜4のいずれかにおいて、
前記第2遮光層は、前記第1遮光層と部分的に重なって設けられる、半導体装置。 - 請求項1〜5のいずれかにおいて、
前記第1遮光層は、配線層である、半導体装置。 - 請求項1〜6のいずれかにおいて、
前記第2遮光層は、配線層である、半導体装置。 - 請求項1〜7のいずれかにおいて、
さらに、前記第1遮光層と前記第2遮光層とを接続するビア層が設けられている、半導体装置。 - 請求項8において、
前記ビア層は、前記第1遮光層と前記第2遮光層とが重なっている部分に設けられている、半導体装置。 - 請求項1〜9のいずれかにおいて、
さらに、前記半導体素子と前記第1層間絶縁層との間に設けられた第3層間絶縁層と、
前記第3層間絶縁層の上に設けられた配線層と、を含み、
前記配線層は、前記被遮光領域内においてデザインルールが許容する最大寸法を有する、半導体装置。 - 被遮光領域を有する半導体層と、
前記被遮光領域の前記半導体層に設けられた半導体素子と、
前記半導体素子の上方に設けられた第1層間絶縁層と、
前記第1層間絶縁層の上方に設けられた第1遮光層と、を含み、
前記第1遮光層は、前記被遮光領域内においてデザインルールが許容する最大寸法を有する、半導体装置。 - 請求項1〜11のいずれかにおいて、
前記被遮光領域の外側に、遮光領域を有し、
前記遮光領域において、
前記半導体層の上方に設けられた前記第1層間絶縁層と、
前記第1層間絶縁層の上の第1金属層と、
前記半導体層と前記第1金属層との間に設けられたコンタクト層と、
少なくとも前記第1金属層の上方に設けられた第2層間絶縁層と、
前記第2層間絶縁層の上方に設けられた第2金属層と、
前記第1金属層と、前記第2金属層とを接続するビア層と、
を含む、半導体装置。 - 請求項12において、
前記遮光領域は、前記被遮光領域を囲むように設けられている、半導体装置。 - 請求項12または13において、
前記ビア層は、前記遮光領域において、穴状でなく、互いにつながった溝に導電層を埋め込んで形成されている、半導体装置。 - 請求項12〜14のいずれかにおいて、
前記コンタクト層は、前記遮光領域において、穴状でなく互いにつながった溝に導電層を埋め込んで形成されている、半導体装置。 - 請求項12または13において、
前記ビア層は、前記遮光領域において、千鳥状に配置されている、半導体装置。 - 請求項12〜14のいずれかにおいて、
前記コンタクト層は、前記遮光領域において、千鳥状に配置されている、半導体装置。 - 請求項1〜17のいずれかにおいて、
前記不揮発性メモリは、一層ゲート型の不揮発性メモりである、半導体装置。
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