JP2005353743A - 半導体装置 - Google Patents

Abstract

【課題】 半導体装置の小型化及び遮光性の向上を図ることにある。
【解決手段】 半導体装置は、半導体基板１０と、半導体基板１０に形成されたメモリ素子１２と、メモリ素子１２の上方に形成された層間絶縁層２６と、層間絶縁層２６の上方に、メモリ素子１２とオーバーラップして形成された遮光層２８と、遮光層２８よりも下方に形成された反射防止層３２と、を含む。反射防止層３２の外縁は、遮光層２８の外縁よりも外側に位置している。
【選択図】 図２

Description

本発明は、半導体装置に関する。

半導体装置として、電気的にデータの書込み及び消去ができ、電源を切ってもデータを保持できるＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）が知られている。ＥＥＰＲＯＭでは、フローティングゲートに対して電荷の注入又は放出を行うことによって、データの書込み又は消去が行われる。ところで、ＥＥＰＲＯＭなどのメモリ素子を有する構造では、フローティングゲートに蓄積された電荷が外部からの光（例えば紫外光）の照射によって意図せずに消失する場合がある。電荷の消失を防止するために、遮光層をメモリ素子にオーバーラップさせて形成することが知られている（特許文献１参照）。しかし、光はメモリ素子に対して垂直のみならず斜めにも入射するので、斜めに入射する光も遮ろうとすると、遮光層の平面面積を大きくする必要があり、半導体装置の小型化の妨げとなる。
特許第３０８３５４７号公報

本発明の目的は、半導体装置の小型化及び遮光性の向上を図ることにある。

（１）本発明に係る半導体装置は、
半導体基板と、
前記半導体基板に形成されたメモリ素子と、
前記メモリ素子の上方に形成された層間絶縁層と、
前記層間絶縁層の上方に、前記メモリ素子とオーバーラップして形成された遮光層と、
前記遮光層よりも下方に形成された反射防止層と、
を含み、
前記反射防止層の外縁は、前記遮光層の外縁よりも外側に位置している。

本発明によれば、反射防止層の外縁が遮光層の外縁よりも外側に位置しているので、遮光層の平面面積を大きくすることなく、メモリ素子に蓄積される電荷の消失を防止することができる。したがって、半導体装置の小型化及び遮光性の向上を図ることができる。

なお、本発明において、特定のＡ層の上方にＢ層が設けられているとは、Ａ層上に直接Ｂ層が設けられている場合と、Ａ層上に他の層を介してＢ層が設けられている場合と、を含むものとする。

（２）この半導体装置において、
前記反射防止層は、前記遮光層とオーバーラップして形成されていてもよい。

これによれば、メモリ素子に対して、垂直のみならず斜めに入射する光もより効果的に遮ることができる。したがって、さらなる遮光性の向上を図ることができる。

（３）この半導体装置において、
前記反射防止層は、前記メモリ素子の周辺領域に形成されていてもよい。

これによれば、メモリ素子の領域の端部付近において、遮光性の向上を図ることができる。

（４）この半導体装置において、
前記反射防止層は、前記メモリ素子を囲むリング形状をなし、
前記反射防止層の外側の外縁の全周は、前記遮光層の外縁よりも外側に位置し、
前記反射防止層の内側の外縁の全周は、前記遮光層の外縁よりも内側に位置していてもよい。

これによれば、メモリ素子の周囲全体から斜めに入射する光を遮ることができる。

（５）この半導体装置において、
前記半導体基板に形成された素子分離領域をさらに含み、
前記反射防止層は、前記素子分離領域の表面に形成されていてもよい。

（６）この半導体装置において、
前記メモリ素子は、フローティングゲートを含んでいてもよい。

以下、本発明の実施の形態について図面を参照して説明する。

図１は、本発明の実施の形態に係る半導体装置の平面図であり、図２は、図１のII−II線断面図である。

本実施の形態に係る半導体装置は、半導体メモリ装置とすることができる。半導体メモリ装置は、例えば、ＥＥＰＲＯＭ（Electrically Erasable PROM）などの不揮発性メモリ装置である。

図２に示すように、半導体装置１００は、半導体基板１０を有する。半導体基板１０は、その全部又は一部が半導体層（例えばシリコン層）からなる。

半導体装置１００は、メモリ素子１２（例えば不揮発性メモリ素子）を有する。メモリ素子１２は、半導体基板１０に形成されている。メモリ素子１２及びそれを動作させる制御回路によって、１つのメモリセルが構成される。半導体基板１０には、複数のメモリセルが配列されて、メモリセルアレイが構成されている。

図２に示す例では、メモリ素子１２は、半導体基板１０の内部に形成された拡散領域１４と、半導体基板１０上に形成されたゲート絶縁層１６と、電荷が注入又は放出されるフローティングゲート１８と、フローティングゲート１８の電荷を制御するコントロールゲート２０と、を有する。

拡散領域１４は、ソース領域又はドレイン領域となる領域であり、半導体基板１０（あるいはそれに形成されたウェル領域）とは異なる導電型（Ｐ型又はＮ型）に形成されている。隣同士の拡散領域１４の間はチャネル領域となっており、当該チャネル領域上にゲート絶縁層１６が形成されている。図２に示す例では、フローティングゲート１８は、ゲート絶縁層１６上（チャネル領域の上方）に形成されている。そして、フローティングゲート１８の上方には、絶縁層２２を介して、コントロールゲート２０が形成されている。コントロールゲート２０は、フローティングゲート１８とオーバーラップしている。コントロールゲート２０、絶縁層２２及びフローティングゲート１８の側壁部に、サイドウォール絶縁層（図示しない）が形成されていてもよい。その場合、サイドウォール絶縁層は、拡散領域１４の上方に位置する。

なお、本発明に適用できるメモリ素子の構造は、上述に限定されるものではなく、フローティングゲートを有するあらゆるものを適用することができる。例えば、本実施の形態の変形例として、上述のスタックド型の構造に代えて、スプリットゲート型の構造を適用してもよい。あるいは、コントロールゲートが半導体基板１０の内部に埋め込まれた構造を適用してもよい。

隣同士のメモリ素子１２の間には、素子分離領域２４が形成されている。素子分離領域２４は、半導体基板１０上に形成されている。半導体基板１０に形成された凹部内に、素子分離領域２４が埋め込まれていてもよい。素子分離領域２４は、ＳＴＩ（Shallow Trench Isolation）であってもよいし、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって形成されたものであってもよい。図２に示すように、ゲート絶縁層１６及び素子分離領域２４が連続して形成されていてもよい。

半導体装置１００は、メモリ素子１２上に形成された層間絶縁層２６を有する。層間絶縁層２６は、メモリ素子１２を被覆して形成され、素子分離領域２４上にも形成されている。層間絶縁層２６は、１層又は複数層から構成されている。

半導体装置１００は、遮光層２８を有する。遮光層２８は、メモリ素子１２とオーバーラップしている。詳しくは、半導体基板１０の垂直方向からの平面視において、遮光層２８の外形は、メモリ素子１２の領域の全部又は一部を内側に含む。遮光層２８は、メモリセルの全部又は一部とオーバーラップしていてもよいし、メモリセルアレイの全部又は一部とオーバーラップしていてもよい。遮光層２８は、光（例えば紫外光）が透過しない又は透過しにくい材料であれば、その材料は限定されるものではない。遮光層２８は、例えば、ＴｉＷ、ＴｉＯＮ、Ｗ、ＳｉＮ、ＣｒＯ_２、アルミニウム又は銅などの金属層をパターニングして形成することができる。

遮光層２８は、半導体装置１００内の図示しない配線（例えばメモリ素子１２又はその制御回路に導通する配線）から電気的に非導通であってもよいし、電気的に導通していてもよい。遮光層２８は、当該配線と同一材料で形成されていてもよいし、異なる材料で形成されていてもよい。遮光層２８を当該配線と同一工程で形成してもよい。遮光層２８は、電源電位又はＧＮＤ電位に導通していてもよい。

遮光層２８は、層間絶縁層２６上に形成されている。図２に示すように、遮光層２８上には、他の層間絶縁層３０が形成されていてもよいし、あるいは、層間絶縁層３０の代わりに、半導体装置１００の最表面に位置するパッシベーション層（図示しない）が形成されていてもよい。なお、図２に示す例とは別に、遮光層２８は複数形成されていてもよく、それぞれが異なる平面（層間絶縁層における異なる高さの層）上に形成されていてもよい。

半導体装置１００は、反射防止層３２を有する。反射防止層３２は、例えばチタンナイトライド（ＴｉＮ）、ＴｉＷ、ＴｉＯＮ、Ｗ、ＳｉＮ又はＣｒＯ_２などから形成することができ、光（例えば紫外光）を吸収又は反射するものである。反射防止層３２は、遮光層２８とは異なる材料で形成してもよいし、同一材料で形成してもよい。

反射防止層３２は、遮光層２８よりも下方に形成されている。例えば、反射防止層３２は、素子分離領域２４の表面に形成されていてもよい。あるいは、図２に示す例とは別に、遮光層２８が層間絶縁層３０上に形成されている場合に、反射防止層３２がそれよりも下層の層間絶縁層２６上に形成されていてもよい。反射防止層３２は、遮光層２８とは非接触となっている。図２に示す例では、反射防止層３２及び遮光層２８の間には、層間絶縁層２６が介在している。

反射防止層３２の外縁は、遮光層２８の外縁よりも外側に位置している。こうすることで、遮光層２８の平面面積を大きくすることなく、遮光層２８及び反射防止層３２によって、メモリ素子１２のフローティングゲート１８に蓄積される電荷の消失を防止することができる。なお、反射防止層３２は、遮光層２８とオーバーラップしない領域のみに形成されていてもよい。

反射防止層３２は、図２に示すように遮光層２８とオーバーラップして形成されていてもよい。その場合、反射防止層３２は、遮光層２８とオーバーラップする領域からその外側の領域に、連続して配置されていてもよい。これによれば、メモリ素子１２に対して、垂直のみならず斜めに入射する光もより効果的に遮ることができる。したがって、さらなる遮光性の向上を図ることができる。

反射防止層３２は、メモリ素子１２の周辺領域に形成されていてもよい。その場合、反射防止層３２は、メモリセルの周辺領域に形成されていてもよいし、メモリセルアレイの周辺領域に形成されていてもよい。例えば、反射防止層３２は、メモリ素子１２（メモリセル又はメモリセルアレイ）を囲む素子分離領域２４に沿って形成されていてもよい。これによれば、メモリ素子１２等の領域の端部付近において、遮光性の向上を図ることができる。

なお、反射防止層３２は、メモリ素子１２（メモリセル又はメモリセルアレイ）の領域を避けて形成されていてもよいし、メモリ素子１２の上方に形成されている場合には、メモリ素子１２等の領域の端部付近とオーバーラップして形成されていてもよい。

図１に示すように、反射防止層３２は、メモリ素子１２（メモリセル又はメモリセルアレイ）を囲むリング形状に形成されていてもよい。その場合、反射防止層３２の外側の外縁の全周は、遮光層２８の外縁の外側に位置し、かつ、反射防止層３２の内側の外縁の全周は、遮光層２８の外縁の内側に位置していてもよい。すなわち、反射防止層３２は、遮光層２８の全周において、遮光層２８とオーバーラップする領域からその外側に、連続して配置されていてもよい。これによれば、メモリ素子１２の周囲全体から斜めに入射する光を遮ることができる。

本実施の形態によれば、上述したように、半導体装置の小型化及び遮光性の向上を図ることができる。なお、本実施の形態に係る半導体装置の製造方法は、上述の半導体装置の説明から導き出せる内容を含み、すでに公知の方法を適用することができる。

本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

図１は、本発明の実施の形態に係る半導体装置の平面図である。 図２は、図１のII−II線断面図である。

符号の説明

１０…半導体基板 １２…メモリ素子 ２４…素子分離領域 ２６…層間絶縁層
２８…遮光層 ３２…反射防止層 １００…半導体装置

Claims (6)

1. 半導体基板と、
   前記半導体基板に形成されたメモリ素子と、
   前記メモリ素子の上方に形成された層間絶縁層と、
   前記層間絶縁層の上方に、前記メモリ素子とオーバーラップして形成された遮光層と、
   前記遮光層よりも下方に形成された反射防止層と、
   を含み、
   前記反射防止層の外縁は、前記遮光層の外縁よりも外側に位置している、半導体装置。
2. 請求項１記載の半導体装置において、
   前記反射防止層は、前記遮光層とオーバーラップして形成されている、半導体装置。
3. 請求項１又は請求項２記載の半導体装置において、
   前記反射防止層は、前記メモリ素子の周辺領域に形成されている、半導体装置。
4. 請求項１から請求項３のいずれかに記載の半導体装置において、
   前記反射防止層は、前記メモリ素子を囲むリング形状をなし、
   前記反射防止層の外側の外縁の全周は、前記遮光層の外縁よりも外側に位置し、
   前記反射防止層の内側の外縁の全周は、前記遮光層の外縁よりも内側に位置している、半導体装置。
5. 請求項１から請求項４のいずれかに記載の半導体装置において、
   前記半導体基板に形成された素子分離領域をさらに含み、
   前記反射防止層は、前記素子分離領域の表面に形成されている、半導体装置。
6. 請求項１から請求項５のいずれかに記載の半導体装置において、
   前記メモリ素子は、フローティングゲートを有する、半導体装置。

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