TWI279921B - Semiconductor device - Google Patents
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Description
1279921 九、發明說明: 【發明所屬之技術領域】 本發明關於半導體裝置,且該裝置包含特性會因受光而 變動之半導體元件。 【先前技術】 作為特性會因受光而變動之半導體元件,舉例來說有 MOS電晶體、具浮動閘極電極之非揮發性記憶體等。此等 .半導體元件特別在以裸晶等之〇〇(3安裝法等來安裝的情況 中,有時會接觸到光,如為MOS電晶體的話,會導致開關 特丨生之變動,如為非揮發性記憶體的話,會導致植入浮動 閘極電極之電子逸出。為了防止上述般的半導體元件之特 性變動,在設有此等裝置之區域的上方,設有為了防止光 線照射之遮光層。 作為使用遮光層之技術,舉例來說有特開平11_288934號 公報。此特開平11-288934號公報中,被覆半導體元件之遮 , 光層設在不同之高度,該兩個遮光層藉接觸層連接。 【發明内容】 然而,為了提高遮光效果,僅在欲保護免於受光之區域 的上方設置遮光層,並無法充分遮光,有必要形成能廣泛 地被覆其外延。為此,無法縮小遮光層之面積,從而妨礙 半導體裝置之縮小化。此外,在欲保護之區域的面積大的 情況中,基於設計規定上之限制,有時僅以單層之遮光層 會無法完全加以被覆。 本發明之目的在於提供一種半導體裝置,其係遮光效果 104740.doc 1279921 導體裝置之微細 2可靠性提升者,並進—步為有助於半 X月之半導體裝置包含:半導體層,其係具有被遮光 區域; 半導體元件,其係設於上述被遮光 上; 區域之上述半導體層
第一層間絕緣層,其係設於上述半導體元件之上方’· 方複數個第-遮光層,其係設於上述第—層間絕緣層之上 :二層間絕緣層,其係至少設於第一遮光層之上方,·及 弟-:光層’其係設於上述第二層間絕緣層之上方;且, 一上述第二遮光層具有特定之圖案,至少位於相鄰之上述 第一遮光層彼此之間。 依本發明之半導體裝置,半導體it件由設於其上方之第 一遮光層、及設於與第一遮光層不同高度之第二遮光層所 被因此,半導體元件不會暴露在光下,不致引起特性 之k動等’從而可提供可靠性高的半導體裝置。尤其,在 欲遮光之面積大的情況中,有時以一層之金屬層無法完全 覆蓋。然而,依本發明之半導體裝置,使用不同高度之金 屬層複數層來交互配置,即使遮光區域大的情況中仍可加 以覆蓋,從而提供可靠性提升之半導體裝置。 本發明之半導體裝置更可採如下態樣。 在本發明之半導體裝置中,上述被遮光區域可由第一金 屬層及前第二金屬層中至少一方來加以覆蓋。 104740.doc 1279921 依此恶樣,被遮光區域乃由第一遮光層及第二遮光層中 至少一方所覆蓋,可抑制會特性因受光而變動之半導體元 件接觸到光線的情形。 本發明之半導體裝置中,上述第二遮光層可具有至少包 含上述第一遮光層之反轉形狀之圖案。 依此態樣,被遮光區域會由第一遮光層及第二遮光層中 至少一方所覆蓋,而可抑制受光。 在本發明之半導體裝置中,上述第一遮光層及上述第二 光層中至少一方可具有在上述被遮光區域内設計規定所 容許之最大尺寸。 此外,在此具有最大尺寸一事除了第一遮光層整體具有 最大尺寸的情況之外,亦包含局部具有最大尺寸的情況。 本發明之半導體裝置中,上述第二遮光層可設置成與上 述第一遮光層部分重疊。 依此態樣,在被遮光區域之上方,藉第二遮光層及第一 _ 遮光層部分重疊,可進一步提高遮光效果。 本發明之半導體裝置中,上述第一遮光層可為配線層。 本發明之半導體裝置中,上述第二遮光層可為配線層。 本發明之半導體裝置中,可更進一步設有連接上述第一 遮光層及上述第二遮光層的導通孔層。 依此態樣,連接第一遮光層及第二遮光層的導通孔層可 防止橫向之光線進入,而可進一步提升遮光效果。依此結 果,可提供可靠性高之半導體裝置。 本發明之半導體裝置中,上述導通孔層可設置於上述第 104740.doc 1279921 一遮光層及上述第二遮光層重疊之部分。 本發明之半導體裝置中,可進一步地包含: 第三絕緣層,其係設置於上述半導體元件與上述第一層 間絕緣層之間;及 配線層,其係設於上述第三層間絕緣層上;且 上述配線層可具有在上述被遮光區域内設計規定所容許 之最大尺寸。
本發明之半導體裝置中,包含: 半導體層,其係具有被遮光區域; 半導體元件,其係設於上述被遮光區域之上述半導體層; 第一層間絕緣層,其係設於上述半導體元件之上方;及 第遮光層,其係设於上述第一層間絕緣層之上方;且 上述第一遮光層可具有在上述被遮光區域内設計規定所 谷终之隶大尺寸。 本發明之半導體裝置中,在上述被遮光區域之外側具有 遮光區域; 並可在上述遮光區域上包含: 上述第一層間絕緣層,其係設在上 第-金屬層,其係在上述第一層間絕緣=層之上方, 接觸層’其係設於上述半導體;盘 — 令篮層與上述第一金屬層之間; 第二層間絕緣層,其係至少設於 八s兑 又、上迷弟一金屬層之上方; 第二金屬層,其係設於上述第_ > <币一層間絕緣層之上方;及 導通孔層,其係連接上述第一全屬 層 ^ 至屬層、及上述第二金屬 104740.doc 1279921 本發月之半導體裝置’被遮光區域外側之遮光區域上 -又有複數的V通孔層及接觸層,因此,可提高抑制橫向光 線進入之效果。 本發明之半導體裝置巾,上述遮光區域可設置成包圍上 述被遮光區域。 本發明之半導體裝置中,上述上述導通孔層在上述遮光 區域中,可不形成為孔狀,而以在相互連接之溝槽内埋入 導電層來形成。 本發明之半導體裝置中,上述接觸層在上述遮光區域 中,可不形成為孔狀,而可在相互連接之溝槽内埋入導電 層來形成。 依此態樣’被遮光區域之側面會藉接觸層及導通孔層覆 蓋’可進一步提高遮光效果。 本發明之半導體裝置中,上述導通孔層可在上述遮光區 域中配置成交錯狀。 _ 本發明之半導體裝置中,上述接觸層可在上述遮光區域 中配置成交錯狀。 依此態樣’被遮光區域之側面會藉接觸層及導通孔層中 至少一方覆蓋,可進一步提高遮光效果。 本發明之半導體裝置中,上述半導體元件可為單層閘極 型之非揮發性記憶體。 依此態樣,可提供具有電荷保持性提升之非揮發型記憶 體的半導體裝置。 【實施方式】 104740.doc -10- 1279921 以下說明本發明之實施方式。 1 ·第一實施方式 關於第一實施方式之半導體裝置,將參照圖l(A)及圖_ 來說明。圖1(A)係模式性地顯示本實施方式之半導體裝置 之口】面圖’圖1⑻係圖丄⑷所示之半導體裝置的被遮光區 域10A之平面圖。 如圖1所不,本實施方式之半導體裝置具有形成有m〇s • t晶體10等之半導體元件的被遮光區域ι〇Α。被遮光區域 10A上並無必要包含所有構成M〇s電晶體之元件,僅需至少 包3 MOS電曰曰體1〇〇所包含之元件中會因受光而影響到 MOS電晶體1〇〇之特性變動的部分(例如,閘極)。 MOS電晶體1〇〇具有:閘極絕緣層11〇,其係設於半導體 層10之上;閘極112,其係設於閘極絕緣層11〇之上;側壁 絕緣層114,其係設在閘極112之侧面;及雜質區域116,其 係設於半導體層10。該雜質區域116成為M〇s電晶體1〇〇之 > 源極區域或汲極區域。 MOS電晶體100由層間絕緣層2〇被覆,該層間絕緣層2〇 上依序設有層間絕緣層30、40、50、60。作為層間絕緣層 20、30、40、50、60,可使用周知之氧化膜及氮化膜等之 絕緣膜。並且,層間絕緣層40與層間絕緣層50之間設有複 數的遮光層44 ’在層間絕緣層5〇與層間絕緣層6〇之間設有 複數的遮光層54。遮光層44及遮光層54乃設於不同高度之 層間絕緣層40、50上。遮光層54至少設置於遮光層44彼此 間之位置。本實施方式之半導體裝置中,遮光層54位於遮 104740.doc -11 - 1279921 光層44彼此間,且具有使遮光層44及遮光層54部分重疊之 圖案。亦即,遮光層54具有至少包含遮光層44之反轉形狀 之圖案。 如圖1(B)所示,本實施方式之半導體裝置中,被遮光區 域10A乃由遮光層44及遮光層54中至少一方所被覆。 依本實施方式之半導體裝置,成為半導體元件之M〇s電 晶體100乃藉由其上所設之第一遮光層44、在與第一遮光層 _ 44不同之高度上所設之第二遮光層54,彼此互補地完全被 覆整個被遮光區域10A。因此,半導體元件不會暴露於光 線,不致引起特性變動,從而可提供可靠性高之半導體裝 置。尤其在欲遮光之面積大的情況中,有時無法以一層的 金屬層來被覆。然而,依本實施方式之半導體裝置,利用 在不同南度之遮光層44、54,由平面來看交互配置,因而 即使在被遮光區域1 〇 A大的情況中,亦可被覆該整面,提供 可靠性提升之半導體裝置。 | 2.第二實施方式 接著,說明第二實施方式之半導體裝置。第二實施方式 係在第一實施方式之半導體装置中設置使遮光層44及遮光 層連接之導通孔層之例子。圖2(A)係模式性地顯示本實施 方式之半導體裝置之剖面圖,圖2(B)係圖2(A)所示之半導 體裝置之平面圖。此外,以下說明中,有關與第一實施方 式相同之部分,有時將省略詳細之說明。 如圖2(A)所示,本實施方式之半導體裝置具有形成有 MOS電晶體之被遮光區域1〇A。關kM〇s電晶體則同於 104740.doc -12- 1279921 第一實施方式。MOS電晶體100之上方依序形成有層間絕緣 層20、30、40、50、60,層間絕緣層40上設有複數的遮光 層44,層間絕緣層50上設有遮光層54。遮光層44及遮光層 54之位置關係同於第一實施方式。 遮光層44及遮光層54由在層間絕緣層50上所設之導通孔 層52連接。導通孔層52設在遮光層44與遮光層54重疊之位 置上。該導通孔層52係在層間絕緣層50上形成導通孔並埋 入導電層而形成者。本實施方式之半導體裝置中,如圖2(A) .及圖2(B)所示,該導通孔層52遍設於所有遮光層44與遮光 層54重疊的位置上。 依本實施方式之半導體裝置,因為,遮光層44與遮光層 54之間設有導通孔層52,因此,不僅可防止上方光線進入, 亦可防止橫向光線進入。依此結果,可進一步提升遮光效 果,提供可靠性提升之半導體裝置。 3·第三實施方式 _ 接著說明第三實施方式之半導體裝置。圖3(A)係模式性 地顯示本實施方式之半導體裝置之剖面圖。圖3(A)係沿圖 3(B)之I-Ι線之剖面圖。此外,在以下說明中,關於與第一 實施方式相同之部分,有時會省略詳細之說明。 如圖3(A)及圖3(B)所示,本實施方式之半導體裝置具 有·被遮光區域10A,其係設有m〇S電晶體1〇〇等之半導體 凡件者;遮光區域10B,其係設於被遮光區域丨〇A之外側。 被遮光區域10A中’在半導體層1〇上設有m〇s電晶體 1〇〇。有關MOS電晶體1〇〇,其同於第—實施方式。M〇s電 104740.doc -13 - 1279921 晶體100上設有層間絕緣層20。層間絕緣層2〇上設有配線層 24。層間絕緣層2〇中設有接觸層22,、而該接觸層22電性連 接於配線層24、及MOS電晶體100之雜質區域116。基於使 配線層24發揮作為遮光層之作用,配線層24在被遮光區域 10A内被圖案化成具有在設計規則所容許之範圍内之大面 積。層間絕緣層30設置成被覆配線層24,而該層間絕緣層 3 0上亦没有配線層34。配線層34如同配線層24地圖案化, 以達成發揮作為遮光層之作用之目的,並至少具有可被覆 被遮光區域1 〇A中配線層24未被覆到之部分的圖案。 遮光區域10B中,半導體層1〇上依序形成有複數的層間絕 緣層 20、30、40、50、60。層間絕緣層 20、30、40、50上 分別形成有具特定圖案之金屬層28、38、48、58。各金屬 層28、38、48、5 8在被遮光區域l〇A中,乃與同一個層間絕 緣層上之配線層或遮光層,以同一個工序形成。 遮光區域10B中,半導體層1〇與金屬層28之間乃藉接觸層 26連接,金屬層μ、π彼此間、金屬層38、μ彼此間、及 金屬層48、58彼此間分別藉導通孔層36、46、56連接。 依本實施方式之半導體裝置,如圖3(B)所示,乃以在遮 光區域10B中,接觸層26及導通孔層36、46、56形成為一行 的情況為例來加以說明,惟並不以此為限,例如可配置成 複數行,亦可配置成交錯狀。 依本實施方式之半導體裝置,被遮光區域1〇 A之上方由配 線層24、34被覆,可抑制由上方之光線進入。再者,藉被 ‘光區域10A以遮光區域10B上所設之導通孔層36、46、56 104740.doc -14 - 1279921 及接觸層26加以包圍’可抑制由橫向之光線進入。依此結 果,對於經由光線照射而特性會變動之半導體元件等,將 可避免上述般的問題,提供可靠性提升之半導體裝置。 4.第四實施方式 接著,對於第四實施方式,參照圖4至9來加以說明。第 四實施方式係被遮光區域10A上形成有非揮發性記憶格(以 下稱「記憶格」)之晶格陣列的情況。圖4、5係本實施方式 _ 之半導體裝置中成為在被遮光區域1〇 A上所設之半導體元 件之記憶格之圖。在以下說明中,先說明在被遮光區域1〇A 上所設之記憶格120,並在之後說明遮光構造、 本實施方式之半導體裝置所包含之記憶格12〇中,控制閘 極為半導體層10内的N型之雜質區域,浮動閘極由一層之聚 矽層等之導電層所形成(以下有時稱為「單層閘極型非揮發 性記憶裝置」)。圖4係記憶格之立體圖,圖5(A)係沿圖4之 I-Ι線之剖面圖,圖5(B)係沿圖4之ΙΙ-Π線之剖面圖,圖5(c) p 係沿圖4之ΙΙΙ-ΠΙ線之剖面圖。 如圖4所示,本實施方式中之記憶格ι2〇設於p型之半導體 層1〇。半導體層10藉由元件分離絕緣層12而分離劃分成第 一區域10X、第二區域1〇Υ、及第三區域1〇z。第一區域1〇χ 及第二區域10Υ設在ρ型之井14。第三區域10Ζ設於Ν型之井 16。第一區域ι〇χ為控制閘極部,第二區域1〇γ為寫入部, 第三區域10Ζ為删除部。 第一區域10Χ至第三區域10Ζ之半導體層1〇上,設有絕緣 層124。絕緣層124上設有在第一至第三區域1〇又至2所跨設 104740.doc •15- 1279921 之浮動閘極126。 接著,說明各區域之剖面構造。如圖5(A)所示,第一區 域10X具有··絕緣層124,其係設於井14上,·浮動閘極1261 其係設於絕緣層124上;N型之雜質區域134,其係設於浮動 閘極126下之半導體1〇; 型之雜質區域128,其係與雜質 區域134相鄰設置。N型之雜質區域134發揮控制閘極之作 用,雜質區域128乃電性連接於控制閘極線,成為用來對控 制閘極施加電壓的接觸部。 如圖5(B)所示,第二區域10Y上設有為了對記憶格12〇進 行寫入之Ν通道型MOS電晶體100Β。Ν通道型電晶體1〇〇Β 具有:絕緣層124,其係設於井14上;浮動電極126,其係 設於絕緣層124上;及雜質區域130,其係設於半導體層1〇 上。雜貝&域130成為源極區域或沒極區域。 如圖5(C)所示,第三區域loz上設有ρ通道型電晶體 100C。Ρ型電晶體100(:具有:絕緣層124,其係設型之 井16上;浮動閘極126,其係設於絕緣層124上;及雜質區 域132,其係設型之井16上。雜質區域Π2成為源極區域 或 >及極區域。 該記憶格120以複數個配置而形成記憶格陣列。圖6及7 係記憶格陣列一部分之平面圖。此外,圖6及7僅顯示記憶 格構成元件中之浮動閘極126之形狀,灰色區域所示的為下 層。 本實施方式之半導體裝置中,被遮光區域10Α之上方,疊 層有4層的金屬層,此等4層之金屬層發揮遮光作用。在以 104740.doc -16- 1279921 下4明中’將由下層之金屬層來依序說明。 首先,說明第一層及第二層之金屬層。如圖6所示,被遮 光區域10 A上,以鏡面配置配置有複數個記憶格。第一層之 金屬層為配線層24,配線層24具有在被遮光區域1〇A内設計 規則所容許之最大尺寸。第二層之金屬層為配線層34,並 具有之圖案能至少被覆配線層24未覆到之浮動電極126。此 外,亦可如同配線層24,具有設計規則所容許範圍内之最 | 大尺寸。藉由上述般的構造,在被遮光區域10A内,浮動閘 極126可由配線層24及配線層34中至少一方所被覆。 接著,參照圖7,更進一步說明上層的第三及四層之金屬 層。此外,在圖7中,並不圖示配線層24、34。被遮光區域 10A中’第三層之金屬層為配線層44並具有特定圖案,複數 個配線層44以固定間隔配置。配線層44上,設有成為第四 層之金屬層的配線層54。配線層54至少設於相鄰之配線層 44彼此之間。在本實施方式中,配線層54並不僅設於相鄰 | 之配線層44彼此之間,並具有部分重疊之圖案。 再者,關於配線層24、34、44、54之位置關係,則參照 圖8來加以說明。圖8係沿圖6、7之I-Ι線之剖面圖。如圖8 所示,元件分離絕緣層12劃分之區域上,設有記憶格12〇。 非揮發性記憶體120上方依序形成有層間絕緣層2〇、30、 4 0、5 0、6 0。層間絕緣層2 0、3 0、4 0、5 0上,分別設有配 線層24、34、44、54。配線層24如上所述,在被遮光區域 10 A内,具有設計規則所容許之最大尺寸内之圖案。配線層 34至少在被遮光區域10A内具有被覆到配線層24未被覆到 104740.doc •17- 1279921 • 之區域的圖案。配線層44以固定間隔配置有複數個,而在 其上所设之配線層54至少設置於相鄰配線層44之彼此間。 配線層44及54乃著層間絕緣層50所設之導通孔層52連 接。導通孔層52設於所有配線層44與54重疊之部分。 接著’說明被遮光區域10A外侧上所設之遮光區域1〇]8。 圖6至8僅圖示記憶格陣列之一部分,因此,雖僅圖示遮光 區域10B之一部分,惟如第三實施方式所示,被遮光區域 10A乃由遮光區域10B所包圍(參照圖3(B))。 如圖8所示,遮光區域10B中,半導體層1〇上依序設有層 間絕緣層20、30、40、50、60。層間絕緣層2〇、30、40、 50上分別設有具特定圖案之金屬層28、38、48、58。金屬 層28、38、48、58在被遮光區域10A上係與同一層間絕緣層 上所没之配線層以同一工序形成者。此外,在本實施方式 中’即使為同一金屬層,位於被遮光區域1 〇 A之部分、及位 於遮光區域10B之部分乃標示不同之符號來加以說明。例 如_斤示,西己、線層54及金屬層58為連續之層,然而, 依所在位置而標示了不同之符號。金屬層28與半導體層1〇 之間藉接觸層26連接,而在金屬層28、38彼此間、金屬層 38、48彼此間、及金屬層48、58彼此間,則分別設有導通 孔層 36、46、56。 此外,如圖9所示,遮光區域10B之接觸層26及導通孔層 36、46、56亦可排列成複數行而配置成交錯狀。此外,亦 可為環狀。 本實施方式之半導體裝置之優點如下所述。 104740.doc -18- 1279921 (1) 本實施方式之半導體裝置中,藉由控制配線層24及配 線層34之圖案,使得成為被遮光區域1〇A之記憶袼陣列全部 受到被覆。本實施方式之被遮光區域10A所設之單層閘極型 非揮發性記憶體中,由於偏重於電容比,具有使控制間極 部(第一區域)之浮動閘極之面積、及寫入及刪除區域(第二 及第三區域)之浮動電極之面積的差變大之圖案。因而,浮 動閘極126中有局部性地寬度或長度小的部分或大的部 分。在此情況中,即使單純地在容許之設計規則範圍内加 大配線層之圖案的話,有時會有無法完全被覆整個浮動閘 極126的情形。然而,在本實施方式中,藉由控制在不同高 度上之配線層24、34之圖案,可全面被覆具有不均勻形狀 之浮動電極126。依此結果,可提供電荷保持特性提升且可 靠性提升之半導體裝置。 (2) 接著,說明在配線層34更上方於不同高度上設置金屬 層44、54之優點。欲將記憶格陣列般需要大面積之區域以 一層之金屬層來被覆時,在蝕刻進行之際,有時會無法進 行均勻之蝕刻而有困難。此外,下層的配線層24、34有時 因設計規則之限制,會有無法完全被覆記憶袼陣列的情 形。如本實施方式,利用金屬層44、54,可被覆整個被遮 光區域10A。依此結果,可進一步提升遮光效果,提供可靠 性提升之半導體裝置。 (3) 接著,說明使金屬層44、54間以導通孔層52連接之態 樣的優點。依此態樣,可抑制由橫向之光線進入,從而可 提供遮光效果進一步提升之半導體裝置。欲僅以上方所設 104740.doc -19- 1279921 之遮光層來得到對橫向之遮光效果時,必須使上方所設之 遮光層整體大小比被遮光區域更大,因此,有時無法充分 進行半導體裝置之微細化。然而,依此態樣,藉由在遮光 層44、54間設置導通孔層52,即使延伸面積比被遮光區域 10 A之大小還小,亦能夠得到相同之遮光效果。亦即,不僅 有助於微細化,並可得到可靠性提升之半導體裝置。
(4)接著,說明被遮光區域1〇A外側上設置遮光區域1〇B 之優點。遮光區域10B中,藉由設置導通孔層26及接觸層 36、46、56,可提高對橫向光線進入之抑制力。依此結果, 可提供可靠性更進一步提升之半導體裝置。 此外,本發明並不限於上述之實施方式,可在本發明要 旨之範圍内變形。例如,在第一實施方式中,雖以遮光區 域設有MOS電晶體的情況為示,惟並不限於此。遮光區域 内可設堆疊閘極型非揮發性記憶格、單層閘極型非揮發性 記憶體等。在此情況中,採用至少浮動閘極被遮光層被覆 之構造即可。此外,第-實施方式中,雖以2種設於不同高 度上之遮光層為例示,惟並不以此為限,亦可以三種以上 的層,實現平面來看時交錯設置之構造。此外,上述之實 施方式中,雖以遮光區域設有孔狀之導通孔層及接觸層 的情況為示’惟並不以此為限。例如’亦可為藉由將環狀 溝槽設置成包圍遮光區域1()A,並在此溝槽内埋入導電層而 成之導通孔層及接觸層。 【圖式簡單說明】 圖 1(A)係模式性地顯示第 一實施方式之半導體裝置之剖 104740.doc -20 - 1279921 • 面圖,圖1(B)係該平面圖。 圖2 (A)係模式性地顯示第二實施方式之半導體裝置之剖 面圖,圖2(B)係該平面圖。 圖3(A)係模式性地顯示第三實施方式之半導體裝置之剖 面圖,圖3(B)係該平面圖。 圖4係模式性地顯1第四實施方式之半導體裝置的被遮 光區域上所設之記憶格之立體圖。 鲁圖5(A)至(C)係模式性地顯示第四實施方式之半導體裝 置的被遮光區域上所設之記憶格之立體圖。 圖6係模式性地顯示第四實施方式之半導體裝置之平面 圖。 圖7係模式性地顯示第四實施方式之半導體裝置之 圖。 < 平面 圖8係模式性地顯示第四實施方式之半導體裝置之立 圖。 、體 10 10A 10B 12 20 、 30 、 40 、 50 、 60 22、26 -21- 1 圖9係模式性地顯示第四實施方式之半導體裝置之平 圖。 【主要元件符號說明】 半導體層 被遮光區域 遮光區域 元件分離絕緣層 層間絕緣層 接觸層 104740.doc 1279921 24 ' 34 > 44 > 54 配線層 28 、 38 、 48 、 58 金屬層 32 、 36 、 46 、 52 、 56 導通孔層 100 MOS電晶體 110 、 124 閘極絕緣層 112 閘極 114 側壁絕緣層 116 雜質區域 120 記憶格 122 N型井區域 126 浮動閘極 128 、 130 N型雜質區域 132 P型雜質區域 134 浮動閘極型N型雜質區域 104740.doc 22-
Claims (1)
1279921 十、申請專利範圍: 1. 一種半導體裝置,其特徵在於 包含: 半導體層,其係含有被遮光區域; 半導體兀件,其係設於上述被遮光區域之上述半導體 層;
第一層間絕緣層,其係設於上述半導 複數個第一遮光層,其係設於上述第 上方; 體元件之上方; 一層間絕緣層之 第二層間絕緣層,其係至少設於第一遮光層之上方;及 第二遮光層,其係設於上述第二層間絕緣層之上方; 且, 上述第二遮光層含有至少位於相鄰之上述第一遮光層 彼此之間之特定之圖案。 2.如請求項1之半導體裝置,其中 上述被遮光區域由上述第一遮光層及上述第二遮光層 中至少一方所被覆。 3·如請求項1或2之半導體裝置,其中 上述第二遮光層含有至少包含上述第一遮光層之反轉 形狀之圖案。 4·如請求項1或2之半導體裝置,其中 上述第一遮光層及上述第二遮光層中至少一方含有在 上述被遮光區域内設計規定所容許之最大尺寸。 5.如請求項1或2之半導體裝置,其中 104740.doc 1279921 上述第一遮光層係没置成與上述第一遮光層部分重 疊。 6·如請求項丨或2之半導體裝置,其中 上述第一遮光層為配線層。 7·如請求項1或2之半導體裝置,其中 上述第二遮光層為配線層。 8·如請求項1或2之半導體裝置,其中 更進一步設有連接上述第一遮光層及上述第二遮光層 的導通孔層。 9·如請求項8之半導體裝置,其中 上述導通孔層設置於上述第一遮光層及上述第二遮光 層重疊之部分。 10·如請求項1或2之半導體裝置,其中 進一步地包含:第三絕緣層,其係設置於上述半導體 元件與上述第一層間絕緣層之間;及 配線層,其係設於上述第三層間絕緣層上;且 上述配線層含有在上述被遮光區域内設計規定所容許 之最大尺寸。 11. 一種半導體裝置,其特徵為 包含: 半導體層,其係含有被遮光區域; 半導體元件,其係設於上述被遮光區域之上述半導體 層; 第一層間絕緣層,其係設於上述半導體元件之上方;及 104740.doc 1279921 第一遮光層,其係設於上述第一層間絕緣層之上方;且 上述第一遮光層含有在上述被遮光區域内設計規定所 容許之最大尺寸。 12·如請求項1或11之半導體裝置,其中 在上述被遮光區域之外側含有遮光區域;且 在上述遮光區域包含: 上述第一層間絕緣層,其係設在上述半導體層之上方; 第一金屬層,其係在上述第一層間絕緣層上; 接觸層’其係設於上述半導體層與上述第一金屬層之 間; 第二層間絕緣層,其係至少設於上述第一金屬層之上 方; 第二金屬層,其係設於上述第二層間絕緣層之上方;及 導通孔層,其係連接上述第一金屬層及上述第二金屬 層。 13·如請求項12之半導體裝置,其中 上述遮光區域設置成包圍上述被遮光區域。 14·如請求項12之半導體裝置,其中 上述導通孔層在上述遮光區域中,並非為孔狀,而以 在相互連接之溝槽内埋入導電層來形成。 15. 如請求項12之半導體裝置,其中 上述接觸層在上述遮光區域中,並非為孔狀,而以在 相互連接之溝槽内埋入導電層來形成。 16. 如請求項12之半導體裝置,其中 104740.doc 1279921 上述導通孔層在上述遮光區域中配置成交錯狀。 17. 如請求項12之半導體裝置,其中 上述接觸層在上述遮光區域中配置成交錯狀。 18. 如請求項1或11之半導體裝置,其中 上述半導體元件為單層閘極型之非揮發性記憶體。
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