JP2003124363A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来は、ＥＥＰＲＯＭのフローティングゲー
ト電極に、意図しない外部からの光が照射される場合が
あり、電子が抜けてデータが消去されるということがあ
った。斜め方向からの外部からの光も遮断するため、メ
モリセルアレイ有効領域周囲にメモリセルが形成されな
い遮光領域を設け、メモリセルアレイ有効領域上だけで
なく、遮光膜をその領域上まで延在させていた。遮光領
域は十分な遮光を果たすために所定の幅が必要であり、
半導体記憶装置のサイズの縮小の妨げ、半導体集積回路
装置のサイズの制限になっていた。 【解決手段】 本発明は、遮光領域１０５の遮光膜１１
９、１２１を多層構造とし、さらに層間を遮光すること
により、遮光領域１０５の幅を狭くすることができ、サ
イズの制限を減少させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】 本発明は、ＥＥＰＲＯＭ
（電気的消去型の読み出し専用メモリ）が用いられてお
り、特にメモリセル上の遮光に係わる半導体記憶装置に
関するものである。

【０００２】

【従来の技術】 従来の半導体記憶装置が用いられる半
導体集積回路装置の平面図を図７に示す。半導体集積回
路装置は例えば液晶駆動用ドライバに用いられる。半導
体集積回路装置１には、制御用装置２及び半導体記憶装
置３が設けられている。制御用装置２には、液晶表示パ
ネル（図示せず）を駆動するためのドライバ回路（図示
せず）などが設けられている。半導体記憶装置３にはＥ
ＥＰＲＯＭが用いられており、メモリセルアレイ４内に
メモリセルが複数個設けられている。また、半導体集積
回路装置１は通常、１チップで構成されている。

【０００３】次に半導体記憶装置３の詳細を図８及び図
９に示し説明する。図8は従来の半導体記憶装置の遮光
領域及びメモリセルアレイ有効領域を示し、図９に示す
Ｂ−Ｂ’切断線で切った断面図である。図９は従来の半
導体記憶装置を示す平面図である。

【０００４】従来の半導体記憶装置３にはメモリセルア
レイ４が設けられており、中央をメモリセルアレイ有効
領域６とし、その周囲を遮光領域５としている。メモリ
セルアレイ４のメモリセルアレイ有効領域６には、メモ
リセルを構成するために例えばＳｉからなるＰ型の半導
体基板７が設けられており、その表面にはＮ型のソース
領域８、Ｎ型のドレイン領域９及びＮ型の拡散領域１０
などが設けられている。半導体基板７上には第１絶縁膜
１１が設けられており、ソース領域８及びドレイン領域
９の間の半導体基板７上には第１絶縁膜１１を介してゲ
ート電極１２が設けられている。さらにドレイン領域９
上には第１絶縁膜１１を介してフローティングゲート電
極１３が設けられている。第１絶縁膜１１上には１層Ａ
ｌ１５が設けられており、配線等に使用される。例えば
１層Ａｌ１５はソース領域８及び拡散領域１０と接続さ
れており、第１絶縁膜１１を貫く例えばＷＳｉからなる
第１コンタクト１４により接続されている。さらに第１
絶縁膜１１上には１層Ａｌ１５を覆うようにして第２絶
縁膜１６が設けられている。第２絶縁膜１６上にはＡｌ
からなる遮光膜１７が設けられている。ここでは遮光膜
１７は例えば２層目のＡｌから構成されている。

【０００５】メモリセルアレイ４の遮光領域５は、メモ
リセルアレイ有効領域６の周囲に設けられており、連続
的につながって設けられている。遮光領域５にはメモリ
セルアレイ有効領域６と隣接した半導体基板７が設けら
れており、半導体基板７上には第１絶縁膜１１が設けら
れ、第１絶縁膜１１上には第２絶縁膜１６が設けられて
いる。第２絶縁膜１６上にはＡｌからなる遮光膜１７が
設けられている。遮光膜１７は平面状であり、メモリセ
ルアレイ有効領域６及び遮光領域５上の全体を覆ってい
る。また図８及び図９上では破線間が遮光領域５とな
る。

【０００６】通常、ＥＥＰＲＯＭではフローティングゲ
ート電極１３に電界をかけることにより、フローティン
グゲート電極１３への電子の注入、放出が行われ、デー
タの書き換えがされる。ここではフローティングゲート
電極１１３に、意図しない外部からの光が照射される場
合があり、このために電子が抜けてしまいデータが消去
されるということがあった。このため、メモリセルアレ
イ４上に遮光膜１７を設けることにより、意図しない外
部からの光を遮光させている。また、意図しない外部か
らの光については上方向からだけではなく斜め方向から
も照射されることから、最外部のメモリセルでは光が照
射される可能性があるため、従来の半導体記憶装置３に
おいては、メモリセルアレイ有効領域６周囲にメモリセ
ルが形成されない遮光領域５を設け、遮光膜１７をその
領域上まで延在させている。これにより最外部のメモリ
セルを含めたメモリセル全体の光の照射を防いでいた。

【０００７】しかしながら、遮光領域５は十分な遮光を
果たすために遮光領域５の幅（メモリセルアレイの外周
とメモリセルアレイ有効領域の外周間）では例えば３０
uｍから４０umの幅が設けられており、半導体記憶装置
３のサイズの縮小の妨げとなっていた。これは半導体集
積回路装置１のサイズの制限にもなっていた。

【０００８】ここで遮光膜については特開平０７−２０
２０４０号公報に記載されており、遮光膜を設けること
でフローティングゲートへの紫外線などの短波長光の照
射を防ぐことが記載されている。

【０００９】尚、半導体集積回路装置１を１チップとし
たが、半導体記憶装置３を別に１チップ化してもかまわ
ない。

【００１０】

【発明が解決しようとする課題】 従来の半導体記憶装
置では、ＥＥＰＲＯＭのフローティングゲート電極に、
意図しない外部からの光が照射される場合があり、電子
が抜けてデータが消去されるということがあった。斜め
方向からの外部からの光も遮断するため、メモリセルア
レイ有効領域周囲にメモリセルが形成されない遮光領域
を設け、遮光膜をその領域上まで延在させていた。遮光
領域５は十分な遮光を果たすために所定の幅が必要であ
り、半導体記憶装置３のサイズの縮小の妨げ、半導体集
積回路装置１のサイズの制限になっていた。

【００１１】本発明は上記問題点に鑑みてなされたもの
で、遮光領域を多層構造とし、さらに層間を遮光するこ
とにより、遮光領域の幅を狭くすることができ、サイズ
の制限を減少させることができる半導体記憶装置を提供
することを目的とする。

【００１２】

【課題を解決するための手段】 上記目的を達成するた
めに、本発明においては、半導体基板と、前記半導体基
板上及び内部に設けられるメモリセルアレイと、 前記
メモリセルアレイ内に設けられるメモリセルアレイ有効
領域と、前記メモリセルアレイ内に設けられ、前記メモ
リセルアレイ有効領域の周囲を取り囲むように設けられ
る遮光領域と、前記遮光領域で前記メモリセルアレイ有
効領域の周囲を取り囲むように、前記半導体基板上に設
けられる第１遮光膜と、前記メモリセルアレイ有効領域
上及び前記遮光領域上を覆うように設けられ、前記遮光
領域では前記第１遮光膜上に積層されている第２遮光膜
と、前記遮光領域で前記半導体基板及び前記第１遮光膜
間を接続するように設けられる複数のコンタクトと、
前記遮光領域で前記第１遮光膜及び前記第２遮光膜間を
接続するように設けられる複数のビアとを具備し、前記
複数のコンタクト及び前記複数のビアは前記メモリセル
アレイ外部からの光を遮蔽するように配置されることを
特徴とする。

【００１３】また、半導体基板と、前記半導体基板上及
び内部に設けられるメモリセルアレイと、前記メモリセ
ルアレイ内に設けられるメモリセルアレイ有効領域と、
前記メモリセルアレイ内に設けられ、前記メモリセルア
レイ有効領域の周囲を取り囲むように設けられる遮光領
域と、前記遮光領域で前記メモリセルアレイ有効領域の
周囲を取り囲むように、前記半導体基板上に設けられ、
多層の遮光膜からなる第１遮光膜群と、前記メモリセル
アレイ有効領域上及び前記遮光領域上を覆うように設け
られ、前記遮光領域では前記第１遮光膜群上に積層され
ている第２遮光膜と、前記遮光領域で前記半導体基板及
び前記半導体基板に隣接して積層される前記第１遮光膜
群の遮光膜間を接続するように設けられる複数のコンタ
クトと、前記遮光領域で前記第２遮光膜及び前記第2遮
光膜に隣接して積層される前記第１遮光膜群の遮光膜間
を接続するように設けられる複数の第１ビアと、前記遮
光領域で前記第１遮光膜群に隣接して積層される遮光膜
間を接続するように設けられる複数の第２ビアを具備
し、前記複数のコンタクト、前記複数の第１ビア、及び
前記複数の第２ビアは前記メモリセルアレイ外部からの
光を遮蔽するように配置されることを特徴とする。

【００１４】また、本発明においては、前記メモリセル
アレイのメモリセルアレイ有効領域には複数のＥＥＰＲ
ＯＭが設けられることを特徴とする。

【００１５】また、本発明においては、前記複数のコン
タクト、及び前記複数の第１ビアは千鳥状に配置される
ことを特徴とする。

【００１６】また、本発明においては、前記複数のコン
タクト、前記複数の第１ビア、及び前記複数の第２ビア
は千鳥状に配置されることを特徴とする。

【００１７】また、本発明においては、前記複数のコン
タクト、及び前記複数の第１ビアは、それぞれが均一の
間隔をもって配置されることを特徴とする。

【００１８】また、本発明においては、前記複数のコン
タクト、前記複数の第１ビア、及び前記複数の第２ビア
は、それぞれが均一の間隔をもって配置されることを特
徴とする。

【００１９】

【発明の実施の形態】 以下、図面を参照し本発明の実
施例について説明する。 本発明の実施例に係る半導体
記憶装置が用いられる半導体集積回路装置の平面図の概
略は従来技術と同様であるため図７を用いて説明する。

【００２０】半導体集積回路装置は例えば液晶駆動用ド
ライバに用いられる。半導体集積回路装置１には、制御
用装置２及び半導体記憶装置３が設けられている。制御
用装置２には、液晶表示パネル（図示せず）を駆動する
ためのドライバ回路（図示せず）などが設けられてい
る。半導体記憶装置３にはＥＥＰＲＯＭが用いられてお
り、メモリセルアレイ４内にメモリセルが複数個設けら
れている。また、半導体集積回路装置１は通常、１チッ
プで構成されている。

【００２１】次に半導体記憶装置３、１０３の詳細を図
１及び図２に示し説明する。図１は本発明の実施例に係
る半導体記憶装置の遮光領域及びメモリセルアレイ有効
領域を示し、図２に示すＡ−Ａ’切断線で切った断面図
である。図２は本発明の半導体記憶装置を示す平面図で
ある。

【００２２】本発明の半導体記憶装置１０３にはメモリ
セルアレイ１０４が設けられており、中央をメモリセル
アレイ有効領域１０６とし、その周囲を遮光領域１０５
としている。メモリセルアレイ１０４のメモリセルアレ
イ有効領域１０６には、メモリセルを構成するために例
えばＳｉからなるＰ型の半導体基板１０７が設けられて
おり、その表面にはＮ型のソース領域１０８、Ｎ型のド
レイン領域１０９及びＮ型の拡散領域１１０などが設け
られている。半導体基板１０７上には第１絶縁膜１１１
が設けられており、ソース領域１０８及びドレイン領域
１０９の間の半導体基板１０７上には第１絶縁膜１１１
を介してゲート電極１１２が設けられている。さらにド
レイン領域１０９上には第１絶縁膜１１１を介してフロ
ーティングゲート電極１１３が設けられている。第１絶
縁膜１１１上には１層Ａｌ１１５が設けられており、配
線等に使用される。例えば１層Ａｌ１１５はソース領域
１０８及び拡散領域１１０と接続されており、第１絶縁
膜１１１を貫く例えばＷＳｉからなる第１コンタクト１
１４により接続されている。さらに第１絶縁膜１１１上
には１層Ａｌ１１５を覆うようにして第２絶縁膜１１６
が設けられている。第２絶縁膜１１６上にはＡｌからな
る第２遮光膜１２１が設けられている。ここでは第２遮
光膜１２１は例えば２層目のＡｌから構成されている。

【００２３】メモリセルアレイ１０４の遮光領域１０５
は、メモリセルアレイ有効領域１０６の周囲に設けられ
ており、連続的につながって設けられている。遮光領域
１０５にはメモリセルアレイ有効領域１０６と隣接した
半導体基板１０７が設けられており、半導体基板１０７
上には第１絶縁膜１１１が設けられ、第１絶縁膜１１１
上にはＡｌからなる第１遮光膜１１９が設けられてい
る。第１遮光膜１１９上には第２絶縁膜１１６が設けら
れている。第２絶縁膜１１６上にはＡｌからなる第2遮
光膜１２１が設けられている。第2遮光膜１２１は平面
状であり、メモリセルアレイ有効領域１０６及び遮光領
域１０５上の全体を覆っている。また図１及び図２上で
は破線間が遮光領域１０５となる。ここで遮光領域１０
５では、第１遮光膜１１９は半導体基板１０７と接続さ
れており、第１絶縁膜１１１を貫く例えばＷＳｉからな
る複数の第２コンタクト１１８により接続されている。
第２遮光膜１２１は第１遮光膜１１９と接続されてお
り、第２絶縁膜１１６を貫く例えばＷＳｉからなる複数
のビア１２０により接続されている。第１遮光膜１１９
及び第２遮光膜１２１は半導体基板１０７の電位とな
る。

【００２４】次に、本発明の実施例に係る半導体記憶装
置の第１遮光膜及び第２遮光膜についての詳細を図３乃
至図６に示し説明する。図３は本発明の実施例に係る半
導体記憶装置の第１遮光膜を示す平面図である。図４は
本発明の実施例に係る半導体記憶装置の第1遮光膜の詳
細を示し、図３に示す破線で囲った領域の平面図であ
る。図５は本発明の実施例に係る半導体記憶装置の第２
遮光膜を示す平面図である。図６は本発明の実施例に係
る半導体記憶装置の第２遮光膜の詳細を示し、図５に示
す破線で囲った領域の平面図である。ここで図３及び図
５は半導体記憶装置の第１遮光膜及び第２遮光膜を抜き
出して平面図に示したものであり、他の部分は省略して
いる。

【００２５】第１遮光膜１１９は図１に示したとおり遮
光領域１０５内に設けられており、メモリセルアレイ有
効領域１０６の周囲を取り囲むように環状に設けられて
いる。ここで第１遮光膜１１９は例えば１層Ａｌ１１５
と同じ工程で形成されている。また第１遮光膜１１９は
環状に形成されているが、詳細にはメモリセルアレイ有
効領域１０６から外側に向かってＡｌ配線１２２が引き
出されており、その一部はＡｌ配線１２２により切断さ
れている。Ａｌ配線１２２は図示しない周辺回路などに
接続される。またＡｌ配線１２２は例えば１層Ａｌ１１
５と同じ工程で形成されている。

【００２６】第１遮光膜１１９は半導体基板１０７に接
続されているが、その接続は第２コンタクト１１８によ
り接続されており、例えば第２コンタクト１１８が平面
上ではほぼ正四角形であるとすると、図４に示すとおり
対角線が引かれた四角形が位置するように配置される。
ここでの第２コンタクト１１８は配置状態を示すもので
あり、実際には第１絶縁膜１１１内に設けられている。
第２コンタクト１１８は千鳥状に設けられており、例え
ば第２コンタクト１１８ａは、第１遮光膜１１９の環状
方向に一定間隔をあけて一列に並列されている。第２コ
ンタクト１１８ｂも同様に第１遮光膜１１９の環状方向
に一定間隔をあけて一列に並列されているが、第２コン
タクト１１８ａと接しないように例えばメモリセルアレ
イ有効領域１０６側にずらして配置され、かつ一定間隔
をあけた第２コンタクト１１８ａの間に位置するように
設けられている。第２コンタクト１１８ａと第２コンタ
クト１１８ｂは、第１遮光膜１１９の幅（メモリセルア
レイの外周とメモリセルアレイ有効領域の外周間）方向
から見て、第２コンタクト１１８ａ、１１８ｂ間に隙間
がないように、見かけ上重なりあうように配置される。
また第２コンタクト１１８ａと第２コンタクト１１８ｂ
は環状方向に沿って交互に配置されており、ここでは第
２コンタクト１１８ａが４列、第２コンタクト１１８ｂ
が３列としている。尚、第２コンタクト１１８ａの環状
方向での間隔、及び第２コンタクト１１８ｂの環状方向
での間隔は、例えば第２コンタクト１１８の幅と同じと
している。第２コンタクト１１８ａの第１遮光膜１１９
の幅方向での間隔、及び第２コンタクト１１８ｂの第１
遮光膜１１９の幅方向での間隔は、例えば第２コンタク
ト１１８の幅の３倍としている。

【００２７】遮光領域１１９はＡｌ配線１２２の引き出
しにより、一部が切断されているが、Ａｌ配線１２２の
配線経路としては、第１遮光膜１１９内で折れ曲がった
形状としている。これはＡｌ配線１２２が直線状である
と、ここを隙間として光がメモリセルアレイ有効領域１
０６内に入りこむ場合があるからである。ここでは折れ
曲がり箇所が第１遮光膜１１９の環状方向に沿って延在
しており、このＡｌ配線１２２経路を間に挟んで、周囲
に第２コンタクト１１８が十分配置されるようになって
いる。このためＡｌ配線１２２の配線経路から光が照射
されようとしても、折れ曲がり箇所で光を遮断すること
ができる。また、Ａｌ配線１２２は複数箇所引き出され
ていてもよく、またその際はそれぞれ折れ曲がり箇所を
設ければよい。

【００２８】次に第２遮光膜１２１は図１に示したとお
り遮光領域１０５及びメモリセルアレイ有効領域１０６
上に設けられており、メモリセルアレイ１０４上全体を
覆うように板状に設けられている。ここで第２遮光膜１
２１は例えば２層目のＡｌ（図示せず）と同じ工程で形
成されている。

【００２９】第２遮光膜１２１は第１遮光膜１１９に接
続されているが、その接続はビア１２０により接続され
ており、例えばビア１２０が平面上ではほぼ正四角形で
あるとすると図６に示すとおり対角線が引かれた四角形
が位置するように配置される。ここでのビア１２０は配
置状態を示すものであり、実際には第２絶縁膜１１６内
に設けられている。ビア１２０は第２コンタクト１１８
と同じように遮光領域１０５内に配置される。ビア１２
０は千鳥状に設けられており、例えばビア１２０ａは、
遮光領域１０５の環状方向に一定間隔をあけて一列に並
列されている。ビア１２０ｂも同様に遮光領域１０５の
環状方向に一定間隔をあけて一列に並列されているが、
ビア１２０ａと接しないように例えばメモリセルアレイ
有効領域１０６側にずらして配置され、かつ一定間隔を
あけたビア１２０ａの間に位置するように設けられてい
る。ビア１２０ａとビア１２０ｂは、遮光領域１０５の
幅（メモリセルアレイの外周とメモリセルアレイ有効領
域の外周間）方向から見て、ビア１２０ａ、１２０ｂ間
に隙間がないように、見かけ上重なりあうように配置さ
れる。またビア１２０ａとビア１２０ｂは環状方向に沿
って交互に配置されており、ここではビア１２０ａが４
列、ビア１２０ｂが３列としている。尚、ビア１２０ａ
の環状方向での間隔、及びビア１２０ｂの環状方向での
間隔は、例えばビア１２０の幅と同じとしている。ビア
１２０ａの遮光領域１０５の幅方向での間隔、及びビア
１２０ｂの遮光領域１０５の幅方向での間隔は、例えば
ビア１２０の幅の３倍としている。

【００３０】通常、ＥＥＰＲＯＭではフローティングゲ
ート電極１１３に電界をかけることにより、フローティ
ングゲート電極１１３への電子の注入、放出が行われ、
データの書き換えがされる。ここではフローティングゲ
ート電極１１３に、意図しない外部からの光が照射され
る場合があり、このために電子が抜けてしまいデータが
消去されるということがあった。これにより従来はメモ
リセルアレイ有効領域周囲にメモリセルが形成されない
遮光領域を設け、遮光膜をその領域上まで延在させてお
り、その遮光領域は例えば３０uｍから４０umの幅が設
けられていた。

【００３１】しかしながら本発明の実施例においては、
遮光領域１０５及びメモリセルアレイ有効領域１０６の
全面に第２遮光膜を設けるだけでなく、第２遮光膜下の
遮光領域１０５に環状に第１遮光膜１１９を設けて遮光
膜を多層とし、第1遮光膜１１９及び半導体基板１０７
間、第１遮光膜１１９及び第２遮光膜１２１間にそれぞ
れ第２コンタクト、ビアを設けることにより、基板の平
面方向だけでなく、基板の深さ方向でも障壁を形成する
ことができるため、遮光効果を得ることができ、かつ遮
光領域１０５の幅を狭めることができる。本発明の実施
例によれば、遮光領域の幅を約５ｕｍとすることができ
る。

【００３２】したがって、半導体記憶装置３のサイズの
縮小が可能となり、また、半導体集積回路装置１のサイ
ズの制限を減少させることができる。

【００３３】また、ここでは半導体集積回路装置１を１
チップとしたが、半導体記憶装置３を別に１チップ化し
てもかまわない。

【００３４】尚、本発明の実施例においては、第２コン
タクト１１８ａと第２コンタクト１１８ｂは環状方向に
沿って交互に配置されており、第２コンタクト１１８ａ
を４列、第２コンタクト１１８ｂを３列として説明した
が、列数については遮光効果が得られるのであれば、こ
れ以下の列数でもよく、また、さらに多数の列としても
よい。ビア１２０についても同様である。また、コンタ
クト、ビアの列数は必ずしも、同一数でなくてもかまわ
ない。

【００３５】また、本発明の実施例においては、第２コ
ンタクト１１８、ビア１２０ともに均一の間隔をもって
配置させたが、これはプロセス上精度よく形成できるた
めであり、特に、遮光領域１０５の幅方向からの遮光が
達成できるのであれば、均一に配置させなくてもかまわ
ない。

【００３６】第２コンタクト１１８、ビア１２０の遮光
領域の環状方向での間隔はそれぞれ第２コンタクト１１
８の幅、ビア１２０の幅と同じとしたが、その幅以下の
間隔としてもよい。その際には、遮光領域１０５の幅
（メモリセルアレイの外周とメモリセルアレイ有効領域
の外周間）方向から見て、見かけ上の重なり具合が増
え、より遮光効果を得ることができる。

【００３７】第２コンタクト１１８、ビア１２０の平面
上での形状は正四角形としたが、製造プロセス上、特に
問題なければ他の形状でもかまわない。

【００３８】尚、本発明の実施例においては２層構造の
遮光膜としたが、他に３層構造又はそれ以上の多層構造
としてもよい。その際には最上層の遮光膜により遮光領
域及びメモリセルアレイ有効領域を覆い、それ以下の層
によって遮光領域に環状に遮光膜を積層し、層間にコン
タクト、ビアを設けることでよい。また、ここでは例え
ば最上層の遮光膜を第２遮光膜とし、それ以下の層のこ
とを多層からなる第１遮光膜群（図示せず）と称するこ
とにする。半導体基板及び隣接する第１遮光膜群間はコ
ンタクトで接続され、第１遮光膜群同士はビアで接続さ
れ、第２遮光膜及び隣接する第１遮光膜群間はビアで接
続される。

【００３９】また、最上層の遮光膜については少なくと
も遮光領域及びメモリセルアレイ有効領域上を覆うこと
でよいが、半導体記憶装置上を全面覆うことでもかまわ
ない。

【００４０】また、遮光膜は、信号配線に用いられるＡ
ｌ配線と同様の工程で同時に形成されているが、遮光膜
独自の製造工程で形成してもよい。

【００４１】また、半導体基板の導電型はＮ型としても
よく、その際にはドレイン領域、ソース領域及び拡散領
域はＰ型となる。

【００４２】

【発明の効果】 本発明においては、遮光領域の遮光膜
を多層構造とし、さらに層間を遮光することにより、遮
光領域の幅を狭くすることができ、サイズの制限を減少
させることができる。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体記憶装置の遮光領
域及びメモリセルアレイ有効領域を示し、図２に示すＡ
−Ａ’切断線で切った断面図である。

【図２】本発明の実施例に係る半導体記憶装置を示す平
面図である。

【図３】本発明の実施例に係る半導体記憶装置の第１遮
光膜を示す平面図である。

【図４】本発明の実施例に係る半導体記憶装置の第1遮
光膜の詳細を示し、図３に示す破線で囲った領域の平面
図である。

【図５】本発明の実施例に係る半導体記憶装置の第２遮
光膜を示す平面図である。

【図６】本発明の実施例に係る半導体記憶装置の第２遮
光膜の詳細を示し、図５に示す破線で囲った領域の平面
図である。

【図７】半導体集積回路装置を示す平面図である。

【図８】従来技術に係る半導体記憶装置の遮光領域及び
メモリセルアレイ有効領域を示し、図９に示すＢ−Ｂ’
切断線で切った断面図である。

【図９】従来技術に係る半導体記憶装置を示す平面図で
ある。

【符号の説明】

１ 半導体集積回路装置 ２ 制御用装置 ３、１０３ 半導体記憶装置 ４、１０４ メモリセルアレイ １０５ 遮光領域 １０６ メモリセルアレイ有効領域 １０７ 半導体基板 １０８ ソース領域 １０９ ドレイン領域 １１０ 拡散領域 １１１ 第1絶縁膜 １１２ ゲート電極 １１３ フローティングゲート電極 １１４ 第1コンタクト １１５ １層Ａｌ １１６ 第2絶縁膜 １１８、１１８ａ、１１８ｂ 第2コンタクト １１９ 第1遮光膜 １２０、１２０ａ、１２０ｂ ビア １２１ 第2遮光膜 １２２ Ａｌ配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井口 幸治 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5F083 EP02 ER21 GA13 JA35 LA21 LA25 MA06 MA16 MA19 ZA11 5F101 BA15 BA24 BA35 BD43 BD46 BE07

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上及び内部に設けられるメモリセルアレ
   イと、 前記メモリセルアレイ内に設けられるメモリセルアレイ
   有効領域と、 前記メモリセルアレイ内に設けられ、前記メモリセルア
   レイ有効領域の周囲を取り囲むように設けられる遮光領
   域と、 前記遮光領域で前記メモリセルアレイ有効領域の周囲を
   取り囲むように、前記半導体基板上に設けられる第１遮
   光膜と、 前記メモリセルアレイ有効領域上及び前記遮光領域上を
   覆うように設けられ、前記遮光領域では前記第１遮光膜
   上に積層されている第２遮光膜と、 前記遮光領域で前記半導体基板及び前記第１遮光膜間を
   接続するように設けられる複数のコンタクトと、 前記遮光領域で前記第１遮光膜及び前記第２遮光膜間を
   接続するように設けられる複数のビアとを具備し、 前記複数のコンタクト及び前記複数のビアは前記メモリ
   セルアレイ外部からの光を遮蔽するように配置されるこ
   とを特徴とする半導体記憶装置。
2. 【請求項２】 半導体基板と、 前記半導体基板上及び内部に設けられるメモリセルアレ
   イと、 前記メモリセルアレイ内に設けられるメモリセルアレイ
   有効領域と、 前記メモリセルアレイ内に設けられ、前記メモリセルア
   レイ有効領域の周囲を取り囲むように設けられる遮光領
   域と、 前記遮光領域で前記メモリセルアレイ有効領域の周囲を
   取り囲むように、前記半導体基板上に設けられ、多層の
   遮光膜からなる第１遮光膜群と、 前記メモリセルアレイ有効領域上及び前記遮光領域上を
   覆うように設けられ、前記遮光領域では前記第１遮光膜
   群上に積層されている第２遮光膜と、 前記遮光領域で前記半導体基板及び前記半導体基板に隣
   接して積層される前記第１遮光膜群の遮光膜間を接続す
   るように設けられる複数のコンタクトと、 前記遮光領域で前記第２遮光膜及び前記第2遮光膜に隣
   接して積層される前記第１遮光膜群の遮光膜間を接続す
   るように設けられる複数の第１ビアと、 前記遮光領域で前記第１遮光膜群に隣接して積層される
   遮光膜間を接続するように設けられる複数の第２ビアを
   具備し、 前記複数のコンタクト、前記複数の第１ビア、及び前記
   複数の第２ビアは前記メモリセルアレイ外部からの光を
   遮蔽するように配置されることを特徴とする半導体記憶
   装置。
3. 【請求項３】 前記メモリセルアレイのメモリセルアレ
   イ有効領域には複数のＥＥＰＲＯＭが設けられることを
   特徴とする特許請求の範囲第１項及び第2項記載の半導
   体記憶装置。
4. 【請求項４】 前記複数のコンタクト、及び前記複数の
   第１ビアは千鳥状に配置されることを特徴とする特許請
   求の範囲第１項記載の半導体記憶装置。
5. 【請求項５】 前記複数のコンタクト、前記複数の第１
   ビア、及び前記複数の第２ビアは千鳥状に配置されるこ
   とを特徴とする特許請求の範囲第２項記載の半導体記憶
   装置。
6. 【請求項６】 前記複数のコンタクト、及び前記複数の
   第１ビアは、それぞれが均一の間隔をもって配置される
   ことを特徴とする特許請求の範囲第１項記載の半導体記
   憶装置。
7. 【請求項７】 前記複数のコンタクト、前記複数の第１
   ビア、及び前記複数の第２ビアは、それぞれが均一の間
   隔をもって配置されることを特徴とする特許請求の範囲
   第２項記載の半導体記憶装置。