KR20150113670A - 액정 표시 장치 - Google Patents

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Abstract

박막 트랜지스터의 홀을 공유시켜 개구율이 향상된 액정 표시 장치가 제공된다. 액정 표시 장치는 기판, 기판 상의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함한다. 제1 박막 트랜지스터 및 제2 박막 트랜지스터 각각은 기판 상에 형성되고, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 각각 포함한다. 제1 박막 트랜지스터 및 제2 박막 트랜지스터 상에는 평탄화막이 배치된다. 평탄화막에는 제1 박막 트랜지스터 및 제2 박막 트랜지스터 각각의 소스 전극 또는 드레인 전극의 적어도 일부를 노출시키는 단일 홀을 갖는다. 제1 화소 전극은 제1 박막 트랜지스터의 소스 전극 또는 드레인 전극과 연결되고, 제2 화소 전극은 제2 박막 트랜지스터의 소스 전극 또는 드레인 전극과 연결된다. 또한, 제1 화소 전극 및 제2 화소 전극 각각은 평탄화막의 단일 홀을 통해 제1 박막 트랜지스터 및 제2 박막 트랜지스터 각각의 소스 전극 또는 드레인 전극과 연결된다. 평탄화막에서 단일 홀이 공유되어 홀의 평균 크기가 감소하면, 박막 트랜지스터가 형성되는 영역의 크기도 감소한다. 이에 따라 블랙 매트릭스가 형성되는 영역이 감소되고, 결과적으로 액정 표시 장치의 개구율이 향상된다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY APPARATUS}
본 발명은 액정 표시 장치에 관한 것으로서, 보다 상세하게는 서로 이웃하는 화소의 박막 트랜지스터가 컨택홀을 공유하여 개구율이 향상된 액정 표시 장치에 관한 것이다.
액정 표시 장치는 액정층을 포함하는 표시 장치이다. 액정 표시 장치는 백라이트 유닛과 같은 광원으로부터의 빛에 대한 투과도를 조정함으로써 구동된다. 최근에는 높은 해상도와 낮은 전력 소모를 갖는 액정 표시 장치에 대한 수요가 증가하고 있다.
액정 표시 장치는 복수의 화소로 구성되고, 복수의 화소를 구동하기 위한 복수의 박막 트랜지스터를 포함한다. 그러나, 박막 트랜지스터가 형성되는 영역은 빛이 투과되지 않으므로, 박막 트랜지스터가 형성되는 영역을 감소시키는 것은 액정 표시 장치의 개구율을 향상시키는데 있어 중요하다. 액정 표시 장치의 개구율이 높아지면, 액정 표시 장치의 휘도가 높아져 더 밝은 이미지를 표시할 수 있을 뿐만 아니라 낮은 전력으로도 종래의 액정 표시 장치의 휘도를 구현할 수 있다.
관련하여, 박막 트랜지스터가 형성되는 영역을 감소시켜 액정 표시 장치의 개구율을 향상시키기 위한 다양한 시도들이 있었다. 예를 들어, 2개의 화소의 박막 트랜지스터 각각이 하나의 게이트 라인을 공유하도록 하는 시도도 있었다. 그러나, 게이트 라인이 공유되면 액정 표시 장치의 구동 방식과 관련된 드라이버들을 새로 설계해야 하고, 실질적으로 개구율 향상 효과도 크지 않았다.
한편, 박막 트랜지스터와 화소 전극을 연결시키기 위한 평탄화막의 홀 크기를 줄임으로써 박막 트랜지스터의 형성 영역을 줄이기 위한 시도도 있었다. 그러나, 평탄화막의 두꺼운 두께와 노광기 및 식각기와 같은 장비에 의한 제약에 의해 평탄화막의 홀의 크기를 줄이는 데에는 한계가 있다.
이에 따라, 공정에 의해 제한되지 않으면서도 액정 표시 장치의 개구율을 향상시킬 수 있는 새로운 액정 표시 장치의 개발이 요구되고 있다.
또한, 평탄화막의 홀 주변의 단차에 의해 액정이 이상 거동되어 빛샘이 발생하는 문제가 존재하며, 박막 트랜지스터의 형성 영역에 배치되는 셀갭 컬러 스페이서(cell gap column spacer)가 배향막을 손상시켜 화소의 불량을 야기하는 문제도 존재한다.
따라서, 액정 표시 장치에 있어, 전술한 빛샘과 화소 불량과 같은 박막 트랜지스터 형성 영역에서 발생하는 문제에 대한 해결도 투과율 향상과 함께 요구되고 있다.
[관련기술문헌]
1. 액정표시패널 및 그 제조방법 (한국특허출원번호 제2005-0058005호)
이에, 본 발명의 해결하고자 하는 과제는 박막 트랜지스터와 화소 전극을 연결시키기 위한 평탄화막의 홀을 2개의 인접하는 박막 트랜지스터가 공유함으로써, 박막 트랜지스터와 배선들의 형성 영역을 최소화하고, 액정 표시 장치의 투과율을 최대화할 수 있는 액정 표시 장치를 제공하는 것이다.
본 발명의 해결하고자 하는 다른 과제는 평탄화막의 홀을 게이트 배선들 사이에 배치시킴으로써 평탄화막의 홀 주변 단차에 의한 빛샘을 최소화할 수 있는 액정 표시 장치를 제공하는 것이다.
본 발명의 해결하고자 하는 또 다른 과제는 평탄화막의 홀 내에 래치 컬럼 스페이서(latch column spacer)를 위치시킴으로써 셀갭 컬럼 스페이서(cell gap column spacer)가 배향막을 손상시켜 발생하는 화소 불량을 최소화할 수 있는 액정 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 액정 표시 장치가 제공된다. 액정 표시 장치는 기판, 기판 상의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함한다. 제1 박막 트랜지스터 및 제2 박막 트랜지스터 각각은 기판 상에 형성되고, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 각각 포함한다. 제1 박막 트랜지스터 및 제2 박막 트랜지스터 상에는 평탄화막이 배치된다. 평탄화막에는 제1 박막 트랜지스터 및 제2 박막 트랜지스터 각각의 소스 전극 또는 드레인 전극의 적어도 일부를 노출시키는 단일 홀을 갖는다. 제1 화소 전극은 제1 박막 트랜지스터의 소스 전극 또는 드레인 전극과 연결되고, 제2 화소 전극은 제2 박막 트랜지스터의 소스 전극 또는 드레인 전극과 연결된다. 또한, 제1 화소 전극 및 제2 화소 전극 각각은 평탄화막의 단일 홀을 통해 제1 박막 트랜지스터 및 제2 박막 트랜지스터 각각의 소스 전극 또는 드레인 전극과 연결된다. 평탄화막에서 단일 홀이 공유되어 홀의 평균 크기가 감소하면, 박막 트랜지스터가 형성되는 영역의 크기도 감소한다. 이에 따라 블랙 매트릭스가 형성되는 영역이 감소되고, 결과적으로 액정 표시 장치의 개구율이 향상된다.
본 발명의 다른 특징에 따르면, 액정 표시 장치는 제1 박막 트랜지스터의 게이트 전극과 연결된 제1 게이트 배선, 제2 박막 트랜지스터의 게이트 전극과 연결된 제2 게이트 배선을 더 포함하고, 평탄화막의 단일 홀은 제1 게이트 배선 및 제2 게이트 배선 사이에 배치된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 평탄화막의 단일 홀의 측면은 제1 게이트 배선 및 제2 게이트 배선 내측에 형성되는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 기판에 대향하는 상부 기판 및 상부 기판에 형성된 블랙 매트릭스를 더 포함하고, 블랙 매트릭스는 제1 게이트 배선 및 제2 게이트 배선과 중첩되도록 형성된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 액정 표시 장치는 기판에 대향하는 상부 기판 및 상부 기판에 형성된 래치 컬럼 스페이서(latch column spacer)를 더 포함하고, 래치 컬럼 스페이서는 단일 홀에 대응하도록 배치되는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 래치 컬럼 스페이서는 단일 홀 내부에 수용되도록 형성된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 액정 표시 장치는 상부 기판에 형성된 셀갭(cell gap) 컬럼 스페이서를 더 포함하고, 래치 컬럼 스페이서의 높이는 셀갭 컬럼 스페이서의 높이 보다 더 높은 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 화소 전극 및 제2 화소 전극은 평탄화막의 단일 홀 내에서 이격되어 배치된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 박막 트랜지스터의 소스 전극 또는 드레인 전극은 제2 박막 트랜지스터의 소스 전극 또는 드레인 전극은 평탄화막의 단일 홀 내에서 노출되도록 일렬로 배치된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 단일 홀은 평면 상에서 사각형의 형상을 가지고, 사각형 일 측의 길이는 3.5 내지 25 μm인 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 단일 홀은 평면 상에서 원의 형상을 가지고, 원의 지름은 3.5 내지 25 μm인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 액정 표시 장치가 제공된다. 액정 표시 장치는 제1 서브 화소 영역 및 제2 서브 화소 영역을 갖는 기판을 포함한다. 기판 상에는 적어도 제1 게이트 배선 및 제2 게이트 배선이 형성된다. 제1 게이트 배선과 제2 게이트 배선 사이에는 제1 박막 트랜지스터와 제2 박막 트랜지스터가 각각 형성된다. 각각의 박막 트랜지스터는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제1 게이트 배선 및 제2 게이트 배선 사이에 단일 홀을 갖는 평탄화막이 형성된다. 제1 전극은 제1 서브 화소 영역에 형성되고, 단일 홀을 통해 제1 박막 트랜지스터의 소스 전극 또는 드레인 전극과 연결된다. 제2 전극은 제2 서브 화소 영역에 형성되고, 단일 홀을 통해 제2 박막 트랜지스터의 소스 전극 또는 드레인 전극과 연결된다. 평탄화막의 단일 홀이 제1 게이트 배선과 제2 게이트 배선 사이에 형성되면, 블랙 매트릭스를 제1 게이트 배선과 제2 게이트 배선에 중첩되게 형성하는 것만으로도 홀의 단차에 의한 빛샘을 최소화할 수 있어, 액정 표시 장치의 개구율이 향상된다.
본 발명의 또 다른 특징에 따르면, 액정 표시 장치는 제1 화소 전극 및 제2 화소 전극 상에 형성된 배향막 및 배향막 상에 배치되고 평탄화막의 단일 홀 내에 배치된 래치 컬럼 스페이서를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 기판은 제2 서브 화소 영역과 동일한 행에서 인접한 제3 서브 화소 영역을 갖고, 액정 표시장치는, 제3 서브 화소 영역을 기준으로 제2 게이트 배선의 반대편에 위치한 제3 게이트 배선, 액티브층, 제3 게이트 배선과 연결된 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제3 박막 트랜지스터를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제2 게이트 배선과 제3 게이트 배선은 동일한 게이트 신호를 전송하도록 구성된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 서브 화소 영역과 제2 서브 화소 영역은 평탄화막의 단일 홀을 기준으로 대칭되어 배치된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 화소 전극은 제1 게이트 배선을 가로질러 제1 서브 화소 영역으로 연장되고, 제2 화소 전극은 제2 게이트 배선을 가로질러 제2 서브 화소 영역으로 연장된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 기판은 제2 서브 화소 영역과 동일한 열에서 인접한 제4 서브 화소를 갖고, 제2 서브 화소 영역과 제4 서브 화소 영역 사이의 영역의 면적은 제1 서브 화소 영역과 제2 서브 화소 영역 사이의 면적보다 작은 것을 특징으로 한다.
본 발명은 2개의 인접한 박막 트랜지스터가 박막 트랜지스터와 화소 전극을 연결시키기 위한 평탄화막의 단일의 홀을 공유함으로써, 액정 표시 장치의 투과율을 최대화하는 액정 표시 장치를 제공할 수 있다.
또한, 평탄화막의 홀을 게이트 배선들 사이에 배치시킴으로써 평탄화막의 홀의 측면에서 발생하는 빛샘을 최소화하는 액정 표시 장치를 제공할 수 있다.
나아가, 평탄화막의 홀 내에 래치 컬럼 스페이서를 위치시킴으로써 종래의 컬럼 스페이서가 배향막을 손상시켜 발생하는 화소 불량을 최소화하는 액정 표시 장치를 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 평면도이다.
도 2는 도 1의 선 II-II'에 따른 액정 표시 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른, 래치 컬럼 스페이서가 포함된 액정 표시 장치를 설명하기 위한 평면도이다.
도 4는 도 3의 선 IV-IV'에 따른 액정 표시 장치의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 액정 표시 장치의 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자 또는 층이 다른 소자 또는 층 "상에 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 평면도이다. 도 2는 도 1의 선 II-II'에 따른 액정 표시 장치의 단면도이다. 도 1 및 도 2를 참조하면, 액정 표시 장치(100)는 하부 기판(110), 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제1 게이트 배선(120), 제2 게이트 배선(120'), 제1 데이터 배선(125), 제2 데이터 배선(125'), 공통 전극(162), 제1 화소 전극(170), 제2 화소 전극(170')을 포함한다.
도 1을 참조하면, 하부 기판(110)은 제1 서브 화소 영역(PXL1), 제2 서브 화소 영역(PXL2)을 포함하는 복수의 서브 화소 영역을 갖는다. 각각의 서브 화소 영역은 적색, 녹색, 청색 중 하나를 표시하는 서브 화소 영역이다. 도 1에서 제1 서브 화소 영역(PXL1)과 제2 서브 화소 영역(PXL2)과 같이 열로 배열된 서브 화소 영역들은 동일한 색의 빛을 표시하고, 행으로 배열된 3개의 서브 화소 영역들은 각각 적색, 녹색 및 청색을 표시하는 서브 화소 영역일 수 있다.
도 1을 참조하면, 제1 박막 트랜지스터(T1)의 드레인 전극(154)과 제2 박막 트랜지스터(T2)의 드레인 전극(154')은 데이터 배선(125)와 평행하게 일렬로 배치된다. 그러나, 실시예에 따라 제1 박막 트랜지스터(T1)의 드레인 전극(154)과 제2 박막 트랜지스터(T2)의 드레인 전극(154')은 게이트 배선(120)과 평행하게 일렬로 배치될 수도 있으며, 평탄화막(160)의 단일 홀(H)에 노출되도록 다양한 형태로 배치될 수도 있다. 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 드레인 전극(154, 154')이 일렬로 배치됨으로써, 후술될 평탄화막(160)의 단일 홀(H)이 공유되기 용이한 구조가 될 수 있다. 이하에서는 도 2를 참조하여, 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)를 설명한다.
도 2를 참조하면, 하부 기판(110) 상에 게이트 전극(132, 132'), 액티브층(136, 136'), 소스 전극(152, 152') 및 드레인 전극(154, 154')을 각각 포함하는 인버티드 스태거드(inverted staggered) 구조의 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)가 형성된다. 구체적으로, 하부 기판(110) 상에 게이트 전극(132, 132')이 형성되고, 게이트 전극(132, 132') 상에 게이트 절연막(134)이 형성되고, 게이트 절연막(134) 상에 액티브층(136, 136')이 형성되고, 액티브층(136, 136') 상에 에칭 정지층(138)이 형성되고, 소스 전극(152, 152') 및 드레인 전극(154, 154')이 액티브층(136, 136')과 전기적으로 연결된다. 본 명세서에서는 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)가 인버티드 스태거드 구조인 것으로 설명하였으나, 이에 제한되지 않고 코플래너(coplanar) 구조를 포함한 다양한 구조의 박막 트랜지스터가 사용될 수 있다. 또한, 도 1 및 도 2에서 에칭 정지층(138)이 형성되는 것으로 도시되었으나, 에칭 정지층(138)은 비정질 실리콘 적용 박막 트랜지스터 구조 또는 폴리 실리콘 적용 박막 트랜지스터 구조를 적용하는 경우, 포함되지 않을 수 있다. 또한 에칭 정지층(138)은 산화물 반도체를 포함하는 박막 트랜지스터 구조를 적용하는 경우에도 포함되지 않을 수 있다
또한, 도 2에서는 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)가 P-type 박막 트랜지스터인 경우를 가정하여, 화소 전극(170, 170')이 드레인 전극(154, 154')과 연결되는 것으로 설명하였으나, 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)가 N-type 박막 트랜지스터인 경우에는 화소 전극(170, 170')이 소스 전극(152, 152')에 연결될 수도 있다.
제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2) 상에는 평탄화막(160)이 형성된다. 평탄화막(160)은 박막 트랜지스터를 보호하고, 화소 전극(170, 170')과 공통 전극(162)에 평탄한 표면을 제공한다. 평탄화막(160)은 포토아크릴 등의 유기 물질로 형성된다.
본 발명의 일 실시예에 따른 액정 표시 장치(100)에서 평탄화막(160)은 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2) 각각의 드레인 전극(154, 154')의 적어도 일부를 노출시키는 단일 홀(H)을 갖는다.
도 2를 참조하면, 제1 서브 화소 영역(PXL1)의 제1 화소 전극(170)은 단일 홀(H)을 통해 제1 박막 트랜지스터(T1)의 드레인 전극(154)과 연결된다. 또한, 제2 서브 화소 영역(PXL2)의 제2 화소 전극(170')도 단일 홀(H)을 통해 제2 박막 트랜지스터(T2)의 드레인 전극(154')과 연결된다.
하나의 서브 화소 영역에 평탄화막의 박막 트랜지스터와 화소 전극을 전기적으로 연결시키기 위한 하나의 홀이 형성되는 경우, 홀을 형성하기 위한 노광기나 식각기 같은 공정 장비의 성능의 한계 때문에 홀의 크기를 감소시키는데 한계가 있었다. 그러나, 본 발명의 일 실시예에 따른 액정 표시 장치(100)와 같이 서로 이웃하는 서브 화소 영역 각각의 박막 트랜지스터가 공유하는 단일 홀(H)을 평탄화막(160)에 형성하는 경우, 동일한 공정 장비를 사용하여도 종래의 방식보다 형성되는 홀의 평균적 크기가 크게 감소된다.
도 1을 참조하면, 평탄화막(160)의 단일 홀(H)은 평면 상에서 사각형의 형상을 갖는다. 도 1을 참조하면, 사각형 형상인 단일 홀(H)의 일 측의 길이(W1)는 3.5 내지 25 μm일 수 있다. 공정 장비의 제약으로 인해 단일 홀(H)의 일 측의 길이(W1)를 3.5 μm이하로 형성하는 것은 어렵다. 또한, 단일 홀(H)의 일 측의 길이(W1)가 3.5 μm이하인 경우, 단일 홀(H) 내에서 제1 화소 전극(170)과 제2 화소 전극(170')이 충분히 이격되어 형성되기 어려울 수 있다. 사각형 일 측의 길이(W1)가 25 μm이상이면, 하나의 서브 화소 영역 각각에 하나의 평탄화막의 홀을 형성하는 것과 비교하여 개구율의 차이가 없을 수 있다.
또는, 도 1 및 도 2에 도시되지는 않았으나, 평탄화막(160)의 단일 홀(H)은 평면 상에서 원의 형상을 가질 수도 있다. 이 경우, 단일 홀(H)의 지름도 3.5 내지 25 μm일 수 있다.
종래와 같이 평탄화막의 박막 트랜지스터와 화소 전극을 전기적으로 연결시키기 위한 하나의 홀이 형성되는 경우, 홀은 예를 들어 13 x 15 μm 의 크기로 형성된다. 이에 반해, 본 발명의 일 실시예에 따른 본 발명의 일 실시예에 따른 액정 표시 장치(100)와 같이 서로 이웃하는 서브 화소 영역 각각의 박막 트랜지스터가 공유하는 단일 홀(H)을 평탄화막(160)에 형성하는 경우, 평탄화막(160)의 단일 홀(H)은 예를 들어 18 x 20.5 μm 의 크기로 형성된다.
따라서, 하나의 서브 화소 영역에 하나의 홀이 형성되는 경우 홀의 평균 크기는 13 x 15 μm이고, 서로 이웃하는 2개의 서브 화소 영역 사이에 단일 홀(H)이 형성되는 경우 서로 이웃하는 2개의 서브 화소 영역 사이의 홀의 평균 크기는 9 x 10.25 μm 가 되므로, 평탄화막(160)의 홀의 사이즈는 크게 감소함을 확인할 수 있다.
평탄화막(160)에서 홀의 평균 크기가 감소하면, 박막 트랜지스터가 형성되는 영역의 크기도 감소한다. 이에 따라 블랙 매트릭스가 형성되는 영역이 감소되고, 결과적으로 액정 표시 장치(100)의 개구율이 향상된다.
구체적으로 설명하면, 본 발명의 일 실시예에 따른 액정 표시 장치(100)에서 동일한 열에서 인접한 2개의 서브 화소 영역 사이의 면적은 제1 서브 화소 영역(PXL1)과 제2 서브 화소 영역(PXL2) 사이의 면적보다 작으므로, 즉 도 1에서 BM2의 폭은 BM1의 폭보다 짧으므로, 박막 트랜지스터가 형성되는 영역과 블랙 매트릭스가 형성되는 영역이 평균적으로 감소하게 된다. 따라서, 도 1에서 BM1의 폭과 BM2의 폭의 평균은 하나의 서브 화소 영역에 형성되는 블랙 매트릭스의 폭보다 짧게 된다.
이하의 표 1은 26.0 x 78.0 μm 크기의 화소로 326 ppi의 해상도를 구현한 액정 표시 장치 및 32.0 x 96.0 μm 크기의 화소로 264 ppi의 해상도를 구현한 액정 표시 장치들의 개구율을 비교한 표이다.
구분 평균 BM 길이 개구율 적용 구조
실시예 1 13 μm 63.3 % 26.0 x 78.0 μm, 326 ppi, LTPS
비교예 1 17 μm 59.1 % 26.0 x 78.0 μm, 326 ppi, LTPS
실시예 2 23.5 μm 53.7 % 32.0 x 96.0 μm, 264 ppi, Oxide 1
비교예 2 26.25 μm 50.8 % 32.0 x 96.0 μm, 264 ppi, Oxide 1
실시예 3 28.25 μm 52.43 % 32.0 x 96.0 μm, 264 ppi, Oxide 2
비교예 3 30 μm 51.12 % 32.0 x 96.0 μm, 264 ppi, Oxide 2
실시예 1은 폴리실리콘 (poly silicon)을 액티브층으로 하는 박막 트랜지스터로 26.0 x 78.0 μm 크기의 화소를 326 ppi 해상도로 구현하면서, 평탄화막의 홀을 2개의 박막 트랜지스터가 공유하는 구조의 액정 표시 장치이다.
비교예 1은 각각의 박막 트랜지스터가 각각의 평탄화막의 홀을 이용하는 구조라는 점을 제외하고는 실시예 1과 동일한 액정 표시 장치이다.
실시예 2는 산화물을 액티브층으로 하는 박막 트랜지스터로 32.0 x 96.0 μm 크기의 화소를 264 ppi 해상도로 구현하면서, 평탄화막의 홀을 2개의 박막 트랜지스터가 공유하는 구조의 액정 표시 장치이다.
비교예 2는 각각의 박막 트랜지스터가 각각의 평탄화막의 홀을 이용하는 구조라는 점을 제외하고는 실시예 2와 동일한 액정 표시 장치이다.
실시예 3은 산화물을 액티브층으로 하는 박막 트랜지스터로 32.0 x 96.0 μm 크기의 화소를 264 ppi 해상도로 구현하면서, 평탄화막의 홀을 2개의 박막 트랜지스터가 공유하고, 실시예 2와는 상이한 설계의 박막 트랜지스터를 갖는 액정 표시 장치이다.
비교예 3은 각각의 박막 트랜지스터가 각각의 평탄화막의 홀을 이용하는 구조라는 점을 제외하고는 실시예 3과 동일한 액정 표시 장치이다.
표 1에서 실시예 1, 2, 3과 비교예 1, 2, 3을 비교하면, 평탄화막의 홀을 공유하는 경우, 블랙 매트릭스의 평균 길이가 1.75 μm 내지 4 μm 로 감소된다. 이에 대응하여, 액정 표시 장치(100)의 개구율도 1 내지 4.2 % 상승한다.
본 발명의 일 실시예에 따른 액정 표시 장치(100)에서 박막 트랜지스터들(T1, T2)이 평탄화막(160)의 단일 홀(H)을 통해 화소 전극(170, 170')과 연결되는 경우, 액정 표시 장치(100)의 개구율이 상승되어, 보다 밝은 영상을 표시할 수 있으며, 동일한 휘도의 영상을 표시하는 경우 더 낮은 전력을 소모한다.
도 2를 참조하면, 평탄화막(160)의 단일 홀(H)은 제1 게이트 배선(120) 및 제2 게이트 배선(120') 사이에 배치된다. 본 발명의 일 실시예에 따른 액정 표시 장치(100)에서는 평탄화막(160)의 단일 홀(H)이 제1 게이트 배선(120) 및 제2 게이트 배선(120') 사이에 배치됨으로써 개구율이 향상되는 이점 외에 추가적인 이점을 갖는다.
평탄화막(160)의 홀이 형성되면서 박막 트랜지스터가 형성된 영역과 화소 전극 및 공통 전극(162)이 형성되는 영역 사이에 단차가 발생한다. 단차에 의해 평탄화막(160)의 측면 주변의 액정들의 배향이 정상적으로 이루어지지 못할 수 있다. 액정의 배향이 정상적으로 이루어지지 않으므로, 평탄화막(160)의 홀 주위에서 액정 표시 장치가 블랙으로 동작될 때 광원으로부터의 빛이 새는 빛샘 현상이 발생한다.
이러한 빛샘 현상을 최소화하도록 종래의 액정 표시 장치에서는 평탄화막의 홀 주위와 중첩되도록 블랙 매트릭스를 형성한다. 그러나, 블랙 매트릭스가 더 넓게 형성되어야 하므로, 액정 표시 장치의 개구율은 감소된다.
본 발명의 일 실시예에 따른 액정 표시 장치(100)에서는 평탄화막(160)의 단일 홀(H)의 측면이 제1 게이트 배선(120)과 제2 게이트 배선(120') 사이에 배치된다. 이에 따라, 평탄화막(160)의 단일 홀(H) 주위에서 발행할 수 있는 빛샘을 제1 게이트 배선(120)과 제2 게이트 배선(120'), 그리고 제1 데이터 배선(125)과 제2 데이터 배선(125')이 실질적으로 차단하게 된다. 결국, 블랙 매트릭스를 종래와 같이 더 넓게 형성하지 않고, 블랙 매트릭스를 제1 게이트 배선(120)과 제2 게이트 배선(120')에 중첩되게 형성하는 것만으로도 빛샘을 최소화할 수 있어, 액정 표시 장치(100)의 개구율이 향상된다.
도 2를 참조하면, 평탄화막(160) 상에 공통 전극(162)이 형성되고, 공통 전극(162) 상에는 공통 전극(162)을 화소 전극(170, 170')과 절연시키기 위한 패시베이션막(164)이 형성된다. 패시베이션막(164)은 공통 전극(162)을 커버하고 평탄화막(160)의 측면 상에 형성되어 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 드레인 전극(154, 154')의 일부 상에 형성된다. 액정 표시 장치(100)의 구동 방식에 따라 패시베이션막(164)은 형성되지 않을 수도 있으며, 공통 전극(162) 전부를 커버하지 않도록 형성될 수도 있다.
제1 화소 전극(170)은 패시베이션막(164) 상에 패터닝되어 형성되며, 평탄화막(160)의 단일 홀(H) 내로 연장되어 제1 박막 트랜지스터(T1)의 드레인 전극(154)과 전기적으로 연결된다. 제2 화소 전극(170')도 패시베이션막(164) 상에 패터닝되어 형성되며, 평탄화막(160)의 단일 홀(H) 내로 연장되어 제2 박막 트랜지스터(T2)의 드레인 전극(154')과 전기적으로 연결된다.
도 1을 참조하면, 제1 서브 화소 영역(PXL1)과 제2 서브 화소 영역(PXL2)은 평탄화막(160)의 단일 홀(H)을 기준으로 대칭되어 배치된다. 제1 서브 화소 영역(PXL1)과 제2 서브 화소 영역(PXL2)이 단일 홀(H)을 기준으로 대칭되어 배치됨으로써, 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)가 형성되는 영역이 최소화될 수 있다.
제1 화소 전극(170)은 제1 게이트 배선(120)을 가로질러 제1 서브 화소 영역(PXL1)으로 연장되고, 제2 화소 전극(170')은 제2 게이트 배선(120')을 가로질러 제2 서브 화소 영역(PXL2)으로 연장된다. 본 발명의 일 실시예에 따른 액정 표시 장치(100)에서 제1 서브 화소 영역(PXL1)과 제1 박막 트랜지스터(T1)는 제1 게이트 배선(120)을 사이에 두고 형성되므로, 제1 박막 트랜지스터(T1)와 연결된 제1 화소 전극(170)은 평탄화막(160) 아래의 제1 게이트 배선(120)을 가로질러 제1 서브 화소 영역(PXL1)으로 연장되도록 형성된다.
제1 화소 전극(170)과 제2 화소 전극(170')은 평탄화막(160)의 단일 홀(H) 내에서 이격되어 배치된다. 제1 화소 전극(170)과 제2 화소 전극(170') 각각은 이격되어 제1 서브 화소 영역(PXL1)과 제2 서브 화소 영역(PXL2) 각각의 액정을 배향막을 통해 제어한다.
도 1 및 도 2에서는 화소 전극(170, 170')이 공통 전극(162) 상에 위치하는 IPS(In-Plane Switching) 방식의 액정 표시 장치(100)가 도시되나, 이에 제한되지 않고 액정 표시 장치(100)는 공통 전극(162)이 화소 전극(170, 170') 상에 있는 IPS방식이나 화소 전극(170, 170')이 공통 전극(162)과 동일층 상에 형성되는 IPS 방식의 액정 표시 장치(100)일 수 있다.
또한, 공통 전극(162)과 화소 전극(170, 170')의 형상은 직선으로 형성되어도 되고, 적어도 하나 이상 굴곡된 형상인 지그재그 형상으로 공통 전극(162)과 화소 전극(170, 170')으로 형성되어도 되며, 상부 기판 (190)의 컬러 필터와 블랙 매트릭스도 적어도 하나 이상 굴곡된 형상인 지그재그 형상으로 형성될 수 있다.
또한, 공통 전극(162)이나 화소 전극(170, 170')을 직사각형 형상(rectangular shape)으로 하고, 공통 전극(162)이나 화소 전극(170, 170')을 직선 형상 또는 적어도 하나 이상의 굴곡을 가진 형상인 지그재그 형상으로 하여도 된다. 즉, 본 발명에서는 IPS 방식에 적용되는 공통 전극(162)이나 화소 전극(170, 170'), 컬러 필터, 블랙 매트릭스의 형상에 제한되는 것은 아니다. 도 1 및 도 2에서의 액정 표시 장치(100)는 IPS 방식이기 때문에 공통 전극(162)이 하부 기판(110) 측에 형성되고, 상부 기판 (190) 측에는 형성되지 않는다.
도 3은 본 발명의 일 실시예에 따른, 래치 컬럼 스페이서가 포함된 액정 표시 장치를 설명하기 위한 평면도이다. 도 4는 도 3의 선 IV-IV'에 따른 액정 표시 장치의 단면도이다.
도 3 및 도 4에 도시된 액정 표시 장치(100)는 도 1 및 도 2에 도시된 구성요소들에 셀갭 컬럼 스페이서(182; cell gap column spacer), 평탄화막(160)의 단일 홀에 대응하여 배치되는 래치 컬럼 스페이서(180; latch column spacer) 및 셀갭 컬럼 스페이서(182)와 상부 기판 (190)이 추가된 액정 표시 장치이다.
도 3을 참조하면, 셀갭 컬럼 스페이서(182)가 박막 트랜지스터들(T1, T2) 사이에 형성된다. 셀갭 컬럼 스페이서(182)는 상부 기판 (190)과 하부 기판(110) 사이에서 일정한 두께의 액정 셀갭을 유지하기 위한 컬럼 형상의 스페이서이다.
본 발명의 일 실시예에 따른 액정 표시 장치(100)에서는 셀갭 컬럼 스페이서(182)에 더하여 래치 컬럼 스페이서(180)가 형성된다. 래치 컬럼 스페이서(180)는 평탄화막(160)의 단일 홀(H1)에 대응하도록 배치된다. 래치 컬럼 스페이서(180)는 평탄화막(160)의 단일 홀(H1)의 크기보다 작은 크기로 형성되어 평탄화막(160)의 단일 홀(H1) 내에 수용된다.
도 4를 참조하면, 셀갭 컬럼 스페이서(182)와 래치 컬럼 스페이서(180)는 블랙 매트릭스(192)가 형성된 상부 기판 (190) 상에 형성된다. 셀갭 컬럼 스페이서(182)는 하부 기판(110)의 구성요소와 접하도록 형성된다. 셀갭 컬럼 스페이서(182)는 상부 기판 (190)과 하부 기판(110)이 합착될 때 배향막과 접촉하도록 형성된다.
래치 컬럼 스페이서(180)는 전술한 바와 같이 평탄화막(160)의 단일 홀(H1)에 대응되도록 배치되며, 단일 홀(H1) 내부에 수용되도록 형성된다. 평탄화막(160)의 단일 홀(H1) 내부에 수용되기 위해, 래치 컬럼 스페이서(180)의 높이(D1)는 셀갭 컬럼 스페이서(182)의 높이(D2)보다 더 높다. 래치 컬럼 스페이서(180)의 높이(D1)가 셀갭 컬럼 스페이서(182)의 높이(D2)보다 더 높으므로, 셀갭 컬럼 스페이서(182)가 배향막에 접촉되면, 단일 홀(H1)에 대응되도록 배치되는 래치 컬럼 스페이서(180)는 평탄화막(160)의 단일 홀(H1) 내에 수용된다.
종래의 액정 표시 장치(100)에서는 셀갭 컬럼 스페이서(182)가 외부의 충격 등에 의해 이동되는 경우, 배향막의 쓸림 등과 같은 손상을 주어 액정 표시 장치(100)에 화소 결함이 발생하는 문제가 있었다. 여기서, 화소 결함이란 배향막이 셀갭 스페이서 등에 의해 쓸림으로써 배향막이 정상적으로 액정을 제어하지 못하는 현상을 의미한다.
본 발명의 일 실시예에 따른 액정 표시 장치(100)에서 평탄화막(160)의 단일 홀(H1)은 래치 컬럼 스페이서(180)를 수용할 정도의 크기로 형성된다. 예를 들어, 래치 컬럼 스페이서(180)는 약 6 μm의 지름을 가지고, 평탄화막(160)의 단일 홀(H1)은 예컨대 18.0 x 20.5 μm의 크기로 형성된다. 따라서, 래치 컬럼 스페이서(180)는 평탄화막(160)의 단일 홀(H1) 내에 적어도 5 μm의 마진을 가지며 수용될 수 있다. 래치 컬럼 스페이서(180)가 도 4에 도시된 바와 같이 평탄화막(160)의 단일 홀(H1) 내에 수용되면, 래치 컬럼 스페이서(180)가 상부 기판(190)과 하부 기판(110) 사이의 체결구처럼 기능하여 셀갭 컬럼 스페이서(182)의 이동을 최소화시킨다. 셀갭 컬럼 스페이서(182)의 이동이 감소되면, 셀갭 컬럼 스페이서(182)에 의한 배향막의 손상과 이에 따른 화소 결함도 최소화될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 액정 표시 장치의 평면도이다. 도 5의 액정 표시 장치에 형성된 박막 트랜지스터의 구성요소들은 도 1의 액정 표시 장치(100)에 형성된 박막 트랜지스터의 구성요소들과 실질적으로 동일하므로 중복 설명은 생략한다. 본 발명의 다른 실시예에 따른 액정 표시 장치에서는 발광 트랜지스터를 형성하는 영역이 지그재그 형태로 배열된다.
액정 표시 장치는 제2 서브 화소 영역(PXL2)과 동일한 행에서 인접한 제3 서브 화소 영역(PXL3)을 갖는다. 액정 표시 장치는 제3 서브 화소 영역(PXL3)을 기준으로 제2 게이트 배선(220')의 반대편에 위치한 제3 게이트 배선(220''), 액티브층(236''), 제3 게이트 배선(220'')과 연결된 게이트 전극(232''), 소스 전극(252'') 및 드레인 전극(254'')을 포함하는 제3 박막 트랜지스터(T3)를 갖는다.
전술한 도 1의 액정 표시 장치와 같이 BM1의 길이와 BM2의 길이가 차이가 나게 되면, 액정 표시 장치의 해상도에 따라 영상에 가로선이 인식될 수 있다. 이는 서브 화소들이 2개씩 짝지어 밀집됨에 따라 발생하는 현상일 수 있다.
도 5에 도시된 바와 같이 액정 표시 장치의 박막 트랜지스터가 형성된 영역이 지그재그 형태로 형성되면, 액정 표시 장치의 개구율이 저하되지 않으면서 전술한 가로선이 인식되는 현상이 사라진다.
제2 게이트 배선(220')과 제3 게이트 배선(220'')은 동일한 게이트 신호를 전송하도록 구성된다. 제2 서브 화소 영역(PXL2)과 제3 서브 화소 영역(PXL3)은 동일한 행에 배열된 서브 화소 영역이므로, 동일한 게이트 신호를 통해 신호를 수신하도록 구성된다. 제2 게이트 배선(220')과 제3 게이트 배선(220'')은 액정 표시 장치에서 서브 화소 영역들이 형성되지 않은 예컨대 액정 표시 장치의 외곽 영역에서 전기적으로 연결된다.
한편, 제1 게이트 배선(220)과 제2 게이트 배선(220')이 제3 서브 화소 영역(PXL3)의 상부에서 박막 트랜지스터 없이 연장되는 경우, 제1 게이트 배선(220)과 제2 게이트 배선(220')은 최대한 인접하게 형성되어 개구율의 감소를 최소화시킨다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 액정 표시 장치
110 : 하부 기판
120, 220 : 제1 게이트 배선
120', 220' : 제2 게이트 배선
125, 225 : 제1 데이터 배선
125', 225' : 제2 데이터 배선
132, 132', 232', 232'', 232''' : 게이트 전극
134 : 게이트 절연막
136, 136', 236, 236', 236'' : 액티브층
138 : 에칭 정지층
152, 152', 252, 252', 252''' : 소스 전극
154, 154', 254, 254'', 254''' : 드레인 전극
160 : 평탄화막
162 : 공통 전극
164 : 패시베이션막
170, 270 : 제1 화소 전극
170', 270' : 제2 화소 전극
270'' : 제3 화소 전극
180 : 래치 컬럼 스페이서
182 : 셀갭 컬럼 스페이서
190 : 상부 기판
192 : 블랙 매트릭스
220'' : 제3 게이트 배선

Claims (18)

  1. 기판;
    상기 기판 상에 형성되고, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 각각 포함하는 제1 박막 트랜지스터 및 제2 박막 트랜지스터;
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 상에 형성되고, 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 각각의 소스 전극 또는 드레인 전극의 적어도 일부를 노출시키는 단일 홀을 갖는 평탄화막;
    상기 제1 박막 트랜지스터의 소스 전극 또는 드레인 전극과 연결된 제1 화소 전극; 및
    상기 제2 박막 트랜지스터의 소스 전극 또는 드레인 전극과 연결된 제2 화소 전극을 포함하고,
    상기 제1 화소 전극 및 상기 제2 화소 전극 각각은 상기 평탄화막의 단일 홀을 통해 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 각각의 소스 전극 또는 드레인 전극과 연결된 것을 특징으로 하는, 액정 표시 장치.
  2. 제1항에 있어서,
    상기 제1 박막 트랜지스터의 게이트 전극과 연결된 제1 게이트 배선;
    상기 제2 박막 트랜지스터의 게이트 전극과 연결된 제2 게이트 배선을 더 포함하고,
    상기 평탄화막의 단일 홀은 상기 제1 게이트 배선 및 상기 제2 게이트 배선 사이에 배치된 것을 특징으로 하는, 액정 표시 장치.
  3. 제2항에 있어서,
    상기 평탄화막의 단일 홀의 측면은 상기 제1 게이트 배선 및 상기 제2 게이트 배선 내측에 형성되는 것을 특징으로 하는, 액정 표시 장치.
  4. 제2항에 있어서,
    상기 기판에 대향하는 상부 기판; 및
    상기 상부 기판에 형성된 블랙 매트릭스를 더 포함하고,
    상기 블랙 매트릭스는 상기 제1 게이트 배선 및 상기 제2 게이트 배선과 중첩되도록 형성된 것을 특징으로 하는, 액정 표시 장치.
  5. 제1항에 있어서,
    상기 기판에 대향하는 상부 기판; 및
    상기 상부 기판에 형성된 래치 컬럼 스페이서 (latch column spacer)를 더 포함하고,
    상기 래치 컬럼 스페이서는 상기 단일 홀에 대응하도록 배치되는 것을 특징으로 하는, 액정 표시 장치.
  6. 제5항에 있어서,
    상기 래치 컬럼 스페이서는 상기 단일 홀 내부에 수용되도록 형성된 것을 특징으로 하는, 액정 표시 장치.
  7. 제5항에 있어서,
    상기 상부 기판에 형성된 셀갭 (cell gap) 컬럼 스페이서를 더 포함하고,
    상기 래치 컬럼 스페이서의 높이는 상기 셀갭 컬럼 스페이서의 높이 보다 더 높은 것을 특징으로 하는, 액정 표시 장치.
  8. 제1항에 있어서,
    상기 제1 화소 전극 및 상기 제2 화소 전극은 상기 평탄화막의 단일 홀 내에서 이격되어 배치된 것을 특징으로 하는, 액정 표시 장치.
  9. 제1항에 있어서,
    상기 제1 박막 트랜지스터의 소스 전극 또는 드레인 전극은 상기 제2 박막 트랜지스터의 소스 전극 또는 드레인 전극은 상기 평탄화막의 단일 홀 내에서 노출되도록 일렬로 배치된 것을 특징으로 하는, 액정 표시 장치.
  10. 제1항에 있어서,
    상기 단일 홀은 평면 상에서 사각형의 형상을 가지고,
    상기 사각형 일 측의 길이는 3.5 내지 25 ㎛인 것을 특징으로 하는, 액정 표시 장치.
  11. 제1항에 있어서,
    상기 단일 홀은 평면 상에서 원의 형상을 가지고,
    상기 원의 지름은 3.5 내지 25 ㎛인 것을 특징으로 하는, 액정 표시 장치.
  12. 제1 서브 화소 영역 및 제2 서브 화소 영역을 갖는 기판;
    상기 기판 상에 형성된 제1 게이트 배선 및 제2 게이트 배선;
    상기 제1 게이트 배선 및 상기 제2 게이트 배선 사이에 형성되고 각각 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제1 박막 트랜지스터 및 제2 박막 트랜지스터;
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 상에 형성되고, 상기 제1 게이트 배선 및 상기 제2 게이트 배선 사이에 단일 홀을 갖는 평탄화막;
    상기 제1 서브 화소 영역에 형성되고, 상기 단일 홀을 통해 상기 제1 박막 트랜지스터의 소스 전극 또는 드레인 전극과 연결된 제1 화소 전극; 및
    상기 제2 서브 화소 영역에 형성되고, 상기 단일 홀을 통해 상기 제2 박막 트랜지스터의 소스 전극 또는 드레인 전극과 연결된 제2 화소 전극을 포함하는 것을 특징으로 하는, 액정 표시 장치.
  13. 제12항에 있어서,
    상기 제1 화소 전극 및 상기 제2 화소 전극 상에 형성된 배향막; 및
    상기 배향막 상에 배치되고 상기 평탄화막의 단일 홀 내에 배치된 컬럼 스페이서를 더 포함하는 것을 특징으로 하는, 액정 표시 장치.
  14. 제12항에 있어서,
    상기 기판은 상기 제2 서브 화소 영역과 동일한 행에서 인접한 제3 서브 화소 영역을 갖고,
    상기 액정 표시장치는,
    상기 제3 서브 화소 영역을 기준으로 상기 제2 게이트 배선의 반대편에 위치한 제3 게이트 배선;
    액티브층, 상기 제3 게이트 배선과 연결된 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제3 박막 트랜지스터를 더 포함하는 것을 특징으로 하는, 액정 표시 장치.
  15. 제14항에 있어서,
    상기 제2 게이트 배선과 상기 제3 게이트 배선은 동일한 게이트 신호를 전송하도록 구성된 것을 특징으로 하는, 액정 표시 장치.
  16. 제12항에 있어서,
    상기 제1 서브 화소 영역과 상기 제2 서브 화소 영역은 상기 평탄화막의 단일 홀을 기준으로 대칭되어 배치된 것을 특징으로 하는, 액정 표시 장치.
  17. 제12항에 있어서,
    상기 제1 화소 전극은 상기 제1 게이트 배선을 가로질러 상기 제1 서브 화소 영역으로 연장되고,
    상기 제2 화소 전극은 상기 제2 게이트 배선을 가로질러 제2 서브 화소 영역으로 연장된 것을 특징으로 하는, 액정 표시 장치.
  18. 제12항에 있어서,
    상기 기판은 상기 제2 서브 화소 영역과 동일한 열에서 인접한 제4 서브 화소를 갖고,
    상기 제2 서브 화소 영역과 상기 제4 서브 화소 영역 사이의 영역의 면적은 상기 제1 서브 화소 영역과 상기 제2 서브 화소 영역 사이의 면적보다 작은 것을 특징으로 하는, 액정 표시 장치.
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