JP2009253159A - 半導体記憶装置、表示装置及び機器 - Google Patents
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Abstract
【解決手段】絶縁基板上に不揮発性メモリ素子を備え、前記不揮発性メモリ素子が、電荷保持膜と、チャネル領域と、前記チャネル領域の両側にソースとドレインとを備える半導体層を備え、前記電荷保持膜が、少なくともその一部の上側と下側とに設けられた、上側遮光体及び下側遮光体の間に位置していることを特徴とする半導体記憶装置により上記課題を解決する。
【選択図】図2
Description
この公報のTFTメモリ素子0111は、基板0121上に形成したソース0122a、チャネル領域0122b及びドレイン0122cの各領域を有するポリシリコン層0122と、このポリシリコン層0122上に形成したゲート酸化膜(絶縁膜)0123及び0125とを備えている。ゲート酸化膜0123及び0125内に、注入されたキャリアの電荷を捕獲する粒状の複数のシリコン粒子0124を内在させている。
詳しくは、上記構造を表示装置に用いる場合には、バックライト等の照明が必要である。この照明光は、シリコン粒子に当たると捕獲されている電荷を活性化させることでシリコン粒子外部へ逃がすことが分かった。即ち、照明光を用いる表示装置に、シリコン粒子に電荷を捕獲する方法を使用すると、電荷が保持できないことになる。
そこで、シリコン粒子でなく他の電荷保持膜、更には電荷保持膜にとらわれず様々な記憶保持膜を用いて実験を行ったが、上記課題の解決には至らなかった。
本発明は、このような事情に鑑みてなされたものであり、光が照射されたときに記憶情報が失われることを防止でき、かつ、記憶情報を正確に読み出すことができる不揮発性メモリを有する半導体記憶装置を提供するものである。
前記不揮発性メモリ素子が、電荷保持膜と、チャネル領域と、前記チャネル領域の両側にソースとドレインとを備える半導体層を備え、
前記電荷保持膜が、少なくともその一部の上側と下側とに設けられた、上側遮光体及び下側遮光体の間に位置していることを特徴とする半導体記憶装置が提供される。
また、本発明によれば、電界効果型トランジスタを備える表示装置であって、前記電界効果型トランジスタが、同一絶縁基板上に形成された、電荷保持膜を備えるトランジスタと備えないトランジスタとからなり、前記電荷保持膜を備えるトランジスタが、上記半導体記憶装置であることを特徴とする表示装置が提供される。
更に、携帯電話、携帯情報端末、液晶TV、有機ELディスプレイTVから選択される表示装置付き機器であって、前記表示装置が上記表示装置であること特徴とする機器が提供される。
(2)また、チャネル長又はチャネル幅方向に沿う方向の電荷保持膜の左側と右側も遮光体により遮光されている場合、上側又は下側の遮光体端で遮光できない横方向の光が、左側もくしは右側から侵入することで、電荷保持膜に光が当ることを抑制できる。加えて、左側と右側の遮光体を、平面上で、その長さを幅の2倍以上とすることで、長さが1:1の時と異なり、長い形となる。その結果、長さに比例した大きな遮光効果が得られる。
(4)また、チャネル領域が、上側及び下側だけでなく、チャネル長又はチャネル幅方向に沿う方向においても、左側遮光体と右側遮光体との間に位置する場合、上側又は下側の遮光体端で遮光できない横方向の光が左側もくしは右側から侵入しチャネル領域に光が当ることを防止できる。従って、光電変換効果による漏れ電流が発生することをより抑制できる。
また、上記手段同様に、半導体層の全てが上側遮光体と下側遮光体との間に位置するので、上側又は下側の遮光体端で遮光できない横方向の光が左側もくしは右側から回折により侵入しチャネル領域やソースとドレインに光が当ることを抑制できる。このため、チャネル領域への回折光の侵入に対しては、2重の対策が可能である。
(8)下側遮光体が、1500℃以上の融点を有する高融点金属を含む場合、後の熱処理が加わる工程に耐性を向上できる。その結果、熱処理プロセスに対応できる。
(9)下側遮光体が、50nm以上の膜厚である場合、遮光の効果を十分期待でき、かつ、1000nm以下の膜厚である場合、段差を少なくできることで、後工程のリソグラフィー等の配線パターンを形成する工程等に与える下地段差の影響を抑制できる。
(11)左側遮光体及び右側遮光体の少なくとも一方が、Al、Au、Cu及びAgから選択される金属を含む場合、低抵抗化金属膜で形成されるコンタクトプラグと同一の金属を使用できる。その結果、これら遮光体とコンタクトプラグとを同時に同一工程で加工できるため、製造コスト削減できる。
(13)左側遮光体及び右側遮光体が、上側遮光体を介して繋がっている場合、左側及び右側の遮光体の高さを高くできる。その結果、横方向の遮光効果の高い構造を得ることができる。
(15)上側遮光体が、1000℃以上の融点を有する高融点金属を含む場合、後の熱処理が加わる工程に耐性を向上できる。その結果、熱処理プロセスに対応できる。
(18)上側遮光体が、Al、Au、Cu及びAgから選択される、ソース又はドレイン又はゲート電極と接続する配線に最適な低抵抗化金属を含む場合、配線形成工程と同時に加工が可能である。そのため、別途プロセス工程を設ける必要がなく、現状の配線をパターン形状とパターン位置を変更するだけで容易に上側遮光体を形成できる。また、上記金属は、効果的な遮光が可能な金属であり、その使用により遮光の効果も十分に期待できる。
(20)上側遮光体が、ソースとドレインが接続される配線上に、絶縁膜を介して位置する場合、半導体記憶装置が例えばTFTトランジスタであれば、ディスプレイパネルを作製する際の反射電極膜と同一工程での加工が可能となる。従って、上側遮光体を別途形成するプロセス工程を省略できる。
(22)上側遮光体が、50nm以上の厚さである場合、十分な遮光効果が得られる。また、500nm以下の厚さである場合、装置の成膜処理時間を短くできる。従って、製造コストを抑えることが可能となる。
(24)上側遮光体が、遮光剤入りの樹脂である場合、樹脂タイプの遮光剤入りブラックマトリクスを使用できるので、低コストでパターン作製が可能である。このため、安価なブラックマトリクスを作製可能となる。
(25)遮光剤が、カーボンブラック又はチタン酸化物である場合、遮光率の高い遮光体を成膜することができて、効果的にメモリ素子を遮光できる。
(27)不揮発性メモリ素子が、上側遮光体の下又は下側遮光体の上に複数位置する場合、遮光体の分離スペースを削減できる。従って、半導体記憶装置の高集積化が可能となる。
(28)電荷保持膜が、シリコン窒化膜を含む場合、シリコン窒化膜を用いた電荷保持膜は形成が容易であるため、低コストで製造可能である。
(29)電荷保持膜が、上下のシリコン酸化膜にシリコン窒化膜が挟持された構造であるである場合、シリコン窒化膜に捕獲された電荷がゲート電極側もしくはチャネル領域側(上側もくは下側)へ逃げることを抑制できる。
(31)本発明の表示装置は、メモリ混載ディスプレイとすることができる。その結果、ディスプレイ基板内に情報を保持できるようになり、ディスプレイ基板に外付けで用いていた記憶装置が不要となる。従って、表示装置を低コスト化及び省スペース化できる。
(32)本発明の機器は、携帯電話、携帯情報端末、液晶TV、有機ELディスプレイTVから選択される表示装置付き機器の表示装置に使用できる。これら機器の低コスト化及び省スペース化を図ることができる。
本発明で使用される絶縁基板は、特に限定されず、公知の基板をいずれも使用できる。また、メモリ素子の構造は、特に限定されず、公知の構造をいずれも適用できる。
本発明で使用する遮光体は、電荷保持膜を遮光する効果を発揮するものである。遮光される光は、紫外線、可視光、赤外線等が挙げられ、用途に応じて遮光対象の波長が決まる。例えば、300〜800nmの波長の光が挙げられる。遮光の程度は、遮光対象の光の平均透過率が10%以下であることが好ましく、1%以下がより好ましく、0.1%以下が更に好ましい。具体的には、波長300〜800nmの範囲の光の平均透過率が10%以下であることが好ましく、1%以下がより好ましく、0.1%以下が更に好ましい。
近い領域に形成する方法としては、メモリを形成する絶縁基板やその基板に貼り合せる対向基板に遮光体を接触して形成する方法がある。この方法では、電荷保持膜及びチャネル領域に近い領域での遮光が可能となり光の回り込みを抑えて効果的な遮光ができる。
中でも、TFT基板内での遮光(TFTを構成するプロセスを用いた遮光)は、メモリに対して極限まで近接させた遮光が可能となり光の回り込みにおいて最も有効な遮光が可能となる。
以下、実施の形態を用いて本発明を更に詳細に説明するが、本発明は、以下の記載内容に限定されるものではない。なお、以下の実施の形態で使用する図は、寸法比率を一定しておらず、図から構造が認識しやすいように調整した図である。
本実施の形態においては、電荷保持膜に遮光体を設けることで、捕獲した電荷を逃がさないようにした。また、チャネル領域に遮光体を設けることで、チャネル領域に当たった光による光電変換効果を抑制し漏れ電流を抑制した。
まず、メモリ素子及び遮光体の製造方法と、それから得られる構造とについて説明する。また、これら製造方法と構造は、図2(a)〜(d)を用いて説明する。図2(a)及び(b)は実施の形態1の製造方法の概略工程断面図であり、図2(c)は、図2(b)の概略平面図であり、図2(d)は、図2(b)の変形例である。図2(b)は、その平面図である図2(c)の直線0211部の断面である。図2(c)では、見やすくするために図2(b)の番号0206、0208、0210を省略している。
その上に、下側の遮光体となるMo(モリブデン)膜を300nm成膜し、感光性レジストを用いたフォトリソグラフィーとエッチング処理により、所望の領域にMo膜0203及び0203aを形成する。次に、電荷保持膜形成用膜であるシリコン酸化膜15nmに挟まれたシリコン窒化膜20nmを成膜し、感光性レジストを用いたフォトリソグラフィーとエッチング処理により、電荷保持膜形成用膜をパターニングして電荷保持膜0204を得る。図示されているのは、パターニング後の構造である。
次に、70nmのシリコン酸化膜0206を成膜する。
次に、上側遮光体となるW(タングステン)膜400nmを成膜し、リソグラフィーとエッチング処理によりW膜をパターニングし上側遮光体0207を形成する。この上側遮光体において、下地との密着性を向上させるために、10〜50nmのTaN(窒化タンタル)膜等を下側に設けてもよい。ここまでの概略工程断面図が図2(a)である。
実施の形態1のメモリ素子の主要な構造は、上記のようにして製造される。
まず、実施の形態1のメモリ素子は、ゲート電極から絶縁膜(電荷保持膜機能を持つ絶縁膜)を介してチャネル領域が有り、その両側にソースとドレインが存在する。この構造は、一般的な電界効果型トランジスタと同様である。このため、ゲート電極とドレインに電圧を印加することで通常のスイッチング特性を示すといった基本的な動作は、一般的なトランジスタと同じである。一般的な動作方法を下記する。
記憶方法は、読出し時よりも大きい2倍以上の電圧をドレインに印加してホットキャリアを発生させて絶縁膜(以下電荷保持膜)に捕獲する方法である。また、消去方法は、アバランシェ電流を流し、捕獲した電荷と反対の電荷をゲート電極で引寄せて中和させる方法である。
書き込みを行う場合には、ソースに基準となる0Vを印加し、ゲートに10V印加し、読出しの時と比較してドレインに2倍の20V電圧を印加する。これら電圧の印加により、効率よくホットキャリアを発生させてゲート側へ電子を引寄せて電荷保持膜に捕獲させることで書き込みが行われる。この捕獲した電子によりチャネル領域の反転が妨げられ、上記読み出しを行う際に、読出し電流が減少する(例えば、0.1mA流れていたものが書き込みにより0.01mAとなる)。
捕獲された電子等の電荷は、時間経過と共に電荷保持膜外部へ出て行くものではなく、長期的に捕獲され続ける(記憶し続ける)ことが可能であるため、この素子を不揮発性メモリ素子として利用できる。
また、記憶情報の読出し時において、チャネル領域に光が当ることで、漏れ電流が発生するという問題もあった。従って、電荷保持された時(書込み状態)と保持した電荷が中和(消去状態)されたときの電流差を正確に読み出せなかった。例えば、書込み状態での0.01mA読出し電流が、漏れ電流の影響により、0.02mAと増加すると、消去(中和)状態と判別できる電流差が減少する。従って、保持した情報を正確に読み出すことができなかった。
そこで、上記図2(a)〜(c)に示す構造のメモリ素子を用いることでこれらの問題が解決できる。
こういった状況下に置かれるメモリ素子において、上記構造のように、メモリ素子を形成する電荷保持膜の一部が、上側と下側の2つの遮光体の間に形成される。この電荷保持膜の一部とは、電荷を捕獲する領域の一部のことである。
また、上記メモリ素子を液晶ディスプレイの基板に搭載する場合には、電荷保持膜の一部は、上側と下側の遮光体により遮光されているので、下側のバックライトの光や、上側の太陽光の光等が不揮発性メモリ素子に向けて照射されたとしても、上下の遮光体によって光が遮られるため電荷保持膜に光が当ることを抑制できる。その結果、捕獲された電荷が活性化し外部へ逃げることを抑制できる。
上側の太陽光や下側のバックライト光の照射といった上下関係は、一例であり、製品設計段階で部品の取り付け向きが裏表逆(逆さま)になることもある。このため、太陽光が下側から照射されることも、バックライトが上側から照射されることもある。
まず、サンプルは、上側遮光体の効果のみを評価するために、左右方向0209aの遮光体を省いている。また、上側遮光体0207がない構造のメモリ素子と、上側遮光体0207がある構造のメモリ素子とを比較した。
光は、携帯電話のバックライトをサンプルの上方向から24時間照射される。
評価は、捕獲されている電荷の量の変化に応じて読み出し電流が変化するため、書き込みにより捕獲された電荷が外部へ逃げたかどうかを、書込み後の読出し電流である0.01mAが書込み前の0.1mAまで戻らないかどうかにより行う。
また、下側遮光体の有無の評価は、次のようにして行う。まず、下側遮光膜をゲート電極としても併用しているため、省くことができない。そのため、ゲート電極として、遮光効果の有る50nmのMo膜と、光が透過するリンが添加されている20nmのポリシリコン膜とを使用すること、即ち材料を変えることで遮光の効果を実験した。
その結果、Mo膜を用いて遮光体されている場合は、0.012mAに留まったが、光が透過するリンが添加されているポリシリコン膜の場合には、0.1mAまで上昇した。従って、光が照射される条件下で電子を保持できなかった。また、遮光有りの場合においても多少の変化があったがこの程度であれば実用に耐え得る。これによって、下側の遮光体の効果と重要性は明らかとなった。
上記の実験により上下方向の遮光体の重要性について明らかになった。それに追加して左側と右側の遮光体0209aについての効果も実験により確認した。
まず、サンプルは、左右の遮光体についての効果のみを評価するために、上下の遮光体を用いた上で、左右方向0209aの遮光体が有るサンプルと省いたサンプルを比較した。
光は、携帯電話のバックライトをサンプルの下方向から24時間照射される。評価方法は、上記方法と同じである。
この実験の結果、遮光体0209aがない場合、0.012mAまで上昇した。従って、光が照射される条件下で横方向から回り込んでくる光による電荷の逃げの影響が確認できた。一方、遮光体0209aが有る場合、電流の増加は0.011mAに留まった。上記では、上下の遮光体があれば、実用性があると記載したが、更なる高いスペックを求められる時には、これらの横方向の遮光体を適用する必要があることが明らかとなった。
本メモリ素子を液晶ディスプレイの基板に搭載する場合には、チャネル領域は、上側と下側の遮光体により遮光されているので、下側のバックライトの光や、上側の太陽光の光などが不揮発性メモリ素子のチャネル領域に向けて照射されたとしても、上下の遮光体によって光が遮られるため光が当ることによるソース・ドレイン間の漏れ電流を抑制できる。その結果、メモリ素子の読出しを行う際に、正確に読出しを行うことが出来る。
まず、サンプルは、上方向の遮光体についての効果のみを評価するために、左右方向0209aの遮光体を省いたサンプルにおいて、上側遮光体0207が無い構造のメモリ素子と、上側遮光体0207が有るときのメモリ素子を比較した。
光を照射する方法として、携帯電話のバックライトをサンプルの上方向から照射する。
評価方法は、チャネル領域に光が照射されている時に読み出しを行うことで、光電変換効果による書込み後の読出し電流である0.01mAが増加するか否かにより判別する。
この実験の結果、上側遮光体0207が有る場合は僅かに増加し0.012mAであったが、上側遮光体0207が無い場合は、0.02mAまで上昇した。遮光体がある場合の0.002mAの増加であれば実用上特に問題が無い。
従って、遮光体により漏れ電流が抑制できたことが判明した。これによって、チャネル領域の上側を遮光することの重要性が明らかとなった。
光の照射方法と評価方法は、光を照射する方向が下側からに変えた以外は、上側遮光体と同様である。
その結果、Mo膜を用いて遮光体されている場合は殆ど増加無しの0.012mAであったが、光が透過するリンが添加されているポリシリコン膜の場合には、0.02mAまで上昇した。従って、上側遮光体と遮光効果と同等の効果が得られた。これによって、下側の遮光体の効果と重要性は明らかとなった。
まず、サンプルは、横向の遮光体についての効果のみを評価するために、上下の遮光体を用いた上で、左右方向0209aの遮光体が有るサンプルと省いたサンプルを作製し漏れ電流を評価した。
光を照射する方法として、携帯電話のバックライトをサンプルの下方向から照射する。
評価方法は、上記方法と同じである。
従って、光が照射される条件下では横方向からの光の回り込みが起こり、それによる漏れ電流による影響が確認できた。上記では、上下の遮光体があれば、実用性があると記載したが、更なる高いスペックを求められる時には、これらの横方向の遮光体を適用する必要があることが明らかとなった。
(8)本実施の形態のメモリ素子では、下側遮光体は、Mo(モリブデン)膜を使用した。これは、上部のアモルファスシリコン膜を結晶化する時や注入されたイオンを活性化するためのアニール処理に耐え得るために選ばれた膜である。Mo以外に、この目的を果たせる1500℃以上の高融点を持つTi(チタン)、Cr(クロム)、W(タングステン)、Ta(タンタル)及びPd(パラジウム)等の金属のうちいずれかを含むことで実現可能である。
(10)本実施の形態のメモリ素子では、左側又は右側のどちらか一方の遮光体は、下側遮光体とコンタクトされている電極プラグである。このため、左側又は右側の遮光体は、遮光体として働くと共に、下側遮光体に一定の電位を与える可能となり下側遮光体をゲート電極として機能させることができる。また、これにより、図2(c)の0209bのコンタクトプラグの形成が不要となる。
このため、低抵抗化金属膜で形成されるコンタクトプラグと、遮光体の材料を同一化できるため、同時に同一工程で加工が可能であり、その結果、製造コスト削減できる。
(12)本実施の形態のメモリ素子では、左側及び右側の遮光体は、幅が5μmであるが、平面上においての幅が0.2〜10μmであればよい。幅が0.2μm以上あることから、配線部から層間絶縁膜を介して素子の電極上に形成されるにコンタクトホール等と同時に加工が可能なサイズであり、コスト削減できる。また、10μm以下であることで、メモリ素子が大きくなり過ぎず、製造コストが上がることを抑制できる。
この上側遮光体は、チャネル領域と絶縁された状態となるため、上側遮光体に遮光効果の高い導電性の金属膜を用いることが可能となる。また、絶縁膜が1nmより薄くなるとリーク電流が問題になることがある。また、200nmより厚くなるとチャネル領域に対して電界を掛ける場合において高電界が必要になる。
また、図2(d)に示すソースとドレインの配線を通常のソースとドレイン上のみでなくチャネル領域上まで届くように大きくすることによってチャネル領域及び電荷保持膜の一部を遮光できる。
このようにすることで、上側遮光体は、メモリ素子上に層間絶縁膜を介して形成されたソース又はドレイン又はゲート電極と接続する配線で形成される。このため、ソース又はドレイン又はゲート電極と接続する配線で形成できる。従って、別途プロセスを設ける必要がなく、現状の配線をパターン形状又はパターン位置を変更することで、電荷保持膜等の上部に遮光体が位置するようにできる。
従って、ソース又はドレイン又はゲート電極と接続する配線に最適な低抵抗化金属膜を遮光体として用いることで、低抵抗化金属膜を用いるソース又はドレイン又はゲート電極と接続する配線形成工程と同時に加工が可能であり、別途プロセス工程を設ける必要がない。よって、現状の配線をパターン形状とパターン位置を変更するだけで容易に形成できる。
1層目の配線を加工した以降の工程においても、10000nm以下の膜厚であることから、段差を少なくできることで、後工程のリソグラフィー等の2層目以降の配線パターン形成等に与える下地段差の影響を抑制することができる。
また、100nm以上の膜厚であることから、十分な配線の低抵抗化が行えることと同時に、遮光体としての遮光効果も得られる。
(30)本実施の形態のメモリ素子では、電荷保持膜は、シリコン酸化膜15nmに挟まれたシリコン窒化膜20nmを用いた。しかし、上下のシリコン酸化膜が1〜20nmで、シリコン窒化膜が1〜50nmであればよい。
このため、全体の膜厚が90nm以下となり、30V以下のゲート電圧で容易に電荷を出し入れすることが可能である。
また、シリコン窒化膜が1〜20nmの範囲で読み出しに有効な電荷を出し入れすることが容易で、それを挟むシリコン酸化膜に1〜50nmの範囲であれば同様に電荷を出し入れすることが容易になる。
また、本実施の半導体層は、ポリシリコンを用いたが、アモルファスシリコン、単結晶シリコンあるいは、シリコンゲルマニウム、ゲルマニウム等の材質を用いることができる。
また、電荷保持膜には、シリコン窒化膜を用いたメモリ素子を用いた。本発明は、素子外部の光により記憶保持特性及び記憶情報の読出しに悪影響を及ぼすメモリ素子の場合において有効である。従って、フローティングゲート型のメモリ素子でも実施可能である。
また、層間絶縁膜やゲート絶縁膜等の絶縁膜の成膜方法についてもおもにCVD法を用いたがスパッタリング法やコーティング法でも実施可能である。
横方向(左側及び右側)の遮光体については、今回は左側及び右側のみの2つ遮光体を用いたが、手前側や奥側を含む四方を囲むようにするのもよい。更には、180度の全方向を囲んでもよい。囲めば囲むほど遮光できる方向が増加するため、遮光効果を上げることができる。
本実施の形態は、実施の形態1のような電荷保持膜又はチャネル領域のみを遮光する構成ではなく、半導体層全てが遮光体の間に位置した構成を有している。この構成により、重要なポイントとなるチャネル領域及びチャネル領域上の電荷保持膜に照射される回折光の回り込みが低減されるので、更に遮光効果を向上できる。
その上に、下側の遮光体となるMo膜を300nm成膜し、電荷保持膜形成用膜であるシリコン酸化膜15nmに挟まれたシリコン窒化膜20nmを成膜する。次いで、感光性レジストを用いたフォトリソグラフィーとエッチング処理により、Mo膜及び電荷保持膜形成膜をパターニングして下側遮光体0303及び電荷保持膜0304を得る。図示されているのは、パターニング後の構造である。
次に、70nmのシリコン酸化膜0306を成膜する。
レジストパターン0307rの形成に続いて、レジストパターン0307rをマスクとして1E14〜5E16/cm2程度のリン又はボロンのイオン注入を行いN型又はP型の拡散層を形成する。上記マスクにより注入されなかった領域がチャネル領域0305cとなり、注入された領域が、それぞれ、ソース0305a及びドレイン0305bとなる。リン注入を行った場合、N型の特性を示すメモリ素子(スイッチング素子)となり、ボロン注入を行った場合にはP型のメモリ素子(スイッチング素子)となる。今回は、N型のスイッチング素子を形成した。注入が終わればレジストパターン0307rは、酸素プラズマ処理等により除去する。
次に、絶縁膜としてソース電極の上に透明なアクリル系の樹脂膜0312を2.5μm形成する。次に、Al(アルミニウム)膜0313を100nm成膜し、0305a、0305b及び0305cからなる半導体層0305の全てをカバーできるようにパターニングする。
また、実施の形態2のメモリ素子の記憶方法及び読出し方法については、上記実施の形態1と同じである。実施の形態2においても、実施の形態1と同様、従来の問題が解決できる。
実施の形態2では、更に効果を上げるべく上側遮光体を半導体層の全てが遮光できるまでに大きくし、光の回り込みを抑制することによる効果を以下の実験にて確認した。実施の形態2のメモリ素子では、チャネル領域と、ソースとドレインとを含む半導体層が、上側と下側の2つの遮光体の間に形成されている。
評価方法は、実施の形態1と同じ方法で上側から光を照射している。
以上により、半導体層の中心に形成されているチャネル領域及び記憶保持膜を十分に遮光できたことが分かる。これによって、上側遮光体の大きさによる効果と重要性は明らかとなった。
また、横側遮光体0309aを除いた状態において、下側遮光体の大きさを、図3(b)及び(c)に図示した半導体層を覆う大きさにした場合(番号0303)と、チャネル幅と同等の大きさにした場合(番号0315)の2つのサンプルを作製し、上記と同様に実験を行った。光の照射は、光を照射する方向を下側からに変えたこと以外は、上側遮光体と同様である。
また、上記実施の形態で行った書き込み後の読出時に発生する漏れ電流(光が照射されることによる漏れ電流)の影響も調べた。その結果、下側遮光体を大きくすることで、漏れ電流を0.001mA抑えることができた。
また、チャネル領域だけでなくメモリ素子を形成する半導体層の全てが下側遮光体の上にある。このため、半導体層であるポリシリコン膜を、段差の影響を受けることなく、容易にパターニングできる。また、半導体層の全てが下側遮光体の上にあり段差部にないことで、ゲート電極(下側遮光体)の端の角部で発生しやすいリーク電流(絶縁膜(電荷保持膜)を介しての半導体層へのリーク電流)の影響を受けることもない。このように、下側遮光体パターンの端の段差が、その上に形成するメモリ素子の製造プロセスに悪影響を及ぼすことがない。
実施の形態2のメモリ素子では、チャネル領域と、ソースとドレインとを含む半導体層が、少なくとも上側と下側及び左側と右側の4つ以上の遮光体の間に形成されている。
上側遮光体と下側遮光体は、図3(b)と(c)の番号0303及び0313のサイズとした。その上で、横側の遮光体は番号0309aに示すように作製したサンプルと、横側の遮光体がないサンプルを用意して光の照射実験を行った。光の照射方法は、実施の形態1と同じ方法で下側から照射した。
これは、2つの効果による。1つ目は、チャネル領域の外側に位置するソースとドレインの位置(半導体層の外側)まで大きくした上下の遮光体では、遮光体端で発生する回折光が、遮光体端からソースとドレインの内側にあるチャネル領域にまで届くことを十分抑制できた効果である。2つ目は、1つ目の効果に追加して、左側と右側に壁状の遮光体0309aを設けることで、更に回折光による影響を抑制できた効果である。
以上から、半導体層の中心に形成されているチャネル領域を十分に遮光できたことが分かった。これによって、左側と右側の遮光体による効果と重要性は明らかとなった。
また、実施の形態1と同様に、チャネル領域だけでなくメモリ素子の全てが下側遮光体の上にあることで、下側遮光体パターンの端の段差が、その上に形成するメモリ素子に製造プロセス上の悪影響を及ぼすことがない。
左側及び右側の遮光体を、第一の左側及び右側の遮光体とし、
第一の左側及び右側の遮光体上に絶縁膜が形成されていて、
第一の左側及び右側の遮光体上の絶縁膜に開口された領域があり、
開口された領域に第二の左側及び右側の遮光体が形成されていて、
第一の左側及び右側の遮光体がそれぞれ第二の左側及び右側の遮光体と上下方向で繋がっている構成が挙げられる。
第一の左側及び右側の遮光体上のみ下側に湾曲させて第一の左側及び右側の遮光体と上下方向において接触するように上側遮光体を形成することで得られる。この上側遮光体において、下側に湾曲した部分が横方向の第二の左側及び右側の遮光体となる。
この構成により、左側及び右側の遮光体の高さが高くなり、横方向の遮光効果を高めることができる。
また、第二の左側及び右側の遮光体は、記憶保持膜上やチャネル領域上まで延長すること上側遮光体として機能させることができる。また、それぞれが、記憶保持膜上やチャネル領域上で繋がっていることで上側遮光体としても機能することができる。
図3(b)の構造により、十分な遮光効果が得られる。しかし、更に強い光が当る条件下等の事情により更に強い遮光効果が求められる場合も考えられる。このような場合には、左側と右側の遮光体0309aと上側遮光体0313の下側に湾曲させた部分とを接触させることで、更に光に対する遮光性能を上げることができる。それらの構造を示した概略断面図が図3(d)である。
また、上記実施の形態では、横側の遮光体は、主に左側と右側について実施したが、断面図上の奥側と手前側(平面図面上の上側と下側)も追加すると、更に遮光効果を向上させることができる。即ち、チャネル領域を囲めば囲むほど遮光効果が向上する。
(23)本実施の形態においては、メモリ素子を形成する同一基板上に遮光体を形成した。液晶注入領域を介して形成される対向基板に遮光体を形成しても本実施の効果を得ることが可能である。その遮光体は、メモリ素子が形成された基板上に液晶注入領域を介した対向基板に形成されたブラックマトリクスを兼ねてもよい。
このため、TFTディスプレイ基板に上記半導体記憶装置を搭載する場合において、対向基板のメモリ素子領域にブラックマトリクスパターンを形成することでメモリ素子を遮光することができる。
(25)また、ブラックマトリクスには、カーボンブラック又はチタン酸化物を含む遮光剤が含まれていてもよい。その結果、遮光率の高い遮光体を成膜することができ、効果的にメモリ素子を遮光できる。
(27)連続する上側遮光体の下又は下側遮光体の上に複数のメモリ素子を形成してもよい。これにより、遮光体の分離スペースを削減できるため、メモリ素子の高集積化が可能となる。
詳しくは、上記実施の形態では、一つの遮光体の上には、一つのメモリ素子を形成している。しかし、集積度を向上させる場合には、一つの遮光体上に複数のメモリ素子を形成するのがよい。複数のメモリ素子が、一つの遮光体を共有することで、遮光体の分離部分の面積を削減できるため集積度を向上できる。また、これは上側遮光体においても、同じであり、一つの遮光体の下に、複数のメモリ素子を形成することで同様に集積度を向上できる。
従って、メモリの大容量化を行うためには、この手法が効果的である。
上記実施の形態のようにして形成されたメモリを用いることで、光が照射されても記憶情報を失うとこがない。そのため、バックライトを用いるTFTを用いた表示パネルにメモリを混載させることも可能になる。これによって、TFTを用いた論理回路の補正情報やその他、対向電極に掛ける電圧の補正値・ガンマ補正値等の設定情報を同一パネル上に記憶させることが可能となる。このことによって、パネル外部に接続していた記憶装置が不要となり、省スペース化及びコストダウンが可能となる。
0501はTFT基板であり、0502は画素スイッチを含む画素領域であり、0503は画素スイッチをコントロールするドライバー回路である。四隅の余った領域0504にメモリ素子とそれを読み出すための回路が形成されている。
このようにして、電界効果型トランジスタを備えるディスプレイにおいて、上記の半導体記憶装置と、電荷保持膜を持たない電界効果型トランジスタ(画素部スイッチング素子及びドライバー回路)を同一基板上に形成できる。このことにより、メモリ混載ディスプレイとなりディスプレイ基板内に上記情報(対向電極に掛ける電圧の補正値・ガンマ補正値等の設定情報)を保持できるようになり、ディスプレイ基板に外付けで用いていたメモリが不要となり低コスト化及び省スペース化できる。
本発明では、メモリ素子を液晶パネルの用途を中心に適用したが、スイッチング素子を備える表示パネルに適用可能である。例えば、有機ELを用いたパネルでも同様の効果を得ることができる。
0121 基板
0122a、0205a、0305a ソース
0122b、0205c、0305c チャネル領域
0122c、0205b、0305b ドレイン
0122 ポリシリコン層
0123、0125 ゲート酸化膜(絶縁膜)
0124 シリコン粒子
0201、0301 ガラス基板
0202、0302 ベースコート膜
0203、0203a Mo膜
0204、0304 電荷保持膜
0205、0305 半導体層
0206、0306 シリコン酸化膜
0207 上側遮光体
0208、0308 層間絶縁膜
0209、0209a、0209b、0209c、0309、0309a、0309b、0313x 遮光体
0210、0210a、0310 配線
0211、0311 直線
0303 下側遮光体
0307r レジストパターン
0312 樹脂膜
0313 上側遮光体
0313x 遮光体
0314 チャネル領域の幅
0316 分離距離
0401 上側遮光体
0402 横側の遮光体
0403 下側遮光体
0404 メモリ素子
0501 TFT基板
0502 画素領域
0503 ドライバー回路
0504 四隅の領域
Claims (32)
- 絶縁基板上に不揮発性メモリ素子を備え、
前記不揮発性メモリ素子が、電荷保持膜と、チャネル領域と、前記チャネル領域の両側にソースとドレインとを備える半導体層を備え、
前記電荷保持膜が、少なくともその一部の上側と下側とに設けられた、上側遮光体及び下側遮光体の間に位置していることを特徴とする半導体記憶装置。 - 前記電荷保持膜が、チャネル長方向もしくはチャネル幅方向に沿う方向において、左側と右側とに設けられた左側遮光体と右側遮光体との間に位置し、前記左側及び右側遮光体が、それらの平面視において、長さが幅の2倍以上である請求項1に記載の半導体記憶装置。
- 前記チャネル領域が、前記上側遮光体と下側遮光体との間に位置する請求項1又は2のいずれか1つに記載の半導体記憶装置。
- 前記チャネル領域が、チャネル長方向もしくはチャネル幅方向に沿う方向において、前記左側遮光体と右側遮光体との間に位置する請求項3に記載の半導体記憶装置。
- 前記半導体層が、前記上側遮光体と下側遮光体との間に位置する請求項1〜4のいずれか1つに記載の半導体記憶装置。
- 前記半導体層が、チャネル長方向もしくはチャネル幅方向に沿う方向において、前記左側遮光体と右側遮光体との間に位置する請求項5に記載の半導体記憶装置。
- 前記下側遮光体が、前記チャネル領域の下部に前記電荷保持膜を介して位置する請求項1〜6のいずれか1つに記載の半導体記憶装置。
- 前記下側遮光体が、1500℃以上の融点を有する金属を含む請求項1〜7のいずれか1つに記載の半導体記憶装置。
- 前記下側遮光体が、50〜1000nmの厚さを有する請求項1〜8のいずれか1つに記載の半導体記憶装置。
- 前記左側遮光体及び右側遮光体の少なくともいずれか一方が、前記下側遮光体とコンタクトされている電極プラグである請求項2〜9のいずれか1つに記載の半導体装置。
- 前記左側遮光体及び右側遮光体の少なくともいずれか一方が、Al、Au、Cu及びAgから選択される金属を含む請求項2〜10のいずれか1つに記載の半導体記憶装置。
- 前記左側遮光体及び右側遮光体の少なくともいずれか一方が、平面視において、0.2〜10μmの幅の短辺を有する請求項2〜11のいずれか1つに記載の半導体記憶装置。
- 前記左側遮光体及び右側遮光体が、前記上側遮光体を介して繋がっている請求項2〜12のいずれか1つに記載の半導体記憶装置。
- 前記上側遮光体が、チャネル領域上に、1〜200nmの厚さの絶縁膜を介して位置する請求項1〜13のいずれか1つに記載の半導体記憶装置。
- 前記上側遮光体が、1000℃以上の融点を有する金属を含む請求項14に記載の半導体記憶装置。
- 前記上側遮光体が、100〜1000nmの厚さを有する請求項14又は15に記載の半導体記憶装置。
- 前記上側遮光体が、前記不揮発性メモリ素子上に層間絶縁膜を介して形成され、ソース、ドレイン又はゲート電極のいずれかと接続する配線を兼ねる請求項1〜16のいずれか1つに記載の半導体記憶装置。
- 前記上側遮光体が、Al、Au、Cu及びAgから選択される金属を含む請求項17に記載の半導体記憶装置。
- 前記上側遮光体が、100〜10000nmの厚さを有する請求項17又は18に記載の半導体記憶装置。
- 前記上側遮光体が、前記ソース及び/又はドレインが接続される配線上に、絶縁膜を介して位置する請求項1〜19のいずれか1つに記載の半導体記憶装置。
- 前記上側遮光体が、Al又はAgを含む請求項20に記載の半導体記憶装置。
- 前記上側遮光体が、50〜500nmの厚さを有する請求項20又は21に記載の半導体記憶装置。
- 前記不揮発性メモリ素子上に、液晶注入領域を介して、ブラックマトリクスを備えた対向基板を有し、前記上側遮光体が、前記ブラックマトリクスである請求項1〜22のいずれか1つに記載の半導体記憶装置。
- 前記上側遮光体が、遮光剤入りの樹脂である請求項1〜14、16、20、22及び23のいずれか1つに記載の半導体記憶装置。
- 前記遮光剤が、カーボンブラック又はチタン酸化物である請求項24に記載の半導体記憶装置。
- 前記電荷保持膜上に、2つ以上の前記上側遮光体を備え、前記2つ以上の上側遮光体が、それぞれ異なる成分から構成されている請求項1〜25のいずれか1つに記載の半導体記憶装置。
- 前記不揮発性メモリ素子が、前記上側遮光体の下又は下側遮光体の上に複数位置する請求項1〜26のいずれか1つに記載の半導体記憶装置。
- 前記電荷保持膜が、シリコン窒化膜を含む請求項1〜27のいずれか1つに記載の半導体記憶装置。
- 前記電荷保持膜が、上下のシリコン酸化膜にシリコン窒化膜が挟持された構造である請求項1〜28のいずれか1つに記載の半導体記憶装置。
- 前記上下のシリコン酸化膜が1〜20nmの厚さ、前記シリコン窒化膜が1〜50nmの厚さを有する請求項29に記載の半導体記憶装置。
- 電界効果型トランジスタを備える表示装置であって、前記電界効果型トランジスタが、同一絶縁基板上に形成された、電荷保持膜を備えるトランジスタと備えないトランジスタとからなり、前記電荷保持膜を備えるトランジスタが、請求項1〜30記載の半導体記憶装置であることを特徴とする表示装置。
- 携帯電話、携帯情報端末、液晶TV、有機ELディスプレイTVから選択される表示装置付き機器であって、前記表示装置が請求項31に記載された表示装置であること特徴とする機器。
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