JPH03159177A - 不揮発性メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、浮遊ゲート電極を有する不揮発性メモリに関
する。

（ロ）従来の技術 紫外線の照射に依り記憶情報を消去できる読出し専用メ
モリ（ＥＰＲＯＭ）に於いては、各セルを構成するメモ
リトランジスタが、絶縁膜で囲まれた浮遊ゲート電極及
びこの浮遊ゲート電極を覆う制御ゲート電極からなる２
重ゲート構造を有しており、制御ゲート電極に所定の電
位を与えることで情報の書込み或いは読出しが行われる
。一般にメモリトランジスタへの情報の書込みは、Ｐチ
ャンネル型ではなだれ降伏、Ｎチャンネル型ではホット
エレクトロンをドレイン近傍で発生跡せて電子を加速す
ることに依り浮遊ゲート電極中に電子を注入して行われ
る。

第４図は、従来の不揮発性メモリのセルを示す平面図で
、第５図はそのＸ−Ｙ断面図であり、夫々Ｎチャンネル
型を示している。

Ｐ型の不純物を含むＳｉからなる基板（１）の−面には
、厚いＳｉカ膜（ＬＯＧＯ８）に依る島状の分離領域（
２）が一定の間隔をおいて行列配置され、各セルを区画
している。また分離領域（２）の間は、薄い酸化膜から
なるゲート絶縁膜（３）が形成され、このゲート絶縁膜
（３）上にＰｏ１ｙ−５ｉからなる浮遊ゲート電極（４
）が隣接する分離領域（２）間に跨がって形成される。

この浮遊ゲート電極（４）は、Ｓｉ力からなる層間絶縁
膜（５）に覆われて他の導体領域から完全に絶縁され、
浮遊状態となっている。この浮遊ゲート電極（４）上に
は、浮遊ゲート電極（４）に沿って制御ゲート電極（６
）が設けられる。この制御ゲート電極（６）は、行列配
置される浮遊ゲート電極（４）の各行に対応して複数の
浮遊ゲート電極（４）上に共通に設けられ、ワード線を
構成する。

分離領域（２）と浮遊ゲート電極（４）とに囲まれた領
域及び浮遊ゲート電極（４）で挾まれた領域にはＮ型の
不純物が拡散され、夫々ドレイン領域（７）及びソース
領域（８）を構成している。従って、浮遊ゲート電極（
４）とドレイン領域（７）、ソース領域（８）とでメモ
リトランジスタが構成される。尚、行方向に配列される
メモリトランジスタのソース領域（８）は、共通となっ
ている。そして、制御ゲート電極（６）上に絶縁膜（９
）を介して制御ゲート電極（６）に直交するＡ１からな
る配線（１０）が形成され、各ドレイン領域（７）にコ
ンタクトホール（１１）を通して接続される。この配線
は列方向に配置されるメモリトランジスタのドレイン領
域（７）に共通に接続され、ビット線を構成する。

従って、制御ゲート電極（６）及び配線（１０）のひと
つを夫々指定することで、特定のメモリトランジスタが
指定されることになる０例えば読出動作の際には、特定
のメモリトランジスタを指定したときに、そのメモリト
ランジスタのゲートがオンするか否かで情報が判定され
るように構成され、メモリトランジスタがオンしたとき
にドレイン領域（７）からソース領域（８）に流れる電
流に依るビット線の電位変動からオン、オフが判定され
る。

（ハ）発明が解決しようとする課題 しかしながら、上述の如き不揮発性メモリに於いては、
各ソース領域（８）が拡散領域でつなげられて基準電位
、例えば接地電位が与えられるため、ソース領域（８）
の抵抗が高くなり、アクセスタイムが長くなるといった
問題が生じる。

また、浮遊ゲート電極（４）上にｉ等の配線（１０）が
形成されるために、配線（ｌＯ）が遮光膜となって浮遊
ゲート電極（４）に当たる光がさえぎられ、情報の消去
時に浮遊ゲート電極（４）に紫外線が十分に当たらず消
去に長時間を要することになる。

さらに、各メモリトランジスタはゲート電極を中心にド
レイン側とソース側とが非対称で、各メモリトランジス
タの配列が行毎に反転しているために、マスクずれ等で
浮遊ゲート電極（４）と分離領域（２）との相対的な位
置が変動すると、各メモリトランジスタの閾値電圧にば
らつきが生じる。

例えば、浮遊ゲート電極（４）が分離領域（２）に対し
て第４図の上方向にずれると、コンタクトホール（１１
）ヲ挾む２つのメモリトランジスタの上側の閾値が低く
なり、下側の閾値が高くなる。従って、各メモリトラン
ジスタのオン、オフを判定する際の誤動作を防止するた
めに、その判定回路の動作を広い範囲に対応できるよう
にする必要があり、判定回路の回路規模の増大を招いた
。

そこで本発明は、高速動作が可能で、紫外線に依る情報
の消去時間が短く、且つ製造時のパターンずれに対して
特性変動の少ない不揮発性メモリの提供を目的とする。

（ニ）課題を解決するだめの手段 本発明は上述の課題を解決するためになされたもので、
偶数列と奇数列とが互いに配列ピッチの１７２ずれて半
導体基板上に行列配置された島状の分離領域、行方向に
隣接する上記分離領域の端部に夫々跨がり行列配置され
た浮遊ゲート電極、この浮遊ゲート電極に絶縁膜を介し
て重なると共に上記浮遊ゲート電極の各行に対応して互
いに平行に配列された制御ゲート電極、上記分離領域と
上記浮遊ゲート電極とで囲まれる上記半導体基板の領域
に設けられた拡散領域、上記分離領域の各行に対応して
互いに平行に配列されると共に上記分離領域の間隙で上
記拡散領域と接続された金属配線を備えたことを特徴と
している。

（本）作用 本発明に依れば、メモリトランジスタのドレイン領域及
びソース領域に夫々金属配線を接続すると共に、この金
属配線を分離領域に沿って設けたことで、ソース領域の
抵抗を低減してアクセスタイムを短くすると共に浮遊ゲ
ート電極への光の照射を十分にして情報の消去に要する
時間を短くする。

また、各メモリトランジスタをゲート電極の両側が対称
となるようにしたことで、ノ々ターンのずれが生じても
全てのメモリトランジスタの特性が同様に変動し、特性
のばらつきは生じない。

くべ）実施例 本発明の一実施例を図面に従って説明する。

第１図は本発明不揮発性メモリのセルを示す平面図で、
第２図はそのＸ−Ｙ断面図であり、第４図及び第５図と
同様にＮチャンネル型の場合を示している。

Ｐ型の不純物を含むＳｉを主成分とする基板（２０）の
−面には、厚い酸化膜（ＬＯＧＯ５）からなる島状の分
離領域（２１）が一定の間隔をおいて行列配置され、各
セルを区画している。この分離領域（２１）は、偶数列
と奇数列とが互いに１／２ピツチだけずれて互い違いに
配置されている。

分離領域（２１）間には薄い酸化膜をゲート絶縁膜（２
２）としてｐｏｌｙ−５ｉからなる浮遊ゲート電極（２
３）が隣接する分離領域（２１）の端部に跨がって形成
される。この浮遊ゲート電極（２３）は、行方向に隣接
する分離領域（２１）の端部間に夫々設けられ、分離領
域（２１）の配列に対応して行列配置される。また浮遊
ゲート電極（２３）は、層間絶縁膜（２４）に覆われて
他の導体領域から完全に絶縁され、電気的に浮遊状態と
なる。層間絶縁膜（２４）上には、浮遊ゲート電極（２
３）の各行に対応して制御ゲート電極（２５）が互いに
平行に配列される。この制御ゲート電極（２５）は、行
方向に配列される浮遊ゲート電極り２３）上に共通に設
けられ、ワード線を構成する。

浮遊ゲート電極（２３）と分離領域（２１）とで囲まれ
た領域には、Ｎ型の不純物が拡散されて拡散領域（２６
）が形成され、メモリトランジスタのドレイン或いはソ
ース領域を構成している。そして、制御ゲート電極（２
５）上には、絶縁膜（２７）を介して制御ゲート電極（
２５〉に直交する金属配線（２８ａ）（２８ｂ）が分離
領域（２１）に沿って形成される。この金属配線（２８
ａ　＞（２８ｂ　）は、浮遊ゲート電極（２３）を覆う
ことなく、浮遊ゲート電極（２３）の間隙、即ち分離領
域（２１）上に設けられ、各拡散領域（２６）にコンタ
クトホール（２９）を介して接続される。この金属配線
（２８ａ）（２８ｂ）は、夫々がドレイン或いはソース
領域の何れかに接続されるもので、例えば偶数列の金属
配線（２８ａ）がドレイン領域に接続され、奇数列の金
属配線（２８ｂ）がソース領域に接続される。換言すれ
ば、偶数列の金属配線（２８ａ）に接続された拡散領域
（２６）がドレイン領域となり、奇数列の金属配線（２
８ｂ）に接続された拡散領域（２６）がソース領域とな
る。従って、ドレイン領域からゲート領域を介してソー
ス領域にかけてクランク状のメモリトランジスタが形成
される。

このようなメモリトランジスタは、浮遊ゲート電極（２
３）を中心にドレイン領域とソース領域とが対称となる
ために、マスクずれ等に依って浮遊ゲート電極（２３）
と分離領域（２１）とが相対的にずれても、全てのメモ
リトランジスタが同一の形状となる。例えば、浮遊ゲー
ト電極（２３）が分離領域（２１）に対して第１図の上
方向にずれると、コンタクトホール（２９）を挾んだ上
側のメモリトランジスタの閾値電圧が低くなり、下側の
メモリトランジスタの閾値電圧も低くなる。これは、浮
遊ゲート電極（２３）の端部が分離領域（２１）上から
一部分外れることに依ってゲート領域の面積が増して容
量が増大することで、各メモリトランジスタの閾値電圧
が低くなる。即ち、上述の如きメモリトランジスタに於
いては、パターンずれに依って変化する各ゲート領域の
面積が等しいために、閾値電圧の変動が各メモリトラン
ジスタで等しくなる。従って、パターンずれが生じたと
しても、各メモリトランジスタの特性自体は変動するも
のの、ばらつきが生じることは少ない。

次に動作について説明する。

第３図は、第１図の回路図であり、４行４列構成を示し
ている。

各メモリトランジスタ（３０）の制御ゲート電極（２５
）に接続されるワード線（３１）には、アドレスデータ
に従って行を指定するＸデコーダ（３２）が接続され、
各メモリトランジスタ（３０）のドレイン及びソースに
夫々接続される偶数列及び奇数列の金属配線（２８ａ）
（２８ｂ）は、アドレスデータに従って列を指定するＴ
ｏデコーダ（３３）、Ｙｓデコーダ（３４）に夫々接続
される。ＹＤデコーダ（３３）では、偶数列の金属配ｆ
ｉ（２８ａ）のひとつが指定されるが、ひとつの金属配
！（２８ａ）に対応するメモリトランジスタ（３０）は
、その金属配線（２８）の両側の列に存在する。そこで
％　Ｙ％デコーダ（３４）で両側の列の一方を指定する
ことで１つの列が指定される。即ち、Ｘデコーダ（３２
）でメモリトランジスタ（３０）の行を指定し、続いて
Ｙｏデコーダ（３３）でメモリトランジスタ（３０）の
２列を指定すると共にＹ、デコーダ（３４）で２列のう
ち一方を指定する。このＹｏデコーダ（３３）とＹ、デ
コーダ（３４）との指定動作は、同時に行うために、ア
クセスタイムの増大はない。

実際の動作では、例えばＹ、デコーダ（３３）で偶数列
の金属配線（２８ａ）のひとつを指定して特定の２列の
メモリトランジスタ（３０）のドレインに所定の電圧を
印加し、この２列のメモリトランジスタ（３０）の一方
のソースをＹ、デコーダ（３４）で指定して接地電位と
する。そして、Ｘデコーダ（３２）で行を指定して特定
の行のメモリトランジスタ（３０）の制御ゲートに電圧
を与えてメモリトランジスタ（３０）のひとつを指定す
る。ここで、そのメモリトランジスタ（３０）がオンす
るか否かで情報の判定が成される。

（ト）発明の効果 本発明に依れば、メモリトランジスタのソース領域、ド
レイン領域共に金属配線で接続が成されるために抵抗が
減少し、動作速度の向上が図れると共に、浮遊ゲート電
極上に遮光物がなくなるために浮遊ゲート電極への紫外
線の照射が効率良く行われ、情報を消去するのに要する
時間を短縮できる。

また、パターンずれに依る各メモリトランジスタの特性
の変動が各トランジスタで均一に発生するために、各メ
モリトランジスタの特性にばらつきが発生することがな
くなり、読出し時の情報の判定回路の動作マーリンを最
小限にすることができ、回路規模の増大を防止できる。

【図面の簡単な説明】

第１図は本発明ネ揮発性メモリの要部平面図、第２図は
第１図のＸ−Ｙ断面図、第３図は第１図の回路図、第４
図は従来の不揮発性メモリの要部平面図、第５図は第４
図のＸ−Ｙ断面図である。 （１）（２０）・・・基板、　（２）（２１）・・・分
離領域、　（３）〈２２）・・・ゲート絶縁膜、　（４
）（２３）・・・浮遊ゲート電極、　（６）（２５）・
・・制御ゲート電極、　（１Ｇ）（２８ａ）（２８ｂ）
・・・金属配線、　（３０）・・・メモリトランジスタ
、（３２）−Ｘデコーダ、　（３３）−Ｙ、デコーダ、
　　（３４）・・・Ｙ、デコーダ。

Claims (4)

【特許請求の範囲】
1. （１）偶数列と奇数列とが互いに配列ピッチの１／２ず
   れて半導体基板上に行列配置された島状の分離領域、 行方向に隣接する上記分離領域の端部に夫々跨がり行列
   配置された浮遊ゲート電極、 この浮遊ゲート電極に絶縁膜を介して重なると共に上記
   浮遊ゲート電極の各行に対応して互いに平行に配列され
   た制御ゲート電極、 上記分離領域と上記浮遊ゲート電極とで囲まれる上記半
   導体基板の領域に設けられた拡散領域、上記分離領域の
   各列に対応して互いに平行に配列されると共に上記分離
   領域の間隙で上記拡散領域と接続された金属配線、 を備えたことを特徴とする不揮発性メモリ。
2. （２）複数の上記制御ゲート電極からひとつを指定する
   第１の選択手段と、 複数の上記金属配線の偶数列或いは奇数列からひとつを
   指定する第２の選択手段と、 この第２の選択手段で指定された金属配線の両側の金属
   配線の何れか一方を指定する第３の選択手段と、 を備えたことを特徴とする請求項第１項記載の不揮発性
   メモリ。
3. （３）上記金属配線が上記浮遊ゲート電極の間隙に沿っ
   て配列されることを特徴とする請求項第１項記載の不揮
   発性メモリ。
4. （４）上記浮遊ゲート電極とこの浮遊ゲートの両側の拡
   散領域とでメモリトランジスタが構成され、 各メモリトランジスタの２つの拡散領域に夫々金属配線
   が接続されることを特徴とする請求項第１項記載の不揮
   発性メモリ。