JPS6366071B2 - - Google Patents

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JPS6366071B2
JPS6366071B2 JP60282739A JP28273985A JPS6366071B2 JP S6366071 B2 JPS6366071 B2 JP S6366071B2 JP 60282739 A JP60282739 A JP 60282739A JP 28273985 A JP28273985 A JP 28273985A JP S6366071 B2 JPS6366071 B2 JP S6366071B2
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transistor
rom
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Masanobu Yoshida
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Fujitsu Ltd
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Publication of JPS6366071B2 publication Critical patent/JPS6366071B2/ja
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
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    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
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Description

【発明の詳細な説明】 〔概要〕 半導体記憶装置において、同一導電型のソース
領域およびドレイン領域、フローテイングゲート
ならびにコントロールゲートからなるセルトラン
ジスタをそなえるとともに、該ドレイン領域と同
一導電型のウエル内に、該ソース領域と逆導電型
の領域および該ドレイン領域と同一導電型のドレ
イン端子接続用領域をそなえており、更に該セル
トランジスタが該逆導電型の領域と接触するシー
ルド用被膜により被覆されているトランジスタ素
子を、冗長用不良アドレス記憶等の固定情報記憶
用のROMのセルトランジスタとして具備してお
り、これにより例えばEPROM本体のデータを消
去しようとして紫外線を照射した場合にも該冗長
用ROMのセルトランジスタに設定された不良ア
ドレスデータが消えないように、小型のシールド
構成であるにも拘らず、確実にシールドすること
ができる。
〔産業上の利用分野〕
本発明はEPROMなどの半導体記憶装置に関
し、特に該半導体記憶装置に設けられた固定情報
記憶用ROMのセルトランジスタの光シールド構
造の改良に関する。
〔従来の技術〕
第８図はこの種の半導体記憶装置の全体構成の
１例を概略的に示すもので、１１は所定数のセル
トランジスタTc00，Tc01，……；Tc10，Tc11…
…；Tco0，Tco1，……などからなるメモリセルア
レイであつて、Tco0，Tco1，……は冗長回路を構
成するセルトランジスタである。１２はロウアド
レスバツフアであつて該ロウアドレスバツフア１
２に入力されたロウアドレス信号A0乃至Anを波
形整形して内部ロウアドレス信号A0，0（A0の
反転信号）乃至An，を出力する。１３はロウ
デコーダであつて該内部ロウアドレス信号それぞ
れの出力状態に応じて特定のワード線例えば
WL0を選択し、該選択されたワード線の電位を
例えばハイレベルにするとともに他の非選択ワー
ド線の電位を例えばローレベルとする。なおワー
ド線WLnは一致検出回路１９の出力側に接続さ
れる。そしてデータ書込時には書込用直流電源
Vppによつて該選択されたワード線の電位を例え
ば12.5Vとし、一方データ読出時には読出用直流
電源Vccによつて該選択されたワード線の電位を
例えば5Vとする。そして該ワード線WL0には上
記セルトランジスタTc00，Tc01，……のコントロ
ールゲートが接続され、また該ワード線WL1に
は上記セルトランジスタTc10，Tc11，……のコン
トロールゲートが接続され、以下順次同様に接続
される。
一方、１２′はコラムアドレスバツフアであつ
て該コラムアドレスバツフア１２′に入力された
コラムアドレス信号A′0乃至A′nを波形整形して
内部コラムアドレス信号A′0，′0乃至A′n，′
を出力する１３′はコラムデコーダであつて該内
部コラムアドレス信号それぞれの出力状態に応じ
て特定のビツト線、例えばBL0を選択し、該選択
されたビツト線に接続されたトランスフアゲート
トランジスタ、例えばTsoのゲートに例えばハイ
レベルの選択信号を供給するとともに他の非選択
ビツト線に接続されたトランスフアゲートトラン
ジスタ例えばTs1のゲート電位を例えばローレベ
ルとする。
メモリセルアレイ１１内において各メモリセル
を構成するセルトランジスタTc00，Tc01，……；
Tc10，Tc11……；Tco0，Tco1，……には各ワード
線に接続されるコントロールゲートのほかにフロ
ーテイングゲート（点線で示す）が設けられる。
いま所定のセルトランジスタ例えばTc00にデー
タ「０」を書込むにあたつては、コラムデコーダ
１３′を介してビツト線BL0を選択するとともに
ロウデコーダ１３を介してワード線WL0を選択
し該セルトランジスタTc00のコントロールゲート
に所定の高電圧（例えば12.5V）を印加する。一
方書込回路１５にはデータ書込時、データ入力バ
ツフア１４を介して書込データ「０」が入力さ
れ、これによつて該書込回路１５の出力側の電位
をハイレベル（例えば7.5V）にして該セルトラ
ンジスタTc00を通電させ、その際に生ずるアバラ
ンシエブレークダウン現象によつて発生する高エ
ネルギーの電子が該セルトランジスタTc00のフロ
ーテイングゲートに蓄積される。その結果、デー
タ「０」が書込まれたセルトランジスタは、デー
タ読出時においてワード線を介しそのコントロー
ルゲートに所定の読出し電圧（例えば5V）を印
加しても導通せず、このようにして該セルトラン
ジスタの不導通状態を検出することによつてその
データが「０」であることがセンスアンプ１６お
よびデータ出力バツフア１７を通じて読み出され
る。
一方、所定のセルトランジスタにデータ「１」
が書込まれる場合には、該書込回路１５の出力側
がフローテイングとなり、これによつてデータ書
込時、該セルトランジスタTc00は通電せず、その
フローテイングゲートに電子が蓄積されることは
ない。したがつてデータ「１」が書込まれたセル
トランジスタは、データ読出し時においてワード
線を介してそのコントロールゲートに上記所定の
読出し電圧を印加することによつて導通し、この
ようにして該セルトランジスタの導通状態を検出
することによつてそのデータが「１」であること
が読出される。
また１８は冗長用ROMであつて、該メモリセ
ルアレイ１１内における不良アドレス（この場合
は不良メモリセルを含むロウアドレス）に対応す
るアドレス信号を記憶して出力するように構成さ
れており、したがつてロウアドレスバツフア１２
から該不良アドレスに対応するロウアドレス信号
が出力された場合には一致検出回路１９において
両者の一致を検出し、その出力側すなわちワード
線WLnの電位がハイレベルになつて、該ワード
線WLnに接続された冗長回路が選択されるとと
もに該一致検出回路１９から出力される信号によ
つて該不良アドレスに対応するワード線が非選択
とされる。
第９図は該冗長用ROM１８の内部構成を例示
する回路図であつて、第９図Ａはポリシリコンの
ヒユーズ１８１を利用した所謂ヒユーズROMで
あつて、トランジスタ１８２のゲートには通常ロ
ーレベルの信号が供給されていて該トランジスタ
１８２が不導通となつており、その出力側の信号
（ROMの信号）はハイレベル（すなわち「１」）
となつているが、該トランジスタ１８２のゲート
にハイレベルの切断信号が供給され該トランジス
タ１８２が導通することによつて該ヒユーズ１８
１が溶断され、更にプルダウン抵抗１８３が設け
られることにより、該出力側の信号はローレベル
（すなわち「０」となる。そしてこのような回路
をロウアドレスのビツト数分だけ設けることによ
つて該ロウアドレスを構成する各ビツトがそれぞ
れ「１」か「０」かに固定される。しかしながら
このようなヒユーズの溶断を利用する所謂破壊的
な記憶素子では、ヒユーズ自体の信頼性が低い
（例えば一度溶断したものが再びつながつたりす
る。）欠点がある。
そこで最近では第９図Ｂに示されるように、
EPROMのメモリセルとして利用されるフローテ
イングゲートをそなえるトランジスタ１８５を冗
長用ROMとして用いることが考えられており、
この場合該トランジスタ１８５のゲートには通常
Vcc（例えば5V）の電位が印加されて該トランジ
スタ１８５が導通しその出力側の信号はローレベ
ル（すなわち「０」）となつているが、該トラン
ジスタ１８５に一旦高電圧（例えば12.5V）を印
加すれば、該トランジスタ１８５のフローテイン
グゲートには電子が蓄積されて該トランジスタ１
８５が不導通となり、更にプルアツプ抵抗１８４
が設けられることにより該出力側の信号はハイレ
ベル（すなわち「１」）とされる。すなわち上記
第９図Ｂに示されるような非破壊的な記憶素子を
用いることによつて信頼性の高い冗長用ROMを
構成することができる。
ところで一般にEPROMなどの半導体記憶装置
においては該EPROM本体を構成するメモリセル
アレイに書込まれたデータ（すなわちセルトラン
ジスタのフローテイングゲートに蓄積された電
荷）を除去する場合、該電荷の除去はシリコン酸
化絶縁膜の上面からチツプ全体に強い紫外線を照
射することによつて行われる。しかしながらかか
る書込データの消去にあたつて紫外線を照射した
際に、該紫外線によつて冗長用ROMを構成する
セルトランジスタ（上記１８５に対応する）に書
込まれているデータ（すなわち不良アドレスを示
すデータ）まで消さないようにする必要があり、
このため従来より、例えば第５図に示すように、
該冗長用ROMを構成するセルトランジスタの表
面（シリコン酸化膜５の表面）を例えばアルミニ
ウムからなるシールド用被膜７２で被覆して該紫
外線に対して該冗長用ROMのセルトランジスタ
をシールドすることが考えられている。
なお、第５図において、１はＰ型基板、２１，
２２，２３および２４はそれぞれ冗長用ROMを
構成するEPROMトランジスタのドレイン拡散領
域領域ソース拡散領域フローテイングゲート、お
よびコントロールゲートである。また４はフイー
ルド絶縁膜、５はシリコン基板表面のPSG膜で
あつて７１がドレイン端子、更に７２がPSG膜
５の表面に設けられてシールド用被膜であつて、
コンタクト部分７２１においてソース拡散領域２
２と接触し、ソース端子を兼ねるようにされてい
る。この場合第５図に示される従来例において
は、該シールド用被膜７２は該ソース端子部分７
２１の右方においては更にコンタクト部分７２２
においてコンタクト用のN+型拡散領域３５と接
触していてシリコン基板表面と該シールド用被膜
７２との間が完全に塞がつていて紫外線の侵入す
る余地はないが、該ソース端子部分７２１の左方
（すなわちドレイン拡散領域上面）においては該
ドレイン拡散領域とコンタクトをとることができ
ず、その左方端部とシリコン基板表面との間は該
PSG膜を介在させた状態で開放構造とされてい
る。
なお第６図は第５図に示されるセルトランジス
タの平面図であり、また第７図は第６図のXX線
における断面図を示すもので、該図に示されるよ
うにその左右方向においてはコントロールゲート
２４の導出部を除き、該シールド用被膜７２はコ
ンタクト部分７２２によつてシリコン基板１との
間が塞がれている。
〔発明が解決しようとする問題点〕
しかしながら第５図に示すような従来形の構成
では、EPROM本体に照射された紫外線の１部
が、図中UVで示すように、ドレイン端子７１と
シールド用被膜７２（ソース端子）との間隙部か
らPSG膜５を通して冗長用ROMを構成する
EPROMトランジスタ部分に侵入するおそれが生
ずる。もつとも第５図に示すように該シールド用
被膜７２によつて被覆する距離（ソース拡散層２
２から左方に延びる距離）を十分にとれば該紫外
線UVが該セルトランジスタ部分に至る間におい
て各反射毎に徐々に減衰することになるが、その
ような減衰効果を十分に得るためには、上述した
被覆距離を例えば数百ミクロンといつた大きな値
とする必要があり（したがつてドレイン拡散領域
２１から導出されるドレイン端子７１は更にその
左方に設ける必要がある）、このような大面積の
シールド用被膜７２を必要とするため、該冗長用
ROMを構成するセルトランジスタがきわめて大
型になるという問題点を生ずる。
この問題は冗長用ROMに限らず、EPROM中
において固定情報記憶用のROMをEPROMセル
構造を利用して構成した場合に共通の問題であ
る。例えば、製造工程履歴やテストデータ或いは
デバイスの種類等を記憶するROMをEPROMに
付設する場合も、このROMをEPROMセルと同
等の２重ゲートトランジスタで構成したときは光
シールドが必要であり、上述の問題がある。
本発明はかかる問題点を解決するためになされ
たもので、冗長用等の固定情報記憶用のROMの
セルトランジスタを小型の構成のままとして、し
かも該紫外線の侵入によつて該ROMのセルトラ
ンジスタに設定された不良アドレスデータ等の固
定情報が消去されるのを確実に防止したものであ
る。
〔問題点を解決するための手段〕
かかる問題点を解決するために本発明によれ
ば、同一導電型のソース領域およびドレイン領
域、フローテイングゲートならびにコントロール
ゲートからなるセルトランジスタをそなえるとと
もに、該ドレイン領域と、同一導電型のウエル内
に、該ソース領域と逆導電型の領域および該ドレ
イン領域と同一導電型のドレイン端子接続用領域
をそなえており、更に該セルトランジスタが該逆
導電型の領域と接触するシールド用被膜により被
覆されているトランジスタ素子を、ROMのセル
トランジスタとして具備する半導体記憶装置が提
供される。
〔作用〕
上記構成によれば、該ソース領域および該ウエ
ル内に設けられた該逆導電型の領域とそれぞれ接
触するシールド用被膜により、該ROMのセルト
ランジスタ部分が外部から完全に閉塞され、した
がつてソース領域から該逆導電型の領域、更には
該ドレイン端子部分に至る距離を増大することな
しに、該紫外線の侵入を完全に防止することがで
きる。しかも該ウエル内においてドレイン端子６
１が接続される（高圧側の）領域３２は、ドレイ
ン領域２１と同一導電型（N+形）に、一方、該
ウエル内においてシールド用被膜６２（ソース端
子を兼用する）が接続される（アース側の）領域
３３はソース領域２２と逆導電型（P+形）に形
成されているため、該ウエル内３１に形成された
該２つの領域３２および３３には逆バイアス電圧
が印加されることになり、該ウエル３１を通して
該２つの領域３２および３３の間が短絡すること
を防止できる。
〔実施例〕
第１図は本発明の１実施例としての冗長用
ROMのセルトランジスタの構成を示す断面図で
あつて１はＰ形基板、２１，２２，２３および２
４はそれぞれ冗長用ROMを構成するEPROMト
ランジスタのN+型ドレイン拡散領域、N+型ソー
ス拡散領域、フローテイングゲート、およびコン
トロールゲートである。３１はCMOS型の集積
回路において通常形成されるウエル（この場合
N-型）であつて該ウエル３１を利用して上記N+
型のドレイン拡散領域２１とドレイン端子接続用
のN+型拡散領域３２とを電気的に接続させる。
６１はアルミニウムで形成されたドレイン端子で
ある。３３は該N-型のウエル３１内において該
ドレイン拡散領域２１とドレイン端子接続用の拡
散領域３２との中間に設けられたP+型の拡散領
域であつて、後述するシールド用被膜６２の一端
のコンタクト部分を形成する。４はフイールド絶
縁膜、５はPSG膜である。
６２はアルミニウムで形成されたシールド用被
膜であつて、そのコンタクト部６２１においてソ
ース拡散領域２２と接触させてソース端子として
機能させるとともに、その左方側は該ウエル３１
内に設けられた該P+型の拡散領域３３とコンタ
クト部６２２において接触させ、これによつて該
冗長用ROMを構成するセルトランジスタ部分を
完全に密封し、第１図にUVとして示すように、
EPROM本体を照射する紫外線が該セルトランジ
スタ内に侵入するのを該コンタクト部分６２２で
防止する。この場合、該シールド用被膜６２によ
つて被覆される領域をそれ程大きくとる必要がな
く例えばソース拡散領域か左方に延びる距離を数
十ミクロン程度とすることができる。一方ドレイ
ン拡散領域２１とドレイン端子接続用拡散領域３
２とはこれらと同一導電型のウエル３１で接続さ
れており、これによつてドレイン端子６１からド
レイン拡散領域２１に至る電気回路が形成され
る。
この場合、該ウエル３１は、CMOS型の
EPROMの形成プロセスにおいて特に追加工程な
しで形成されるものであり、また該ウエル３１内
においてドレイン端子６１が接続される高圧側の
拡散領域３２はドレイン拡散領域２１と同一導電
型（N+型）に、一方、該ウエル内３１において
シールド用被膜６２（ソース端子を兼用する）が
接続される（アース側の）拡散領域３３は、ソー
ス拡散領域２２と逆導電型（P+型）に形成され
ているため、該ウエル３１内に形成された該２つ
の拡散領域３２および３３には逆バイアス電圧が
印加されることになり、該ウエル３１を通して該
２つの拡散領域３２および３３の間が短絡するの
を防止することができる。なお第１図に示される
ものにおいては、該シールド用被膜６２は、該ソ
ース端子部分６２１の右方においても更にコンタ
クト部分６２２においてコンタクト用のP+型拡
散領域３４と接触していてシリコン基板表面と該
シールド用被膜６２との間を塞いでいる。
第２図は、第１図に示されるセルトランジスタ
部分の平面図を示すもので、上述したように該セ
ルトランジスタの基板は、ウエル領域３１の表面
上においても該逆導電型の領域３３において該シ
ールド用被膜６２とコンタクト部分６２２を形成
しており、またその左右の側においてもコントロ
ールゲート２４の導出部（符号Ａで示す領域）を
徐き、上記領域３４において該シールド用被膜６
２とコンタクトをとられていて紫外線の侵入を防
止している。なお該コントロールゲート２４の導
出部までを完全に密閉することはできないが、一
般に該シールド用被膜６２と基板表面との間隙は
2μ程度存在するのに対し、該コントロールゲー
ト２４と基板表面との間隙は例えば数百オングス
トローム程度の極めて微小な間隙であり、該微小
間隙を通しての紫外線の侵入は殆んど無視するこ
とができる。なお必要があれば例えば第４図に示
すような形状に上記Ａ部分におけるコンタクト部
分６２２を形成し、その間において該コントロー
ルゲート２４を屈曲状態に形成することにより該
Ａ部分を通しての紫外線の照射を一層阻止するこ
とができる。
第３図は、第１図に示される冗長用ROMのセ
ルトランジスタの等価回路であつてドレイン端子
６１側に所定の電圧が印加され、ソース端子６２
がグランド端子とされ、ウエル３１が該ドレイン
端子６１とドレイン領域２１とを接続する抵抗と
して機能する。
〔発明の効果〕
本発明によれば、ROMのセルトランジスタに
小型のシールド構造を施すのみで、EPROM本体
のデータ消去の際に照射される紫外線の侵入を確
実に阻止し、該ROMのセルトランジスタに設定
された不良アドレスデータ等の固定情報が消去さ
れるのを確実に防止することができる。しかも本
発明においては、CMOS EPROMプロセスにお
いて形成されるウエル構造を利用しているため特
に追加工程を加える必要もなく、所期のシールド
効果を確実に実現することができる。
【図面の簡単な説明】
第１図は、本発明の１実施例としての半導体記
憶装置に用いられる冗長用ROMのセルトランジ
スタの縦断面図、第２図は、第１図に示されるセ
ルトランジスタの平面図、第３図は、第１図に示
されるセルトランジスタの等価回路図、第４図
は、第１図に示されるセルトランジスタのＡ部分
の変形例を示す図、第５図は、従来技術における
半導体記憶装置に用いられる冗長用ROMのセル
トランジスタの縦断面図、第６図は、第５図に示
されるセルトランジスタの平面図、第７図は、第
６図に示されるセルトランジスタのXX線に沿う
断面図、第８図は、冗長用ROMをそなえた半導
体記憶装置の全体構成を例示するブロツク図、第
９図Ａ，Ｂは、第８図に示される冗長用ROMの
内部構成を例示する図である。 符号の説明、１…半導体基板、２１…ドレイン
拡散領域、２２…ソース拡散領域、２３…フロー
テイングゲート、２４…コントロールゲート、３
１…ウエル、３２…ドレイン端子接続用拡散領
域、３３…P+型拡散領域、６１，７１…ドレイ
ン端子、６２，７２…ソース端子（シールド用被
膜）。

Claims (1)

    【特許請求の範囲】
  1. １ 同一導電型のソース領域およびドレイン領
    域、フローテイングゲートならびにコントロール
    ゲートからなるセルトランジスタをそなえるとと
    もに、該ドレイン領域と同一導電型のウエル内
    に、該ソース領域と逆導電型の領域および該ドレ
    イン領域と同一導電型のドレイン端子接続用領域
    をそなえており、更に該セルトランジスタが該逆
    導電型の領域と接触するシールド用被膜により被
    覆されているトランジスタ素子を、ROMのセル
    トランジスタとして具備することを特徴とする半
    導体記憶装置。
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