JPH0222475B2 - - Google Patents

Info

Publication number
JPH0222475B2
JPH0222475B2 JP20180482A JP20180482A JPH0222475B2 JP H0222475 B2 JPH0222475 B2 JP H0222475B2 JP 20180482 A JP20180482 A JP 20180482A JP 20180482 A JP20180482 A JP 20180482A JP H0222475 B2 JPH0222475 B2 JP H0222475B2
Authority
JP
Japan
Prior art keywords
lines
array
line
fet
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP20180482A
Other languages
English (en)
Other versions
JPS58111192A (ja
Inventor
Ei Ban Basukaaku Maikuru
Ei Horaa Maaku
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JPS58111192A publication Critical patent/JPS58111192A/ja
Publication of JPH0222475B2 publication Critical patent/JPH0222475B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】 本発明は半導体メモリの分野に関するものであ
り、とくに、仮想接地を用いる半導体メモリに関
するものである。
半導体メモリアレイにおいては、各メモリセル
の一方の端子を接地するのが普通である。他方の
端子はピツト線へ選択的に結合される。セルの状
態を検出するために、ビツト線とアースの間に
（メモリセルを介して）電流が流れているか否か
が検出される。このメモリアレイのアーキテクチ
ヤではアレイ全体にわたつて接地線を配置するこ
とが必要である。
ある種のメモリでは、メモリセルのいずれの端
子も永久的には接地されず、あるセルが選択され
ると、そのセルの端子の一方が接地され、他方の
端子がビツト線へ結合される。この構成では、ア
レイ中の線がセルを接地するために用いられると
ともに、他のセルのためのビツト線としても用い
られる。この従来の「仮想」接地メモリについて
第１図を参照して詳しく説明する。
仮想接地メモリの大きな利点は一層高密度で製
作できることである。このことは、仮想接地のた
めのオーバヘツド回路があまり重要ではない大型
のアレイ（たとえば256W，IM等）の場合には本
当である。おそらく、それらのメモリの製作にお
ける大きな問題は固有の寄生経路が生ずることが
ある。それらの寄生経路については第１図を参照
して説明する。
寄生経路の問題は、電気的にプログラムできる
読出し専用メモリ（EPROM）のような、プログ
ラミングに比較的高い電位を必要とするメモリの
場合には一層悪化する。
従来の仮想接地メモリの一例については米国特
許第4267632号の第１１図を参照されたい。
本発明により、仮想接地を用いる改良したメモ
リアレイが得られる。このアレイは全体として平
行に離隔される複数のアレイ線と、それらのアレ
イ線の間に結合される複数のメモリ線とを含む。
各アレイ線の間を第１の向きに電流を選択的に流
すために第１のスイツチング要素が用いられる。
アレイ線の間を第１の向きとは逆の第２の向きに
電流を選択的に流すために第２のスイツチング要
素も用いられる。第１と第２のスイツチング要素
を制御するためにアドレス復号器が用いられる。
第１と第２のスイツチング要素は、とくに
EPROMのプログラミング中に寄生経路を阻止す
るダイオードとして機能する。
この明細書で説明する好適な実施例において
は、メモリアレイは金属―酸化物―半導体
（MOS）技術を用いて作られる。更に詳しくいえ
ば、ポリシリコン・ゲートを用いるｎチヤンネル
素子が採用される。このメモリアレイは電気的に
プログラム可能な複数のメモリセルを含む。アレ
イに紫外線その他の放射を照射することによつて
それらのメモリセルは消去される。それらのセル
をプログラミングするためには読出しに必要な電
位よりも高い電位を必要とする。ここで説明する
好適なメモリセルでは、読出しのためには約５ボ
ルトの電位が用いられ、プログラミングのために
は約12ボルトの電位を必要とする。本願出願人に
譲渡された1980年10月４日付の未決の米国特許出
願第196838号にその好適なセルが開示されてい
る。しかし、本発明は他のセルおよび他のメモリ
にも使用できる。
以下、図面を参照して本発明を詳細に説明す
る。
まず、従来の仮想接地メモリの一部が示されて
いる第１図を参照する。このメモリアレイは線１
１，１２のような平行に離隔された複数のビツト
線と、それらのビツト線に全体として垂直な複数
の語線とを含む。メモリセル１０のようなメモリ
セルはビツト線の間に配置され、語線に結合され
る。したがつて、たとえば語線１３が選択される
と、メモリセル１０，１６のような、この語線に
沿うメモリセルが選択される。
語線１３が選択され、この語線１３に沿うセル
１０を読出すものと仮定する。それから、たとえ
ば、線１２が接地され、線１１がセンス増幅器へ
結合される。セル１０の状態を決定するためにセ
ル１０を流れる電流が検出される。セル１６を通
る寄生経路がセル１０の状態を検出する際に問題
が生ずることがある。線１４がアース電位に保た
れ、セル１６が導通状態にあるものとすると、経
路１５により示されている寄生経路が、線１１に
接続されているセル１０を流れる電流の検出を阻
止することになることは明らかである。経路１５
を通る寄生導通を阻止するために、線１４の電位
を線１１の電位より十分に高くするように注意せ
ねばならない。線１４が浮動状態に放置されるも
のとすると、経路１５を通じて十分な電荷をこの
線に送つて誤つた読出しを行なわせることがある
ことに注意されたい。EPROMセルをプログラム
するために必要なより高い電位が用いられる場合
には寄生経路の問題は一層大きくなる。
次に、本発明のメモリアレイの一実施例の回路
図が示されている第３図を参照する。図示されて
いるアレイ部分は線２０，２１，２２，２３のよ
うな平行に離隔された複数のビツト線（図では垂
直線）を含む。それらの各線の間には２９，３
０，３１のような語線２５に結合されたメモリセ
ルの行が配置され、語線２６に沿つて配置された
たセル２８が配置される。図示を複雑にしないよ
うに第３図には少数のビツト線と語線およびセル
が示されている。
１本おきのビツト線が電界効果トランジスタを
介して線３２に結合される。たとえば、線２０，
２２がトランジスタ３６，３８をそれぞれ介して
線３２に結合される。残りの１本おきのビツト線
はトランジスタを介して接地される。たとえば、
線２１，２３がトランジスタ３７，３９をそれぞ
れ介して選択的に接地される。トランジスタ３
６，３７，３８，３９およびアレイ中の同様なト
ランジスタが復号されたアドレス信号Y1〜Y6を
受ける。アドレス信号をどのようにして復号する
かということについては第４図を参照して説明す
る。このようにして、アレイ中のビツト線は入
力／出力線３２またはアースに選択的に結合され
る。後で説明するように、線３２はデータ検出の
ためのセンス増幅器に結合される。この線３２は
プログラミング中はデータをアレイに結合する。
プログラミング中は、ある選択されたセルをプロ
グラムするものとすると、線３２はVpp（約10ボ
ルト）の電位にされる。
ビツト線２０，２１，２２，２３の他端はトラ
ンジスタを介してVcc電位（５ボルト）に結合さ
れる。たとえば、線２２はトランジスタ２３を介
してVccに結合される。読出し中は、トランジス
タ３３のゲート（線３４）と同様なゲートは基準
電位に結合される。そのために全てのビツト線は
Vrefへ向つて引き下げられる。
第２図にダイオード５１，５３として示されて
いるようなダイオード状の動作を行なわせるため
に、各ビツト線の間に４個のトランジスタが配置
される。たとえば、第３図に示すように、トラン
ジスタ４２が線２０と２１の間に結合される。こ
のトランジスタのゲートはトランジスタ４５を介
して接地される。トランジスタ４５のゲートはト
ランジスタ４３を介して線２０に結合されるとと
もに、トランジスタ４４を介して線２１に結合さ
れる。トランジスタ４５と、それに類似のトラン
ジスタとのゲートは、プログラミング信号の補数
信号を受ける線である線４６に結合される。ト
ランジスタ４３と、それに類似のトランジスタと
のゲートは信号を受ける線４９に結合される。
同様に、トランジスタ４４と、それに類似のトラ
ンジスタとのゲートはＡ信号を受ける線４８に結
合される。線４８，４９にそれぞれ与えられる信
号Ａ，の発生については第５図を参照して説明
する。
トランジスタ４２，４３，４４，４５は通常は
電界効果トランジスタである。しかし、トランジ
スタ４２のチヤンネルが比較的短いことより良い
動作が行なわれる。たとえば、ソース・ドレイン
ゲートの長さが２ミクロンであると好適である。
そうすると、それらの領域からチヤンネルへの横
方向拡散を考慮に入れると、ソース・ドレイン間
の距離は約１ミクロンとなる。このようにチヤン
ネルの長さを短くするとダイオード状の動作を一
層効果的に行なえることになる。これについては
後で第２図を参照して詳しく説明する。
トランジスタ４２のチヤンネルが短い電界効果
トランジスタであるとすると、デブリーシヨン型
トランジスタ４７が１本おきのビツト線／データ
線の間に直列に接続される（第３図）。このため
にトランジスタ４２にかかる電圧が低くなり、ト
ランジスタ４２のダイオード状動作の降伏が阻止
される。実際には、プログラミング中はデブリー
シヨン型トランジスタ４７のしきい値電圧がトラ
ンジスタ４２の最低電圧降下に全体として等しく
なるように、トランジスタ４７のしきい値電圧が
選択される。トランジスタ４７はトランジスタ４
２と、Vpp電位を受ける線との間に置かれる。
第１に、読出し中は第３図のアレイを調べなけ
ればならない。セル３０をアクセスするものと仮
定する。この条件のために語線２５が高レベルに
される。また、線３４にVrefが存在し、これは
非プログラミングモードにあるから、線４６は高
レベルである。第５図の回路を調べると明らかで
あるように、読出し動作中は信号Ａ，は低レベ
ルである。線４６が高レベルであると、トランジ
スタ４５は導通状態となり、トランジスタ４２
と、それに類似のトランジスタは非導通状態にな
る。したがつて、全ての実用的な目的のために、
読出し動作中はトランジスタ４２，４３，４４，
４５およびそれらに類似のトランジスタは無視で
きる。
セル３０をアクセスするためのアドレス・デコ
ーダは線Y3，Y4に高レベル信号を与え、線Y1，
Y2，Y5，Y6のような残りの全てのＹ線に低レベ
ルの信号を与える。そのために線２１はトランジ
スタ３７を介してアース電位にされ（Vrefが線
３４に存在したとしても）、線２２は約Vrefにさ
れる。これによりセル３０を流れる電流の有無を
線３２上で検出できる。すなわち、セル３０が導
通状態にあると、トランジスタ３８と、線２２
と、セル３０と、線２１と、トランジスタ３７と
を通つて（アース）流れる電流を検出される。語
線２５が選択されるから、線２１と２２の間の他
のセルは導通状態になる。
セル２９が導通して寄生経路が生じ得るものと
仮定する。線２０はVrefになつているからセル
２９を電流が流れることができることに注意され
たい。しかし、線２１がアース電位にあるから、
セル２９を流れる電流は線３２における検出動作
を変更しない。セル３１が導通しているとする
と、線２２，２３が同じVref電位にあるから、
セル３１を通つて線２２と２３の間に電流は流れ
ない。したがつて、線３２における読出しに影響
を及ぼす寄生経路は存在しない。
同様に、読出しのためにセル３１が選択される
ものとすると、トランジスタ３８，３９が導通状
態となり、トランジスタ３６，３７などの同様な
トランジスタが非導通状態にされる。再び、生じ
得る寄生経路を調べると、いずれも存在しないこ
とがわかる。
１本おきのビツト線に選択的に接地すると、選
択されたセルを流れる電流の向きを考えると、１
本おきのビツト線の間のアレイ中に鏡像対称関係
が存在することに注意されたい。この対称性のた
めに、読出し中における寄生経路を解消すること
が助勢される。プログラミング中は、寄生経路を
なくすために、独特の復号器に関連してこの対称
性が用いられる。
次に、第３図のアレイの一部が示されている第
２図を参照する。このアレイ部分は入力／出力線
３２と、ビツト線２０，２１，２２，２３と、ト
ランジスタ３７，３８，３９と、セル３０，３１
とを含む。説明のために、トランジスタ４２，４
３，４４，４５と、同様なトランジスタの群とが
各ビツト線の間に配置された逆直列ダイオードと
して示されている。ダイオード５３，５４のよう
に電流を１つの向きに流すためのダイオードが信
号が高レベルの時に、ビツト線の間に接続され
る。同様に、ダイオード５１，５２と、それらに
類似のダイオードが、信号Ａが高レベルの時に、
ビツト線の間に接続される。
再び第３図を参照して、線４８上の信号Ａが高
レベルであるとすると、トランジスタ４４と、そ
れに類似のトランジスタが導通状態になる。その
ためにトランジスタ４２のゲートが線２１に接続
され、したがつて第２図にダイオード５１，５２
により示されているように、線２１と２２の間に
トランジスタ４２を通るダイオード状の経路が形
成される。これとは逆に、信号高レベルである
とすると、トランジスタ４３と、それに類似のト
ランジスタが導通状態になり、第２図のダイオー
ド５３，５４により示されるような経路が存在す
ることになる。プログラミング中は信号ｐは低レ
ベルであるからトランジスタ４５を、それに類似
するトランジスタは導通状態とならず。Vref信
号（線３４）はアース電位である。
第２図のセル３０をプログラミングするものと
仮定する。復号されたＹ信号がトランジスタ３
７，３８を導通状態にし、トランジスタ３９のよ
うな他のトランジスタは非導通状態にされる。こ
れは第２図に「ケース１」として示されている。
線２５が選択されているから、線３２に与えられ
た電位Vppがセル３０をプログラミングする。こ
のセルがプログラミングされないものとすると、
Vpp電位が線３２へ結合されないことは明らかで
ある。
セル３０をプログラミングするためには信号
を高レベルにし、、信号Ａを低レベルにする。第
２図のダイオード５３，５４により示されている
ダイオード状動作により、線２５に沿う他のセル
をプログラミングさせる寄生経路が生ずることが
阻止される。線２１はＡ電位になつているから、
線２１の左側にあるセルはプログラミングされな
い。すなわち、電位Vppはセル３０を通つた後で
も、線２１が接地されているために、アレイ中を
左へ伝わることはない。（これは第２図の上部の
ケース１で示されている。）線２２の右側では、
正電位がダイオード５４を通つて線２３へ送られ
るというようにアレイに沿つて送られる。ダイオ
ード５４により線２２と２３の間にダイオード状
の電圧降下があり、アレイ中の引き続く各線の間
に同様な電圧降下がある。これは、ケース１では
低下する電位Vppとして示されている。セル３１
のような任意のセルの間の最高電位はダイオード
１個の電圧降下分だけに等しい。この電位は任意
のセルに寄生プログラミングを行なわせるには十
分ではない。
セル３１をプログラミングするものとすれば、
トランジスタ３８と３９が導通状態にされ、トラ
ンジスタ３７のような他のトランジスタは非導通
状態にされる（これは第２図に「ケース２」とし
て示されている）。このような条件に対して電位
Vppをトランジスタ３８を介して与えることがで
きる。この時には電位は左から右の向きに与えら
れのに対して、セル３０のプログラミングのため
には電位は右から左の向きに与えられたことに注
意されたい。セル３１をプログラミングするため
には信号Ａを高レベルにし、信号を低レベルに
する。したがつて、ダイオード５１と５２はビツ
ト線に接続され、ダイオード５３と５４は回路か
ら切り離される。この場合のために、線２２の左
側では電位Vppは低下し、線２３が接地されてい
るから線２３の右側では阻止される。
第５図の回路により発生される信号Ａとは、
セルをプログラミングするために左から右および
右から左へのシヤントを行なつてセルを分離す
る。（本発明においてはダイオードによるシヤン
ト動作に似たシヤント動作はプログラミングのた
めにだけ用いられるが、ある種のメモリにおいて
はこのシヤント動作は読出し中に用いることがで
きる。） 次に第４図を参照する。この図には16ビツト線
すなわち16本の列線を有するメモリのための部分
アドレス復号器が示されている。（このメモリが、
たとえば、4K×８の容量を有する場合には、こ
のメモリは16本の列線より成る群をいくつか含む
ことができる。）この場合には、４列のアドレ
ス・ビツトA0〜A3が要求される。アドレス信号
A0，A1，A2と、それらのアドレス信号の補数信
号との各組合わせがノアゲート６３のようなノア
ゲートに結合される。ノアゲートの１つが図に詳
しく示されており、トランジスタ５８，５９，６
０を含む。それらのトランジスタはアドレス信号
A1，A1，A2を受けるために結合される。Y0線が
デブリーシヨン型トランジスタ５７を介してこの
ノアゲートのためのVccに結合される。したがつ
て、信号A0，A1，A2が全て低レベルであると線
Y0が高レベルとなる。
第２の復号レベルが信号A3から得られる。こ
の復号により復号器内の各ノアゲートが相互に結
合される。たとえば、線Y0が零しきい値電圧ト
ランジスタ６１，６２を介して線Y2へ結合され
る。それら２個のトランジスタの相互結合点に線
Y1が接続され、信号が与えられる。トランジス
タ６１のゲートには信号A3が与えられ、トラン
ジスタ６２のゲートには信号3が与えられる。
同様に、線Y2，Y4を結合され、信号Y3を与える
ためにトランジスタ６４と６５が用いられる。線
６７が別のノアゲートに結合され、復号器を完成
し、出力信号Y0〜Y16を得るために、信号A3によ
り制御される別のトランジスタを介して線６８が
延びる。アレイ中でビツト線を接地するそれらの
トランジスタを制御するために線Y1，Y3および
その他の奇数番号の線Ｙが用いれる。ビツト線と
入力／出力線３２を結合するトランジスタに偶数
番号の線Ｙが結合される。
第５図のシヤント・アドレス制御バツフア信号
A3，3から信号Ａ，を発生する。零しきい値
トランジスタ６８，６９と、エンハンス型トラン
ジスタ７０を備えるインバータ段がトランジスタ
６９，７０にそれぞれ存在する信号A3，3それ
ぞれ受ける。トランジスタ６８，７１は信号ｐを
受ける。この信号ｐはプログラミング中だけ高レ
ベルである。線７４，７５がトランジスタ８０，
８１をそれぞれ介して接地される。それらのトラ
ンジスタは信号を受ける。非プログラミングモ
ードでは、線７４，７５は接地され、線４８，４
９はアース電位に保たれる。プログラミングモー
ド中は、信号A3が高レベル、信号3が低レベル
であると、線７４がアース電位となり、線７５が
Vccにされる。このために線４８はデブリーシヨ
ン型トランジスタ７８を介してVppにされ、線４
９はアース電位に保たれる。これとは逆に、信号
A3が低レベルで、信号3が高レベルであると、
線４９がVppに保たれ、線４８はアース電位に保
たれる。デブリーシヨン型トランジスタ７６，７
７は電位Vppがインバータへ結合されることを阻
止する。したがつて、第４図に示す復号器により
信号が信号A3，3から容易に発生される。
以上、アレイ中のビツト線すなわち列線を１本
おきに接地し、寄生経路が生ずることを阻止する
ためにダイオード状シヤントを用いる仮想接地メ
モリアレイについて説明した。このアレイの構造
のためにアドレス信号の使用が容易になるから、
シヤント経路を制御するために要求される附加回
路は非常に僅かである。
【図面の簡単な説明】
第１図は従来の仮想接地メモリアレイの一部を
示す回路図、第２図はプログラミング中に寄生経
路が生ずることを阻止するために用いられるトラ
ンジスタのダイオード状動作を説明するために用
いられる、本発明のメモリアレイの近似的な等価
回路図、第３図は本発明の仮想接地メモリアレイ
の一部を示す回路図、第４図は本発明に関連して
用いられるアドレス復号器の回路図、第５図は本
発明に用いられるダイオード状シヤント動作を制
御するために用いられる復号器の回路図である。 ２０〜２６……ビツト線、２８，２９，３０，
３１……セル、３５〜３９，４２〜４５，５８〜
５９〜６２，６４，６５，６８，〜７３，７６〜
８１……電界効果トランジスタ、６３……ノアゲ
ート。

Claims (1)

  1. 【特許請求の範囲】 １ 全体として平行に離隔されている複数のアレ
    イ線と、それらのアレイ線の間に結合される複数
    のメモリセルと、前記各アレイ線の間を第１の向
    きに選択的に流すようにする第１のスイツチング
    要素と、前記アレイ線の間を前記第１の向きとは
    逆の第２の向きに選択的に流すようにする第２の
    スイツチング要素と、前記第１と第２のスイツチ
    ング要素を制御するためのアドレス信号を受ける
    ために結合される復号器と、を備え、それにより
    一層少い数の寄生経路によつて仮想接地を行なう
    ことができることを特徴とする仮想接地を用いる
    改良したメモリアレイ。 ２ 特許請求の範囲の第１項に記載のメモリアレ
    イであつて、１本おきの前記アレイ線が第３のス
    イツチング要素を介して選択的に接地されること
    を特徴とするメモリアレイ。 ３ 特許請求の範囲の第２項に記載のメモリアレ
    イであつて、他の前記アレイ線が第４のスイツチ
    ング線を介してデータ線に選択的に接続されるこ
    とを特徴とするメモリアレイ。 ４ 特許請求の範囲の第３項に記載のメモリアレ
    イであつて、前記メモリセルは電気的にプログラ
    ム可能なセルであり、前記第１と第２のスイツチ
    ング要素は前記セルのプログラミング中に作動さ
    せられるだけであることを特徴とするメモリアレ
    イ。 ５ 特許請求の範囲の第４項に記載のメモリアレ
    イであつて、前記セルの読出し中は前記アレイ線
    は基準電位に保たれることを特徴とするメモリア
    レイ。 ６ 特許請求の範囲の第１項に記載のメモリアレ
    イであつて、前記第１と第２のスイツチング要素
    は、前記線の間に結合される第１の電界効果トラ
    ンジスタ（FET）と、この第１のFETのゲート
    と前記線の一方との間に結合される第２のFET
    と、前記第１のFETのゲートと他方の前記線と
    の間に結合される第３のFETと、を各線の間に
    含むことを特徴とするメモリアレイ。 ７ 特許請求の範囲の第６項に記載のメモリアレ
    イであつて、前記第１のFETの前記ゲートを選
    択的に接地するための第４のFETを含むことを
    特徴とするメモリアレイ。 ８ 特許請求の範囲の第６項に記載のメモリアレ
    イであつて、前記第１のFETは比較的狭いチヤ
    ンネルを有することを特徴とするメモリアレイ。 ９ 特許請求の範囲の第８項に記載のメモリアレ
    イであつて、前記線の間で前記第１のFETに直
    列接続される少なくとも１個のデプリーシヨン型
    トランジスタを更に含むことを特徴とするメモリ
    アレイ。 １０ 全体として平行に離隔されている複数のア
    レイ線と、それらのアレイ線の間に結合される複
    数のメモリセルと、データ線と、１本おきの前記
    アレイ線を前記データ線へ選択的に結合するため
    の第１の複数の電界効果トランジスタ（FET）
    と、他方の前記アレイ線を選択的に接地するため
    の第２の複数のFETと、を備え、それにより一
    層少い数の寄生経路による仮想接地を用いるメモ
    リアレイが実現されることを特徴とする仮想接地
    を用いる改良したメモリアレイ。 １１ 特許請求の範囲の第１０項に記載のメモリ
    アレイであつて、前記各アレイ線の間を第１の向
    きに電流を選択的に流すようにする第１のスイツ
    チング要素と、前記アレイ線の間を前記第１の向
    きとは逆の第２の向きに電流を選択的に流すよう
    にする第２のスイツチング要素と、それらの第１
    と第２のスイツチング要素を制御するためにアド
    レス信号を受けるように結合される復号器と、を
    含むことを特徴とするメモリアレイ。 １２ 特許請求の範囲の第１０項に記載のメモリ
    アレイであつて、前記メモリセルは電気的にプロ
    グラム可能なセルであり、前記第１と第２のスイ
    ツチング要素は前記セルのプログラミング中に作
    動させられるだけであることを特徴とするメモリ
    アレイ。 １３ 特許請求の範囲の第１１項に記載のメモリ
    セルであつて、前記アレイ線は、前記セルの読出
    し中は、基準電位に保たれることを特徴とするメ
    モリアレイ。 １４ 特許請求の範囲の第１２項に記載のメモリ
    アレイであつて、前記第１と第２のスイツチング
    要素は、前記線の間に結合される第１の電界効果
    トランジスタ（FET）と、この第１のFETと一
    方の前記線の間に結合される第２のFETと、前
    記第１のFETのゲートと他方の前記線の間に結
    合される第３のFETと、を各線の間に含むこと
    を特徴とするメモリアレイ。 １５ 特許請求の範囲の第１３項に記載のメモリ
    アレイであつて、前記第１のFETの前記ゲート
    を選択的に接地するための第４のFETを含むこ
    とを特徴とするメモリアレイ。 １６ 特許請求の範囲の第１４項に記載のメモリ
    アレイであつて、前記メモリセルは電気的にプロ
    グラム可能なセルであり、前記第１と第２のスイ
    ツチング要素は前記セルのプログラミング中に作
    動させられるだけであることを特徴とするメモリ
    アレイ。
JP57201804A 1981-12-24 1982-11-17 仮想接地を用いるメモリアレイ Granted JPS58111192A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/334,304 US4460981A (en) 1981-12-24 1981-12-24 Virtual ground memory
US334304 1982-02-01

Publications (2)

Publication Number Publication Date
JPS58111192A JPS58111192A (ja) 1983-07-02
JPH0222475B2 true JPH0222475B2 (ja) 1990-05-18

Family

ID=23306598

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57201804A Granted JPS58111192A (ja) 1981-12-24 1982-11-17 仮想接地を用いるメモリアレイ

Country Status (2)

Country Link
US (1) US4460981A (ja)
JP (1) JPS58111192A (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4563753A (en) * 1984-09-04 1986-01-07 Motorola, Inc. Circuit for reducing degradation of voltage differential in a memory
US4594689A (en) * 1984-09-04 1986-06-10 Motorola, Inc. Circuit for equalizing bit lines in a ROM
US4722075A (en) * 1985-10-15 1988-01-26 Texas Instruments Incorporated Equalized biased array for PROMS and EPROMS
US4802121A (en) * 1986-06-02 1989-01-31 Texas Instruments Incorporated Memory array with partitioned bit lines
US4868790A (en) * 1988-04-28 1989-09-19 Texas Instruments Incorporated Reference circuit for integrated memory arrays having virtual ground connections
JPH023187A (ja) * 1988-06-09 1990-01-08 Toshiba Corp 不揮発性半導体メモリ
US4992980A (en) * 1989-08-07 1991-02-12 Intel Corporation Novel architecture for virtual ground high-density EPROMS
US5023837A (en) * 1989-09-05 1991-06-11 Texas Instruments Incorporated Bitline segmentation in logic arrays
US5027321A (en) * 1989-11-21 1991-06-25 Intel Corporation Apparatus and method for improved reading/programming of virtual ground EPROM arrays
US5020026A (en) * 1989-12-14 1991-05-28 Texas Instruments Incorporated Method and apparatus for reading and programming electrically programmable memory cells
EP0432481A3 (en) * 1989-12-14 1992-04-29 Texas Instruments Incorporated Methods and apparatus for verifying the state of a plurality of electrically programmable memory cells
US5111270A (en) * 1990-02-22 1992-05-05 Intel Corporation Three-dimensional contactless non-volatile memory cell
KR930000899B1 (ko) * 1990-02-24 1993-02-11 현대전자산업 주식회사 다이나믹 램(dram)의 비트선 센스 증폭기의 균형 실현장치
EP0461904A3 (en) * 1990-06-14 1992-09-09 Creative Integrated Systems, Inc. An improved semiconductor read-only vlsi memory
EP0509696A3 (en) * 1991-04-18 1993-02-03 National Semiconductor Corporation Contactless flash eprom cell using a standard row decoder
US5422842A (en) * 1993-07-08 1995-06-06 Sundisk Corporation Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells
US5959892A (en) * 1997-08-26 1999-09-28 Macronix International Co., Ltd. Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells
JP2004253115A (ja) * 2003-01-30 2004-09-09 Sharp Corp 半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4021781A (en) * 1974-11-19 1977-05-03 Texas Instruments Incorporated Virtual ground read-only-memory for electronic calculator or digital processor
US4281397A (en) * 1979-10-29 1981-07-28 Texas Instruments Incorporated Virtual ground MOS EPROM or ROM matrix
US4312047A (en) * 1980-05-29 1982-01-19 Motorola, Inc. Memory array having improved isolation between sense lines

Also Published As

Publication number Publication date
US4460981A (en) 1984-07-17
JPS58111192A (ja) 1983-07-02

Similar Documents

Publication Publication Date Title
US5313432A (en) Segmented, multiple-decoder memory array and method for programming a memory array
US6407941B1 (en) Segmented non-volatile memory array with multiple sources having improved source line decode circuitry
US5583808A (en) EPROM array segmented for high performance and method for controlling same
JPH0222475B2 (ja)
US5646886A (en) Flash memory having segmented array for improved operation
US5673224A (en) Segmented non-volatile memory array with multiple sources with improved word line control circuitry
KR0179361B1 (ko) 비휘발성 메모리 어레이
JP2585348B2 (ja) 不揮発性半導体記憶装置
KR930001283B1 (ko) 반도체 기억장치
JPS6366071B2 (ja)
US4992980A (en) Novel architecture for virtual ground high-density EPROMS
KR100277268B1 (ko) 반도체 메모리장치
KR960005896B1 (ko) 반도체메모리
US7436716B2 (en) Nonvolatile memory
JPH10241400A (ja) 半導体記憶装置
JP3280915B2 (ja) 不揮発性半導体記憶装置
US5287315A (en) Skewed reference to improve ones and zeros in EPROM arrays
US7023728B2 (en) Semiconductor memory system including selection transistors
US5392248A (en) Circuit and method for detecting column-line shorts in integrated-circuit memories
US5771192A (en) Bit line reference circuit for a nonvolatile semiconductor memory device
KR950000342B1 (ko) 여분 셀 어레이를 갖는 소거 가능 프로그래머블 리드온리 메모리, 및 이 메모리의 스트레스 시험방법
KR100274440B1 (ko) 가상 접지 메모리 어레이용 열 디코더
JP2537236B2 (ja) 不揮発性半導体メモリ
KR100199359B1 (ko) 고성능을 위한 세그먼트된 eprom 어레이 및 그를 제어하는 방법
JPH06215588A (ja) 電気的に消去可能かつ電気的にプログラム可能な読出し専用メモリ