CN1779975A - 半导体集成电路 - Google Patents
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Abstract
本发明公开了一种半导体集成电路。其目的在于：缩短熔丝元件的程序化所用的时间，由此抑制系统LSI的检查成本增加。将熔丝元件31和程序化晶体管32串联，触发器23响应于起动信号，让程序化晶体管32导通，由此开始熔丝元件31的程序化，由二输入“与非”电路35根据熔丝元件31和程序化晶体管32的连接点的电压变化来监视熔丝元件31的电阻值的变化，当熔丝元件31的电阻值增加到规定的电阻值时，二输入“与非”电路35便输出结束信号。触发器23响应于该结束信号让程序化晶体管32截止，由此熔丝元件31的程序化自动结束。于是，让熔丝元件31的电阻值在最小的程序化时间内增加到规定值。
Description
技术领域
本发明涉及一种包括可程序化的熔丝元件的半导体集成电路。
背景技术
搭载有程序化器、存储器、PLL(Phase Locked Loop)电路等的大规模半导体集成电路，即所谓的系统LSI已为人所知。在这样的系统LSI中，熔丝元件常常被用作存储器缺陷救济电路、PLL调谐电路等简易程序化元件。
已知具有多晶硅层和硅化物层的双层结构的熔丝元件是布置在半导体基板上的现有熔丝元件中的一种。该熔丝元件，至少硅化物层的一部分会由于施加了规定的程序化电压时流过的电流熔断，电阻值增加。在未程序化状态和已程序化状态之间电阻值只显示出微小的变化(具体而言，几到几十)。因此，为检测熔丝元件的状态所使用的检测电路必须具有充分的灵敏度(参考WO97/12401)，该灵敏度是为检测该熔丝元件的电阻值较小的变化所用，最终目的在于可靠地判断熔丝元件是否被程序化。
为了程序化(熔断)上述背景技术所公开的一个熔丝元件，需要几十毫安左右的电流量。因此，一次不能程序化很多熔丝元件。实际使用时是以几个到几十个为单位依次程序化熔丝元件。
一个熔丝元件的程序化所需要的时间是几百微秒到几毫秒。到目前为止采用的是以下手法。在电流流过熔丝元件一定时间后的那一时刻，暂时中止程序化过程(program process)，判断该熔丝元件是否被程序化，在该熔丝元件的电阻值未增加到规定电阻值的情况下，再次进行一定时间的程序化过程。
在现有的系统LSI中，因为所搭载的熔丝元件数从几十个到一百个左右，所以即使实际上预料出一个充分大的对熔丝元件的程序化所需要的时间容限，并确保程序化时间，检查成本几乎不会上升。但是，在近年来的系统LSI中，有必要搭载500个到1000个熔丝元件。若仍然使熔丝元件的程序化所需要的时间和现有技术一样，则程序化时间会增加，由此而会导致检查时间增大。
发明内容
本发明的目的，在于：边确保熔丝元件的已程序化状态的高电阻值边缩短程序化所需要的时间，由此而抑制半导体集成电路的检查成本增大。
为达成上述目的，本发明是这样的：一直监视熔丝元件的电阻值变化，当该熔丝元件的电阻值增加到规定的电阻值时马上让该熔丝元件的程序化过程结束。
具体而言，本发明采用的是以下结构。在一个半导体集成电路内包括：熔丝元件，该熔丝元件的至少一部分由于施加了规定的程序化电压时流过的电流程序化，电阻值增加；程序化晶体管，串联在所述熔丝元件上与熔丝元件构成串联电路，且该串联电路连接在程序化电源上；程序化开始电路，响应于起动信号让所述程序化晶体管导通，由此开始所述熔丝元件的程序化；程序化监视电路，根据所述熔丝元件和所述程序化晶体管的连接点的电压变化来监视所述熔丝元件的电阻值的变化，当熔丝元件的电阻值增加到规定的电阻值时，便输出结束信号；程序化结束电路，响应于所述结束信号让所述程序化晶体管截止，结束所述熔丝元件的程序化。
发明的效果
根据本发明，因为在内部设定了最小所需要的程序化时间，所以能够边确保熔丝元件的已程序化状态的高电阻值边缩短程序化所需要的时间，由此而抑制半导体集成电路的检查成本增大。
附图的简单说明
图1为一电路图，显示本发明所涉及的半导体集成电路所具有的熔丝模块的构成例。
图2为一显示图1中的熔丝模块的信号波形图。
图3是逻辑电路中具有图1中的熔丝模块的半导体集成电路的芯片俯视图。
图4是显示多个熔丝模块的连接构成例的概念图。
图5是用以说明图4的结构的工作情况的信号波形图。
具体实施方式
下面，参照附图，说明本发明的实施例。
图1为一电路图，显示本发明所涉及的半导体集成电路(系统LSI)所具有的熔丝模块的构成例。图1所示的熔丝模块10中，11、12、13、14是熔丝核心，21是单触发电路(单稳态多谐振荡器)，22、25是反相器，23是触发器，24是四输入“与非”电路。在该例中，假定是并列程序化四个熔丝核心11～14。D1、D2、D3及D4是这四个熔丝核心11～14的程序化输入。
在熔丝核心11中，31是熔丝元件，32是程序化晶体管，33、35是二输入“与非”电路电路，34是电平位移器，36是基准电阻元件，37是读晶体管，38是基准晶体管，39是差动放大器。熔丝元件31是具有多晶层和硅化物层的双层结构，或者是由金属层构成的单层结构，该熔丝元件的至少一部分由于施加了规定的程序化电压时流过的电流熔断，电阻值增加。基准电阻元件36具有由多晶硅构成的单层结构。程序化晶体管32、读晶体管37以及基准晶体管38中任一个都是N沟道MOS晶体管。VDD表示低电压电源(例如1.2V)；VDDH表示高电压电源(例如是3.3V)，VSS表示接地电压(＝0V)。熔丝元件31的一端连接在高电压电源VDDH上，该熔丝元件31的另一端经由程序化晶体管32连接在接地电压VSS上，同时还经由读晶体管37连接在接地电压VSS上。另一方面，基准电阻元件36的一端连接在高电压电源VDDH上，该基准电阻元件36的另一端经由基准晶体管38连接在接地电压VSS上。电平位移电路34的电源是高电压电源VDDH，二输入“与非”电路电路33、35及差动放大器39的电源是低电压电源VDD。
图2显示图1中的熔丝模块10的程序化过程。单触发电路21一接收到电平信号即模块程序化起动信号INIT，就将具有一定脉冲宽度的多谐振荡器输出M提供给反相器22。反相器22又把将多谐振荡器输出M翻转后所获得的信号作为负逻辑设定输入S提供给触发器23。触发器23的Q输出被提供给四个熔丝核心11～14共用。在第一熔丝核心11中，触发器23的Q输出和程序化输入D1是“与非”电路电路33的两个输入。该二输入“与非”电路电路33的输出经由电平位移电路34被加到程序化晶体管32的栅极上。也就是说，是仅仅在D1＝1(High)时，触发器23的Q输出能够使程序化晶体管32导通这样的一种结构。若让程序化晶体管32导通，电流就开始从为程序化电源的高电压电源VDDH流到熔丝元件31中。结果是，熔丝元件31的电阻值渐渐地增加。因此，熔丝元件31和程序化晶体管32的连接点电压V1渐渐地减少。假定该电压V1和程序化输入D1是“与非”电路电路35的二输入。该二输入“与非”电路35，通过电压V1的变化，监视熔丝元件31的电阻值的变化，在熔丝元件31的电阻值增加到规定的电阻值的那一时刻，输出核心程序化结束信号END1。具体而言，在电压V1小于“与非”电路35的输入阈值电压Vth的那一时刻，核心程序化结束信号END1便从低电平迁移到高电平。四输入“与非”电路24，不仅从第一熔丝核心11获得核心程序化结束信号END1，在从其它三个熔丝核心12～14得到核心程序化结束信号END1的那一时刻，四输入“与非”电路24还供给低电平输出。该四输入“与非”电路24的输出，不仅经由反相器25成为模块程序化结束信号END，还被提供给触发器23作为负逻辑重置输入R。图2示出了第一熔丝核心11的程序化最晚结束之例，熔丝核心程序化结束信号END1迁移到高电平，同时模块程序化结束信号END也迁移到高电平，而且触发器23的Q输出被重置。这样一来，四个熔丝核心11～14的程序化过程就结束，程序化晶体管32就截止。结果是，电流已经不会再流向熔丝元件31。
图1中还示出了检查熔丝元件31是否处于已程序化状态的结构。下面说明该结构。基准电阻元件36，具有比熔丝元件31的未程序化状态的电阻值高且比熔丝元件31的已程序化状态下所预测的最低电阻值低的电阻值。读晶体管37的通态电阻比程序化晶体管32的通态电阻还高；基准晶体管38的通态电阻实质上和程序化晶体管32的通态电阻一样大。读信号READ一成为高电平，读晶体管37和基准晶体管38就都导通。不过，程序化晶体管32不会被设定为导通状态。此时，差动放大器39，将熔丝元件31和读晶体管37的连接点电压和基准电阻元件36与基准晶体管38的连接点的电压之差放大，提供第一熔丝核心11的程序化输出F1。具体而言，若熔丝元件31为未程序化状态，则F1＝0(低)；若熔丝元件31为已程序化状态，则F1＝1(高)。F2、F3、F4是其它三个熔丝核心12～14的程序化输出。
为确保熔丝元件31的读操作容限，事先将基准电阻元件36和基准晶体管38的连接点电压，亦即差动放大器39的输入阈值电压设定得比程序化时工作的二输入“与非”电路35的输入阈值电压高即可。在用反相器取代基准电阻元件36、基准晶体管38及差动放大器39的情况下，也是事先将该反相器的输入阈值电压设定得比二输入“与非”电路35的输入阈值电压高即可。
图3是逻辑电路中具有图1中的熔丝模块10的系统LSI的芯片俯视图。图3中的系统LSI40中，芯片中央部位具有逻辑电路41；芯片周缘部位具有输出入电路42。逻辑电路41上设置了很多图1中的熔丝模块10。在具有很多输出入单元(输入/输出单元)的输出入电路42中，43是高电压电源垫，44是低电压电源垫，45是接地电压垫。由高电压电源垫43供来的高电压电源VDDH是输出入电路42中的输入/输出单元的电源，同时还是图1中的熔丝元件31等的电源。另外，由低电压电源垫44提供的低电压电源VDD是逻辑电路41的电源，同时还是图1中的二输入“与非”电路33、35等的电源。最好是这样让输入/输出单元电源活用作熔丝元件31的程序化电源。
图4示出了多个熔丝模块的连接构成例。图4所示的三个熔丝模块10a、10b、10c中任一个都具有图1所示的结构。INITa和ENDa是第一熔丝模块10a的程序化起动信号及程序化结束信号；INITb和ENDb是第二熔丝模块10b的程序化起动信号及程序化结束信号；INITc和ENDc是第三熔丝模块10c的程序化起动信号及程序化结束信号。这里，如图4所示，假设“ENDa＝INITb”，“ENDb＝INITc”。也就是说，如图5所示，通过将这些熔丝模块10a、10b以及10c连接成链状，就能够在例如第一熔丝模块10a的程序化结束时，同时开始第二熔丝模块10b的程序化。
补充说明一下，在图1中，将熔丝元件31和由N沟道MOS晶体管构成的程序化晶体管32串联起来，将熔丝元件31设在高电压电源VDDH一侧，将程序化晶体管32设在接地电压VSS一侧。因此，随着程序化的进行，熔丝元件31和程序化晶体管32的连接点电压V1渐渐地减少。与此相对，能够将熔丝元件和由P沟道MOS晶体管构成的程序化晶体管串联起来，将程序化晶体管设在高电压电源VDDH一侧，将熔丝元件设在接地电压VSS一侧。不过，此时，随着程序化的进行，程序化晶体管和熔丝元件的连接点电压渐渐地增加。因此，为确保熔丝元件的读操作容限，事先将构成电压检测电路的差动放大器(或者是代替它的反相器)的输入阈值电压设得比构成程序化监视电路的逻辑电路的输入阈值电压低即可。
工业上的实用性
综上所述，因为本发明能够边确保熔丝元件的已程序化状态的高电阻值边缩短程序化所花费的时间，因此作为搭载有程序化器、存储器、PLL电路等的系统LSI的电路技术很有用。
Claims (14)
1.一种半导体集成电路，其特征在于：
包括：
熔丝元件，该熔丝元件的至少一部分由于施加了规定的程序化电压时流过的电流熔断，电阻值增加；
程序化晶体管，串联在所述熔丝元件上与所述熔丝元件构成串联电路，且该串联电路连接在程序化电源上；
程序化开始电路，响应于起动信号让所述程序化晶体管导通，由此开始所述熔丝元件的程序化；
程序化监视电路，通过所述熔丝元件和所述程序化晶体管的连接点的电压变化来监视所述熔丝元件的电阻值变化，当所述熔丝元件的电阻值增加到规定的电阻值时，输出结束信号；以及
程序化结束电路，响应于所述结束信号让所述程序化晶体管截止，由此结束所述熔丝元件的程序化。
2.根据权利要求1所述的半导体集成电路，其中：
所述熔丝元件，是具有多晶硅层和硅化物层的双层结构，或者是由金属层构成的单层结构。
3.根据权利要求1所述的半导体集成电路，其中：
所述程序化开始电路，具有根据程序化输入来决定是否开始所述熔丝元件的程序化的功能。
4.根据权利要求1所述的半导体集成电路，其中：
所述程序化开始电路和所述程序化结束电路，具有由所述起动信号设定且由所述结束信号重置的触发器，所述程序化晶体管的导通/截止根据该触发器的输出控制。
5.根据权利要求1所述的半导体集成电路，其中：
所述程序化电源的电压，被设定得比用以使构成所述程序化监视电路的逻辑电路工作的工作电源的电压还高。
6.根据权利要求5所述的半导体集成电路，其中：
所述半导体集成电路包括逻辑电路和输出入电路；
所述程序化电源和所述输出入电路的电源是同一个电源，且所述工作电源和所述逻辑电路的电源是同一个电源。
7.根据权利要求1所述的半导体集成电路，其中：
还包括：
读晶体管，通态电阻比所述程序化晶体管的通态电阻高，与该程序化晶体管并联且与所述熔丝元件串联；
电压检测电路，为了检查所述熔丝元件是否处于已程序化状态，而检测所述熔丝元件和所述读晶体管的连接点电压；以及
读控制元件，进行控制，在所述程序化晶体管已截止的状态下使所述读晶体管导通。
8.根据权利要求7所述的半导体集成电路，其中：
所构成的所述熔丝元件和所述程序化晶体管的串联电路，当所述熔丝元件的电阻值增加时，所述熔丝元件和所述程序化晶体管的连接点的电压减少；
所述电压检测电路的输入阈值电压，被设定得比构成所述程序化监视电路的逻辑电路的输入阈值电压高。
9.根据权利要求7所述的半导体集成电路，其中：
所构成的所述熔丝元件和所述程序化晶体管的串联电路，当所述熔丝元件的电阻值增加时，所述熔丝元件和所述程序化晶体管的连接点的电压增加；
所述电压检测电路的输入阈值电压，被设定得比构成所述程序化监视电路的逻辑电路的输入阈值电压低。
10.根据权利要求7所述的半导体集成电路，其中：
所述电压检测电路，包括：
基准电阻元件，
基准晶体管，具有和所述程序化晶体管的通态电阻实质上相等的通态电阻，与所述基准电阻元件串联构成串联电路，且该串联电路连接在所述程序化电源上，以及
差动放大器，对所述熔丝元件和所述读晶体管的连接点的电压和所述基准电阻元件和所述基准晶体管的连接点的电压之差进行放大；
所述读控制元件，具有让所述读晶体管和所述基准晶体管导通的功能。
11.根据权利要求10所述的半导体集成电路，其中：
所述基准电阻元件，具有由多晶硅构成的单层结构。
12.根据权利要求10所述的半导体集成电路，其中：
所述基准电阻元件，具有比所述熔丝元件的未程序化状态的电阻值高且比在所述熔丝元件的已程序化状态下所预测的最低电阻值低的电阻值。
13.根据权利要求1所述的半导体集成电路，其中：
所述半导体集成电路包括多个熔丝核心；
所述多个熔丝核心中的每个熔丝核心都包括：所述熔丝元件、所述程序化晶体管以及所述程序化监视电路；
所述程序化开始电路，具有响应于所述起动信号让所述多个熔丝核心中的每个熔丝核心的所述程序化晶体管导通的功能；
所述程序化结束电路，具有当所述多个熔丝核心中的每个熔丝核心的所述程序化监视电路全部输出所述结束信号时，使所述多个熔丝核心中的每个熔丝核心的所述程序化晶体管截止的功能。
14.根据权利要求1所述的半导体集成电路，其中：
所述半导体集成电路包括多个熔丝模块；
所述多个熔丝模块中的每个熔丝模块，都包括：所述熔丝元件、所述程序化晶体管、所述程序化开始电路、所述程序化监视电路以及所述程序化结束电路；
加在所述多个熔丝模块中的任一个熔丝模块上的所述起动信号，是从所述多个熔丝模块中的另一个熔丝模块输出的所述结束信号。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080813 Termination date: 20111018 |