DE3886568T2

DE3886568T2 - Halbleiter-Speichereinrichtung mit Adressgenerator.

Info

Publication number: DE3886568T2
Application number: DE3886568T
Authority: DE
Inventors: Shigeki Demura; Toshio Oura
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1987-02-27
Filing date: 1988-02-25
Publication date: 1994-06-16
Anticipated expiration: 2008-02-26
Also published as: DE3886568D1; EP0281867A2; JPS63213194A; EP0281867A3; US4841487A; EP0281867B1; JPH0715800B2

Description

Die vorliegende Erfindung betrifft eine Halbleiter-Speicheranordnung und insbesondere einen Adressengenerator, der in einer Festwertspeichereinrichtung eingebaut ist.

Hintergrund der Erfindung

Ein typisches Beispiel für eine Festwertspeichereinrichtung ist in der Fig. 1 der Figuren dargestellt, und umfaßt ein Speicherzellenfeld 1 mit einer Vielzahl von Speicherzellen, die in Reihen und Spalten angeordnet sind, und die Speicherzellen in den jeweiligen Reihen sind jeweils von Bitleitungen 2 begleitet. Jede der Speicherzellen schafft abhängig von einem Databit, das in der Leitung gehalten wird, wenn die Speicherzelle aufgerufen ist, einen Leitungsweg zwischen einer der Bitleitungen 2 und der Masse oder nicht. Die Bitleitungen 2 sind in Vierergruppen angeordnet und diese vier Bitleitungen haben jeweils Gate-Transistoren 3, 4, 5 und 6. Um die Speicherzellen, die aus jeder der Reihen gewählt worden sind, zu spezifizieren, hat die Festwertspeichereinrichtung weiterhin eine erste Dekoderschaltung 7 und eine zweite Dekoderschaltung 8. Die erste Dekoderschaltung 7 und die zweite Dekoderschaltung 8 werden von einer Steuerschaltung oder einem internen Adressengenerator 9 jeweils mit acht Bits eines internen Adressensignals und zwei Bits des internen Adressensignals gespeist, und das interne Adressensignal wird auf der Basis von Datenbits erzeugt, die während der vorherigen Ausleseoperation aus den Speicherzellen gelesen worden sind. Die erste Dekoderschaltung 7 hat eine Vielzahl von Steuerleitungen, die jeweils mit den Gate-Elektroden der Speicherzellen in jeder Spalte gekoppelt sind, und die zweite Dekoderschaltung 8 hat vier Steuerleitungen, die jeweils mit jedem vierten Gate-Transistor gekoppelt sind. Die erste Steuerleitung der zweiten Dekoderschaltung 8 ist mit den Gate-Transistoren, die jeweils in der ersten Bitleitung jeder Bitleitungsgruppe vorgesehen sind, gekoppelt, und die zweite Steuerleitung der zweiten Dekoderschaltung 8 ist mit den Gate-Transistoren gekoppelt, die jeweils in der zweiten Bitleitung jeder Bitleitungsgruppe angeordnet sind. Ähnlich ist die dritte Steuerleitung der zweiten Dekoderschaltung 8 mit den Gate-Transistoren gekoppelt, die jeweils in der dritten Bitleitung jeder Bitleitungsgruppe vorgesehen sind, und die vierte Steuerleitung der zweiten Dekoderschaltung 8 ist mit den Gate-Transistoren gekoppelt, die jeweils in der vierten Bitleitung jeder Bitleitungsgruppe vorgesehen sind. Alle Bitleitungsgruppen sind jeweils an Eingangsknoten mehrerer Pufferschaltungen 10, 11 und 12 angeschlossen, und die Ausgangsknoten der Pufferschaltungen 10, 11 und 12 sind jeweils an Eingangsknoten mehrerer Flip-Flop-Schaltungen 13, 14 und 15 angeschlossen. Die Flip-Flop-Schaltungen 13, 14 und 15 werden durch einen Systemtakt CL getriggert und sperren jeweils die Datenbits, die am jeweiligen Ausgangsknoten der Pufferschaltungen 10, 11 und 12 erscheinen. Ausgangsknoten der Flip-Flop-Schaltungen 13, 14 und 15 sind parallel zu den Dateneingangsknoten der Steuerschaltung 9 sowie als ein Ziel geschaltet. Alle Bitleitungen 2 werden durch Vorladen der Transistoren, von denen einer dargestellt und mit der Bezugsziffer 16 bezeichnet ist, mit einem positiven Spannungspegel gespeist.
Die Ausleseoperation wird im Folgenden anhand der Fig. 2 der Zeichnungen beschrieben. Es wird nun davon ausgegangen, daß Datenbits, welche in der vorhergehenden Ausleseoperation aufgerufen waren, von den Flip-Flop-Schaltungen 13, 14 und 15 synchron mit einem Systemtakt CL zum Zeitpunkt t&sub1; gesperrt sind, die Datenbits dann von den Flip-Flop-Schaltungen 13, 14 und 15 der Steuerschaltung 9 und dem Bestimmungsort zum Zeitpunkt t&sub2; zugeführt werden, und dann die Steuerschaltung 9 die Datenbits, die von den Flip-Flop- Schaltungen 13, 14 und 15 zugeführt sind, sperrt. Die Steuerschaltung 9 führt eine Operation aus, um ein neues, internes Adressensignal zu erzeugen, und die acht Bits des neuen internen Adressensignals werden von der Steuerschaltung 9 zum Zeitpunkt t&sub3; der ersten Dekoderschaltung 7 zugeführt. Mit den acht Bits des neuen, internen Adressensignals ermöglicht die erste Dekoderschaltung 7, daß eine ihrer Steuerleitungen zum Zeitpunkt t&sub4; in den aktiven Zustand mit hohem Pegel tritt, so daß die Speicherzellen in einer der Spalten in Abhängigkeit von den Datenbits, welche gehalten worden sind, eingeschaltet werden, oder in ihren Aus-Zuständen bleiben. Wie vorstehend beschrieben, werden alle Bitleitungen 2 mit dem positiven Spannungspegel gespeist, und aus diesem Grund haben die Bitleitungen in Abhängigkeit vom Zustand der Speicherzellen entweder einen hohen oder Masse-/Spannungspegel. Somit erscheint jedes Datenbit mit entweder hohem oder Masse-Spannungspegel an jeder der Bitleitungen 2. Die zwei Bits des internen Adressensignals sind von der Steuerschaltung 9 an die zweite Dekoderschaltung 8 angelegt worden, so daß die zweite Dekoderschaltung 8 ermöglicht, daß eine der Steuerleitungen, beispielsweise die erste Steuerleitung zum Zeitpunkt t&sub4; in den aktiven Zustand mit hohem Pegel tritt. Wenn die erste Steuerleitung in den aktiven Zustand mit hohem Pegel tritt, schalten die Gate-Transistoren, die den Gate-Transistor 3 aufweisen, ein, um die Datenbits zu den Pufferschaltungen 10, 11 und 12 zu übertragen, wobei bewirkt wird, daß die Pufferschaltungen 10, 11 und 12 die Datenbits zum Zeitpunkt t&sub5; sperren. Wenn der Systemtakt CL an den Flip-Flop-Schaltungen 13, 14 und 15 erscheint, werden Datenbits jeweils von den Flip-Flop-Schaltungen 13, 14 und 15 zum Zeitpunkt t&sub6; gesperrt, und die Datenbits werden von den Flip-Flop- Schaltungen 13, 14 und 15 zur Steuerschaltung 9 und dem Zielort, ähnlich wie die bei der vorhergehenden Ausleseoperation herausgelesenen Datenbits zum Zeitpunkt t&sub7; transferiert. Mit den Datenbits erzeugt die Steuerschaltung 9 eine neue, interne Adresse, die den ersten und zweiten Dekoderschaltungen 7 und 8 zugeführt wird, und damit wiederholt der Festwertspeicher die Ausleseoperationen.
Bei der Festwertspeichereinrichtung gemäß dem Stand der Technik tritt jedoch das Problem auf, daß für jede einzelne Ausleseoperation eine lange Zeitspanne erforderlich ist. Insbesondere wird eine erste Zeitspanne T1 vom Zeitpunkt t&sub1; bis t&sub3; benötigt, um die Datenbits von der Sperroperation der Flip-Flop-Schaltungen 13, 14 und 15 zur Erzeugung des neuen internen Adressensignals zu übertragen, und eine zweite Zeitspanne T2 benötigt, die vom Zeitpunkt t&sub3; bis zum Zeitpunkt t&sub6; mißt und die für das Dekodieren des neuen internen Adressensignals, das Auslesen der neuen Datenbits und Übertragen der neuen Datenbits auf die Flip-Flop-Schaltungen 13, 14 und 15 benötigt wird. Somit folgt auf die erste Zeitspanne T1 die zweite Zeitspanne T2, so daß jede einzelne Ausleseoperation eine lange Zeitspanne T3 benötigt, die ungefähr gleich der Summe aus erster und zweiter Zeitspanne T1 und T2 ist. Dies führt zu einer geringen Operationsgeschwindigkeit für eine Ausleseoperation.
Es ist daher eine wesentliche Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung zu schaffen, die eine verbesserte Operationsgeschwindigkeit hat.
Um diese Aufgabe zu lösen, wird gemäß der vorliegenden Erfindung vorgeschlagen, daß die zwei Zeitspannen einander teilweise überlappen.
Gemäß der vorliegenden Erfindung wird eine Halbleiterspeichereinrichtung vorgeschlagen, mit
a) einem Speicherzellenfeld mit einer Vielzahl von in Reihen und Spalten angeordneten Speicherzellen, wobei jede der Speicherzellen ein Datenbit speichert,
b) einer Adressierschaltung, die im Betrieb bewirkt, daß eine Vielzahl von Datenbits aus dem Speicherzellenfeld herausgelesen werden;
c) einer Wähleinheit, die mit dem Speicherzellenfeld gekoppelt ist, um die Anzahl der Datenbits, welche diese passieren, zu senken,
c) einer Dekodereinheit zugeordnet zur Wähleinheit, die im Betrieb Aktivierungssignale erzeugt, um die Wähleinheit mit diesen zum Spezifizieren der passierenden Datenbits zu versorgen,
e) einem temporären Datenspeichermodul, das mit der Wähleinheit gekoppelt ist und im Betrieb die Datenbits zwischenspeichert, die von der Wähleinheit zugeführt werden, wobei die von dem temporären Datenspeichermodul zwischengespeicherten Daten einer Zielschaltung zugeführt werden, und
f) einer Steuerschaltung, die im Betrieb auf der Basis von den Datenbits, welche im temporären Datenspeichermodul zwischengespeichert worden sind, ein internes Adressensignal als Ergebnis einer vorbestimmten Operation produziert, wobei die Wähleinheit und die Dekodereinheit jeweils eine Vielzahl von Wählschaltungen mit einer ersten Stufe, die an das Speicherzellenfeld gekoppelt ist, und einer Endstufe, die an das temporäre Datenspeichermodul gekoppelt ist, und eine Vielzahl von Dekoderschaltungen aufweist, die jeweils der Vielzahl der Wählschaltungen zugeordnet sind, und daß die Adressierschaltung und die Vielzahl der Dekoderschaltungen mit Ausnahme einer vorbestimmten Dekoderschaltung, die der Endstufe zugeordnet ist, durch einen Teil der Datenbits, welche in dem temporären Datenspeichermodul zwischengelagert sind, angetrieben werden, wobei die vorbestimmte Dekoderschaltung durch das interne Adressensignal angetrieben wird.
Vorzugsweise spezifiziert die Adressenschaltung eine Vielzahl von Speicherzellen zum Auslesen der Datenbits, wobei jede Speicherzelle aus jeder der Reihen gewählt worden ist. Vorzugsweise haben die Wählmodule eine Vielzahl von Gate- Transistoren, die parallel zueinander angeordnet sind. Weiterhin hat die zweite Stufe der Wählmodule Pufferschaltungen, die jeweils in Reihe zu den jeweiligen Gate-Transistoren geschaltet sind. Vorzugsweise sind diese Pufferschaltungen vom Umkehrtyp.
Weiterhin ist es vorteilhaft, wenn die Halbleiterspeichereinrichtung eine Vielzahl an Umkehrpufferschaltungen hat, die parallel zwischen der Endstufe des Wählmoduls und dem temporären Datenspeichermodul gekoppelt sind.
Die temporären Datenspeichermodule können eine Vielzahl von getakteten Flip-Flop-Schaltungen haben, die parallel zwischen der Endstufe des Wählmoduls und der Zielschaltung gekoppelt sind. Wenn die Halbleiterspeichereinrichtung als eine Mikroprogramm-Steuereinheit dient, dient die Steuerschaltung als ein Mikroprogrammgeber.
Merkmale und Vorteile einer Festwertspeichereinrichtung gemäß der vorliegenden Erfindung werden im Folgenden anhand der begleitenden Figuren im einzelnen beschrieben. Es zeigt:
Fig. 1 ein Schaltbild der Schaltungsanordnung einer Festwertspeichereinrichtung gemäß dem Stand der Technik;
Fig. 2 eine graphische Darstellung der Wellenformen der wesentlichen Signale, die bei der Festwertspeichereinrichtung gemäß dem Stand der Technik auftreten;
Fig. 3 ein Schaltbild der Schaltungsanordnung der Festwertspeichereinrichtung, die die vorliegende Erfindung umfaßt;
Fig. 4 eine graphische Darstellung der Wellenformen der wesentlichen Signale, die bei der Festwertspeichereinrichtung gemäß Fig. 3 auftreten;
Fig. 5 ein Blockschaltbild der Anordnung von Flip-Flop- Schaltungen, einer Steuerschaltung und Dekodern, die in einer anderen Festwertspeichereinrichtung gemäß der vorliegenden Erfindung eingebaut sind.

Erste Ausführungsform

Als erstes wird auf die Fig. 3 Bezug genommen, die eine Schaltungsanordnung einer Festwertspeichereinrichtung mit der vorliegenden Erfindung zeigt. Die in der Fig. 3 gezeigte Festwertspeichereinrichtung ist auf einem einzelnen Halbleiterchip 21, üblicherweise einem Siliziumchip, zusammen mit vielen elektronischen Schaltungen, hergestellt. Die Festwertspeichereinrichtung wird bei einer Speicherung von Mikroinstruktionen eines Mikrocomputers auf einem einzelnen Chip angewendet, und aus diesem Grund sind eine arithmetische und logische Baueinheit, eine Steuerschaltung für die internen Steuersignale, Register, Eingangs-/Ausgangs-Pufferschaltungen usw. notwendig, um eine Mikroinstruktion durchzuführen, und sind auf dem gleichen Halbleiterchip ausgebildet. Die in der Fig. 3 gezeigte Festwertspeichereinrichtung hat grob gesagt ein Speicherzellenfeld 22, erste, zweite und dritte Dekoderschaltungen 23, 24 und 25, erste und zweite Wählmodule 26 und 27, die jeweils mit einer Vielzahl an Wählschaltungen versehen sind, eine Vielzahl an Umkehrpufferschaltungen, von denen drei mit den Bezugsziffern 28, 29 und 30 dargestellt sind, eine Vielzahl an Flip-Flop-Schaltungen, die die Flip-Flop-Schaltungen 31, 32 und 33 umfassen, und eine Steuerschaltung 34.
Die Speicherzellen in jeder Reihe sind mit jeder Bitleitung gekoppelt, und die Bitleitungen sind in Vierergruppen gruppiert, um Bitleitungsgruppen zu bilden, von denen nur eine dargestellt und mit der Bezugsziffer 35 bezeichnet ist. Bei diesem Beispiel hat jede der Speicherzellen eine MOS (Metalloxid-Halbleiter)-Struktur, das Oxid jeder MOS-Struktur ist in Abhängigkeit von einem Datenbit, das fest gespeichert ist, dick oder dünn ausgebildet. Wenn eine Speicherzelle das Datenbit mit dem logischen Pegel "0" speichert, ist das Oxid als relativ dünne Schicht ausgebildet, so daß die Speicherzelle bei Aktivierung einen Leitungsweg zwischen einer der Bitleitungen und der Masse erzeugt. Wenn andererseits eine Speicherzelle das Datenbit vom logischen Pegel "1" speichert, ist die Oxidschicht relativ dick ausgebildet, so daß dann kein Leitungsweg zwischen einer der Bitleitungen und der Masse bei Aktivierung der Zelle stattfindet. Die erste Dekoderschaltung 23 hat eine Vielzahl von Steuerleitungen gleich der Anzahl der Spalten in dem Speicherzellenfeld 22, und jede der Steuerleitungen der ersten Dekoderschaltung 23 ist an die Gateelektroden der Speicherzellen oder die Metall schichten der MOS-Strukturen in jeder Spalte angeschlossen. Dann sind alle Speicherzellen jeder Spalte bei Anwesenheit eines ersten Aktivierungssignals SACT1 an der Steuerleitung der ersten Dekoderschaltung gleichzeitig aktiviert. Die erste Dekoderschaltung 23 erzeugt das erste Aktivierungssignal SACT1 auf der Basis eines ersten internen Adressensignals, das aus einer Vielzahl an Bits besteht.
Eine der Wählschaltungen der ersten Wählmodule 26 hat eine Vielzahl an Transfer-Gates, die in Vierergruppen gruppiert sind, und jede Gruppe ist jeweils einer Bitleitungsgruppe zugeordnet. Aus Gründen der Vereinfachung wird nur die Beschreibung der Bitleitungsgruppe 35 durchgeführt, da die Anordnung bezüglich anderer Bitleitungsgruppen ähnlich wie bei der Bitleitungsgruppe 35 ist. In der Bitleitungsgruppe 35 liegt ein erstes Transfer-Gate 36 in der ersten Bitleitung 37, um das Datenbit weiterzuleiten oder zu blockieren, und ein zweites Transfer-Gate 38 liegt in der zweiten Bitleitung 39, um eine Schaltoperation durchführen zu können. Auf ähnliche Art und Weise ist das dritte Transfer-Gate 40 in der dritten Bitleitung 41 und ein viertes Transfergate 42 in der vierten Bitleitung 43 vorgesehen, welche einen Leitungsweg zur Ausbreitung der Datenbits schaffen oder sperren.
Die Bitleitungsgruppen sind mit den Signalleitungen, die in Vierergruppen gruppiert sind, verbunden, um Signalleitungsgruppen zu bilden, und eine der Signalleitungsgruppen ist mit der Bezugsziffer 44 bezeichnet. Die Signalleitungsgruppen sind jeweils die Wählschaltungen des zweiten Wählmoduls 27 zugeordnet, und eine der Wählschaltungen ist im einzelnen in der Fig. 3 dargestellt. Jede der Wählschaltungen hat vier Umkehrpufferschaltungen 45, 46, 47 und 48 und vier n- Kanal-Tranfer-Gates 49, 50, 51 und 52, und die Umkehrpufferschaltungen 45, 46, 47 und 48 sind mit den Transfergates 49, 50, 51 und 52 jeweils in Reihe geschaltet. Jede der Reihenkombinationen der Umkehrpufferschaltungen 45 bis 48 und Transfergates 49 bis 52 liegt jeweils in der Signalleitung der Signalleitungsgruppe 44, so daß die Datenbits an den Signalleitungen der Signalleitungsgruppe 44 durch die Transfergates 49 bis 51 jeweils transferiert oder gesperrt werden. Die ersten und zweiten Wählmodule 26 und 27 sind jeweils von zweiten und dritten Dekoderschaltungen 24 und 25 begleitet. Die zweite Dekoderschaltung 24 hat vier Steuerleitungen 53, 54, 55 und 56 und die Transfer-Gates des ersten Wählmoduls 26 sind durch vier Steuerleitungen 53 bis 56 vorgesteuert. Die Steuerleitung 53 ist an die Gate-Elektroden der Transfer-Gates angeschlossen, die jeweils in den ersten Bitleitungen liegen, welche die Bitleitungen 37 umfassen, so daß diese Transfergates bei Anwesenheit eines zweiten Aktivierungssignals SACT2 mit einem positiven, hohen Spannungspegel an der Steuerleitung 53 laufend einschalten. Auf ähnliche Art und Weise ist die Steuerleitung 54 an die Gateelektroden der Transfer-Gates angeschlossen, die jeweils in den zweiten Bit-Leitungen liegen, welche die zweite Bitleitung 39 umfassen, um diese Transfer-Gates laufend einschalten zu können, wenn das zweite Aktivierungssignal SACT2 an der Steuerleitung 54 erscheint, und alle Transfer-Gates, welche in den dritten Bitleitungen liegen, haben entsprechende Gate-Elektroden, die an die Steuerleitung 55 für die laufende Gateoperation angeschlossen sind. Die vierte Steuerleitung 56 ist für die Gate-Operation der Transfer-Gates vorgesehen, welche in den vierten Bitleitungen liegen, die die vierte Bitleitung 43 umfassen, wobei alle diese Transfer-Gates laufend bei Anwesenheit des zweiten Aktivierungssignals SACT2 an der vierten Steuerleitung 56 einschalten. Die zweite Dekoderschaltung 24 erzeugt das zweite Aktivierungssignal SACT2 auf der Basis eines zweiten internen Adressensignals, das aus einer Vielzahl von Bits besteht.
Was die dritte Dekoderschaltung 25 betrifft, sind vier Steuerleitungen 57, 58, 59 und 60 auf ähnliche Art und Weise wie die Steuerleitungen 53, 54, 55 und 56 angeordnet. Die Steuerleitung 57 ist an die Gateelektrode jedes Transfer-Gates angeschlossen, das in der ersten Signalleitung jeder Signalleitungsgruppe vorgesehen ist, und die Steuerleitung 58 ist an die Gate-Elektrode jedes Transfer-Gates angeschlossen, das in der zweiten Signalleitung jeder Signalleitungsgruppe vorgesehen ist. Auf ähnliche Art und Weise ist die Steuerleitung 59 an die Gate-Elektrode jedes Transfer-Gates angeschlossen, das in der dritten Signalleitung jeder Signalleitungsgruppe vorgesehen ist, und die Steuerleitung 60 ist an die Gate-Elektrode jedes Transfer- Gates angeschlossen, das in der vierten Signalleitung jeder Signalleitungsgruppe vorgesehen ist. Die so angeordnete, dritte Dekoderschaltung erzeugt ein drittes Aktivierungssignal SACT3 mit positivem, hohem Spannungspegel, um eine der Steuerleitungen 57, 58, 59 und 60 zu speisen. Das dritte Aktivierungssignal SACT3 wird durch die dritte Dekoderschaltung 25 auf der Basis eines dritten, internen Adressensignals erzeugt. Die Signalleitungsgruppen sind mit den Eingangsknoten der jeweiligen Umkehrschaltungen mit den Umkehrpufferschaltungen 28, 29 und 30 angeschlossen, und die Umkehrpufferschaltungen übertragen die Daten, und die Umkehrpufferschaltungen übertragen die Datenbits, die jeweils von den Signalleitungsgruppen zugeführt worden sind auf Flip-Flop-Schaltungen, die jeweils die Flip-Flop- Schaltungen 31, 32 und 33 aufweisen. Bei diesem Beispiel ist jede der Flip-Flop-Schaltungen vom getakteten Typ, so daß jede Flip-Flop-Schaltung in Abhängigkeit von einem Systemtakt CL das Datenbit sperrt, welches am Ausgangsknoten der Umkehrpufferschaltung erscheint. Nach den Sperroperationen der Flip-Flop-Schaltung werden alle Bits auf eine Zielschaltung, wie beispielsweise ein Instruktionsregister IRA übertragen, und die Datenbits werden gleichzeitig teilweise auf die Steuerschaltung und teilweise auf die ersten und zweiten Dekoderschaltungen 23 und 24 als erste und zweite, interne Adressensignale übertragen. Die Steuerschaltung 34 erzeugt das dritte, interne Adressensignal Ad zum Spezifizieren einer Mikroinstruktions-Adresse auf der Basis des Teils der Datenbits, der von den Flip-Flop-Schaltungen zugeführt wird, und das dritte, interne Adressensignal Ad wird der dritten Dekoderschaltung 25 für die Torschaltoperation zugeführt. Bei diesem Beispiel ist die Steuerschaltung 34 durch einen Mikroprogrammgeber gebildet, die Steuerschaltung 34 kann jedoch auch durch einen kleinen Prozessor für irgendeine andere Aufgabe gebildet sein.
Im Folgenden wird die Operation anhand der Fig. 4 beschrieben. Es wird nun davon ausgegangen, daß bei der vorhergehenden Ausleseoperation aufgerufene Datenbits durch die Flip-Flop-Schaltungen, welche die Flip-Flop-Schaltungen 31, 32 und 33 aufweisen, synchron mit einem Systemtakt CL zum Zeitpunkt t11 gesperrt worden sind, wobei alle der Datenbits, die von den Flip-Flop-Schaltungen gesperrt worden sind, der Zielschaltung oder dem Instruktionsregister IR zugeführt werden. Zum Zeitpunkt t12 wird jedoch ein Teil der Datenbits, laufend von den Flip-Flop-Schaltungen mit der Flip-Flop-Schaltung 33 den ersten und zweiten Dekoder- Dekoderschaltungen 23 und 24 zugeführt, während die verbleibenden Datenbits von den Flip-Flop-Schaltungen mit den Flip-Flop- Schaltungen 31 und 32 der Steuerschaltung 34 zugeführt werden. Dann führen die ersten und zweiten Dekoderschaltungen die jeweiligen vorbestimmten Operationen durch, um die ersten und zweiten Aktivierungssignale SACT1 und SACT2 zu erzeugen, und bei dem ersten Aktivierungssignal SACT1 wird das erste Wählmodul 26 vom Speicherzellenfeld 22 mit einer Vielzahl an neuen Datenbits gespeist, und das Modul 26 leitet seinerseits eine reduzierte Anzahl von neuen Datenbits in Abhängigkeit von dem zweiten Aktivierungssignal SACT2 zum Zeitpunkt t13 den Umkehr-Pufferschaltungen 45 bis 48 zu. Somit sind die neun Datenbits durch die ersten und zweiten Dekoderschaltungen 22 und 24 vor der Endbestimmung einer neuen Mikroinstruktionsadresse vorgewählt. Für die vorstehende Beschreibung ist in den Figuren eine Zeitspanne angegeben, die vom Zeitpunkt t11 bis zum Zeitpunkt t13 mißt und mit T11 bezeichnet ist.
Die Steuerschaltung 34 wurde von den Flip-Flop-Schaltungen zum Zeitpunkt t12 mit den verbleibenden Datenbits gespeist und sperrt diese Datenbits, um die neue Mikroinstruktions- Adresse zu bestimmen. Die Steuerschaltung 34 führt auf der Basis der verbleibenden Datenbits eine Operation zum Erzeugen eines neuen, dritten, internen Adressensignals, welches die neue Mikroinstruktionsadresse repräsentiert, durch, und das neue dritte, interne Adressensignal Ad wird von der Steuerschaltung 34 zum Zeitpunkt t14 an die dritte Dekoderschaltung 25 angelegt. Mit dem neuen, dritten, internen Adressensignal Ad bewirkt die dritte Dekoderschaltung 25, daß eine der Steuerleitungen 57 bis 60 das dritte Aktivierungssignal SACT3 weiterleitet, so daß das zweite Wählmodul 27 ermöglicht, daß die Datenbits, welche in den Speicherzellen, die durch das neue, dritte, interne Adressensignal Ad spezifiziert worden sind, gehalten ist, zum Zeitpunkt t15 passieren können. Dann sperren die Umkehrpufferschaltungen mit den Pufferschaltungen 28 bis 30 die neuen Datenbits und dann werden die neuen Datenbits zum Zeitpunkt t16 den Flip-Flop-Schaltungen bei Anlegen des Systemtaktes CL zugeführt.
Die Zeitspanne T12, die vom Zeitpunkt t11 bis zum Zeitpunkt t14 mißt, wird dazu verwendet, das neue, interne Adressensignal Ad zu erzeugen, welches die neue Mikroinstruktion repräsentiert, und eine Zeitspanne T13 ist notwendig, um das dritte Aktivierungssignal SACT3 auf der Basis des neuen, dritten, internen Adressensignals Ad zu erzeugen. Wie aus der Fig. 4 zu ersehen ist, überlappt die Zeitspanne T11 die Zeitspanne T12, so daß die in der Fig. 3 gezeigte Festwertspeichereinrichtung eine Zeitdauer T14, die ungefähr gleich der Summe aus den Zeitdauern T11 und T13, oder T12 und T13 für jede einzelne Ausleseoperation benötigt. Bei Vergleichen der Fig. 4 mit der Fig. 2 ist zu ersehen, daß die Zeitspanne T14 wegen der Überlappung der Zeitspannen T11 und T12 kürzer als die Zeitspanne T3 ist. Dies führt dazu, daß die Festwertspeichereinrichtung gemäß der vorliegenden Erfindung mit einer erhöhten Geschwindigkeit arbeitet.

Zweite Ausführung

Die Fig. 5 zeigt die Anordnung der Flip-Flop-Schaltungen 81, 82 und 83, eines Instruktionsregisters 84, eines Mikroprogrammgebers 85 und erster, zweiter und dritter Dekoder- Schaltungen 86, 87 und 88. Jede der Flip-Flop-Schaltungen hält ein Datenbit, das aus einem Speicherzellenfeld (nicht dargestellt) herausgelesen worden ist in Abhängigkeit von einem Systemtakt TL, und die Datenbits, welche in den Flip- Flop-Schaltungen gehalten worden sind, werden parallel dem Instruktionsregister 84 und dem Mikroprogrammgeber 85 zugeführt. Wenn die Datenbits durch den Mikroprogrammgeber 85 gesperrt werden, läßt der Mikroprogrammgeber direkt einen Teil der Datenbits als erstes internes Adressensignal passieren, das für eine Vorwähloperation den ersten und zweiten Dekoderschaltungen 86 und 87 zugeführt wird. Dann werden die aus dem Speicherzellenfeld herausgelesenen Datenbits in den ersten und zweiten Wählmodulen bezüglich ihrer Anzahl reduziert. Der Mikroprogrammgeber 85 führt laufend eine Operation zum Erzeugen eines zweiten, internen Adressensignals auf der Basis der verbleibenden Datenbits durch, welches die neue Mikroinstruktionsadresse repräsentiert. Wenn das zweite, interne Adressensignal erzeugt wird, leitet der Mikroprogrammgeber 85 das zweite interne Adressensignal zur dritten Dekoderschaltung 88 für die Endbestimmung der Mikroinstruktionsadresse.
Bei der vorstehend beschriebenen Ausführungsform werden die ersten und zweiten Dekoderschaltungen 23 und 24 direkt von den Flip-Flop-Schaltungen mit Teilen der Datenbits gespeist, wobei jedoch in einer anderen Ausführungsform alle Datenbits von den Flip-Flop-Schaltungen zur Steuerschaltung 34 geleitet werden, und die Steuerschaltung 34 eine Vielzahl interner Adressensignale erzeugt, die der Reihe nach den ersten und zweiten Dekoderschaltungen und der dritten Dekoderschaltung zugeführt werden. Darüberhinaus sind die Pufferschaltungen 45 bis 48 und 28 bis 30 vom Umkehrtyp, es ist jedoch möglich, die Umkehrpufferschaltungen durch Nichtumkehrpufferschaltungen zu ersetzen. Die vorliegende Erfindung wird bei der Instruktionsspeicherung des Mikrocomputers angewendet, die vorliegende Erfindung ist jedoch auch bei einem Instruktions-Festwertspeicher für einen Mikroprozessor, einer Festwertspeichereinrichtung für allgemeinen Zweck, und einer Speichereinrichtung mit direktem Zugriff für einen Allgemeinzweck, anwendbar. Obwohl vorstehend besondere Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben worden sind, ist für den Fachmann klar zu ersehen, daß zahlreiche Änderungen und Modifikationen innerhalb des Schutzumfanges der vorliegenden Erfindung, wie er in den anhängenden Ansprüchen definiert ist, denkbar sind.

Claims

1. Halbleitereinrichtung mit

a) einem Speicherzellenfeld (22) mit einer Vielzahl von in Reihen und Spalten angeordneten Speicherzellen, wobei jede der Speicherzellen ein Datenbit speichert,

b) einer Adressierschaltung (23), die im Betrieb bewirkt, daß eine Vielzahl von Datenbits aus dem Speicherzellenfeld herausgelesen werden;

c) einer Wähleinheit (26, 27), die mit dem Speicherzellenfeld gekoppelt ist, um die Anzahl der Datenbits, welche diese passieren, zu senken,

d) einer Dekodereinheit (24, 25) zugeordnet zur Wähleinheit (26), die im Betrieb Aktivierungssignale erzeugt, um die Wähleinheit mit diesen zum Spezifizieren der passierenden Datenbits, zu versorgen,

e) einem temporären Datenspeichermodul (31, 32, 33), der mit der Wähleinheit gekoppelt ist und im Betrieb die Datenbits zwischenspeichert, die von der Wähleinheit zugeführt werden, wobei die von dem temporären Datenspeichermodul zwischengespeicherten Daten einer Zielschaltung zugeführt werden, und

f) einer Steuerschaltung (34), die im Betrieb auf der Basis von den Datenbits, welche im temporären Datenspeichermodul zwischengespeichert worden sind, ein internes Adressensignal Ad als Ergebnis einer vorbestimmten Operation produziert, dadurch gekennzeichnet, daß die Wähleinheit und die Dekodereinheit jeweils eine Vielzahl von Wählschaltungen mit einer ersten Stufe (26), die an das Speicherzellenfeld gekoppelt ist, und einer Endstufe (27), die an den temporären Datenspeichermodul gekoppelt ist, und eine Vielzahl von Dekoderschaltungen aufweisen, die jeweils der Vielzahl der Wählschaltungen zugeordnet sind,

und daß die Adressierschaltung und die Vielzahl der Dekoderschaltungen mit Ausnahme einer vorbestimmten Dekoderschaltung (25), die der Endstufe zugeordnet ist, durch einen Teil der Datenbits, welche in dem temporären Datenspeichermodul zwischengelagert sind, angetrieben werden, wobei die vorbestimmte Dekoderschaltung durch das interne Adressensignal (Ad) angetrieben wird.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Speicherzellen (22) durch eine Festspeicherzelle gebildet ist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Festspeicherzelle (22) eine Metall-Isolator-Halbleiterstruktur aufweist, wobei der Isolator in Abhängigkeit von einem logischen Pegel des in diesem aufrechterhaltenen Datenbits dünn oder dick ausgebildet ist.

4. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Adressierschaltung (23) eine Vielzahl von Speicherzellen (22) zum Herauslesen der besagten Datenbits spezifiziert, wobei jede Speicherzelle aus jeder der besagten Reihen ausgewählt wird.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die besagten Reihen mit einer vorbestimmten Anzahl gruppiert sind, um eine Vielzahl von Speicherzellengruppen zu bilden, und bei der die erste Stufe (26) des Wählmoduls im Betrieb bewirkt, daß jedes einzelne Datenbit von jeder der Speicherzellengruppen passieren kann.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß jedes der Wählmodule eine Vielzahl von parallel angeordneten Gate- Transistoren (49-52) aufweist.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die zweite Stufe (27) des Wählmoduls weiterhin Pufferschaltungen (45-48) aufweist, die jeweils in Reihe zu jedem der Gate-Transistoren (49-52) gekoppelt sind.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß jede der Pufferschaltungen (45-48) vom Umkehrtyp ist.

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung weiterhin eine Vielzahl von Umkehrpufferschaltungen (28-30) aufweist, die zwischen der Endstufe des Wählmoduls und dem temporären Datenspeichermodul (31-33) parallel gekoppelt sind.

10. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der temporäre Datenspeichermodul eine Vielzahl von zeitgesteuerten Flip- Flop-Schaltungen aufweist, die parallel zwischen der Endstufe des Wählmoduls und dem Empfänger gekoppelt sind.

11. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung als eine Mikroprogramm-Steuereinheit dient.

12. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Steuerschaltung als ein Mikroprogramm-Programmgeber dient.