JPS6258021B2 - - Google Patents
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- JPS6258021B2 JPS6258021B2 JP54169548A JP16954879A JPS6258021B2 JP S6258021 B2 JPS6258021 B2 JP S6258021B2 JP 54169548 A JP54169548 A JP 54169548A JP 16954879 A JP16954879 A JP 16954879A JP S6258021 B2 JPS6258021 B2 JP S6258021B2
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- memory
- cells
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- binary
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4078—Safety or protection circuits, e.g. for preventing inadvertent or unauthorised reading or writing; Status cells; Test cells
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- Engineering & Computer Science (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
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Description
【発明の詳細な説明】
この発明は各セルがマトリクスの行および列間
の交差点に設けられて、マトリクス構成で基板上
に幾何学的に分布されている電荷蓄積用の複数個
のセルから構成された消去可能なメモリ内に格納
されている制御文字を試験するための装置に関す
る。
の交差点に設けられて、マトリクス構成で基板上
に幾何学的に分布されている電荷蓄積用の複数個
のセルから構成された消去可能なメモリ内に格納
されている制御文字を試験するための装置に関す
る。
電荷蓄積を利用したメモリは２進形態で符号化
されているデータを記憶するのに広汎に用いられ
ており、情報要素（情報ビツト）は電荷ｑの形態
でメモリに記録される。この情報ビツトは２つの
２進値「０」および「１」をとることができ、こ
れら値は零に等しいかまたは零と異なつた電荷に
対応する。
されているデータを記憶するのに広汎に用いられ
ており、情報要素（情報ビツト）は電荷ｑの形態
でメモリに記録される。この情報ビツトは２つの
２進値「０」および「１」をとることができ、こ
れら値は零に等しいかまたは零と異なつた電荷に
対応する。
このようなメモリは多くの場合２種類の技術を
用いて製作されている。そのうちの１つはMOS
技術（金属酸化物半導体の英語名の省略形）であ
り、他方のMNOS技術（金属窒素酸化物半導体の
英語名の省略形）である。
用いて製作されている。そのうちの１つはMOS
技術（金属酸化物半導体の英語名の省略形）であ
り、他方のMNOS技術（金属窒素酸化物半導体の
英語名の省略形）である。
MOS技術によつて製作されるメモリは450ない
し1200ｍｓのアクセス時間を有しそして１μｓ台
の消去時間を有する。他方MNOS技術によつて製
作されたメモリは１μｓのアクセス時間を有しそ
して１ないし100ｍｓ台の消去時間を有する。こ
れら２種類の構造の間の大きな相違は、ダイナミ
ツクMOSメモリは１ｍｓに近い時間だけデータ
を蓄積し得るのに対しMNOS技術で製作されたメ
モリは数年に渡りデータを記憶保持し得る点であ
る。上のような利点とは対照的に、両メモリには
多数の外部物理的撹乱により影響を受けるとゆう
欠点がある。例えばこれ等メモリを紫外線放射の
ような電磁放射に曝した場合にはメモリ内に分布
されている電荷の電気量が変り、それによつて記
憶されているデータが変更される可能性がある。
同様にしてアクセスを繰り返すことにより、メモ
リに記憶されている電気量が漸次減少せしめられ
る。さらにこれらメモリの回路に供給される電圧
および電流発生器の制御に故障が生じるとメモリ
に記録されているデータが影響を受けて変更され
る。さらにデータが経年変更されるとゆう欠陥も
ある。このような欠陥は上に述べたように記憶さ
れているデータの完全性および信頼性にとり由々
しい問題である。
し1200ｍｓのアクセス時間を有しそして１μｓ台
の消去時間を有する。他方MNOS技術によつて製
作されたメモリは１μｓのアクセス時間を有しそ
して１ないし100ｍｓ台の消去時間を有する。こ
れら２種類の構造の間の大きな相違は、ダイナミ
ツクMOSメモリは１ｍｓに近い時間だけデータ
を蓄積し得るのに対しMNOS技術で製作されたメ
モリは数年に渡りデータを記憶保持し得る点であ
る。上のような利点とは対照的に、両メモリには
多数の外部物理的撹乱により影響を受けるとゆう
欠点がある。例えばこれ等メモリを紫外線放射の
ような電磁放射に曝した場合にはメモリ内に分布
されている電荷の電気量が変り、それによつて記
憶されているデータが変更される可能性がある。
同様にしてアクセスを繰り返すことにより、メモ
リに記憶されている電気量が漸次減少せしめられ
る。さらにこれらメモリの回路に供給される電圧
および電流発生器の制御に故障が生じるとメモリ
に記録されているデータが影響を受けて変更され
る。さらにデータが経年変更されるとゆう欠陥も
ある。このような欠陥は上に述べたように記憶さ
れているデータの完全性および信頼性にとり由々
しい問題である。
上に述べたような欠陥に鑑み、記憶されたデー
タの完結性を維持するために、いくつかの方法お
よび構成を採用することができよう。例えば有害
な放射を吸収するフイルタを組み込むとか、蓄積
されている電荷に対し再生サイクルを設定すると
か、あるいはまた故障時に動作する電源回路遮断
デバイスを組み込むとかの方法がそれである。メ
モリに格納されているデータを実質的に変更しな
いようにするこのような構成を採用したとしても
或る時点でメモリが放射に曝れないとゆう保証は
ないし、また記憶されているデータの変更を生ぜ
しめるような電気事象が生じないとゆう保証もな
い。
タの完結性を維持するために、いくつかの方法お
よび構成を採用することができよう。例えば有害
な放射を吸収するフイルタを組み込むとか、蓄積
されている電荷に対し再生サイクルを設定すると
か、あるいはまた故障時に動作する電源回路遮断
デバイスを組み込むとかの方法がそれである。メ
モリに格納されているデータを実質的に変更しな
いようにするこのような構成を採用したとしても
或る時点でメモリが放射に曝れないとゆう保証は
ないし、また記憶されているデータの変更を生ぜ
しめるような電気事象が生じないとゆう保証もな
い。
本発明の目的はメモリ内に格納されているデー
タの変更が該データに通常のアクセスを許容する
回路による以外の他の手段によつて生じていない
ことを確認し、秘密を守ることなく、メモリの内
容を気ままにはサーチできないことを可能にする
装置を提供することにある。
タの変更が該データに通常のアクセスを許容する
回路による以外の他の手段によつて生じていない
ことを確認し、秘密を守ることなく、メモリの内
容を気ままにはサーチできないことを可能にする
装置を提供することにある。
本発明による装置はメモリの通常の使用前にそ
のために割り当てられた領域に予め記録されてい
る制御文字を有しそしてこの領域における制御文
字の読取りは常に可能ではあるが、この領域への
他のデータへの書込みは禁止されるような仕方で
メモリ制御回路が設けられている場合に適用可能
である。従つて本発明による装置は制御文字に割
り当てられた記憶領域に格納されている制御文字
を読み取ることができ、この制御文字がメモリの
使用後変更されていないことを確認するためのも
のである。
のために割り当てられた領域に予め記録されてい
る制御文字を有しそしてこの領域における制御文
字の読取りは常に可能ではあるが、この領域への
他のデータへの書込みは禁止されるような仕方で
メモリ制御回路が設けられている場合に適用可能
である。従つて本発明による装置は制御文字に割
り当てられた記憶領域に格納されている制御文字
を読み取ることができ、この制御文字がメモリの
使用後変更されていないことを確認するためのも
のである。
上の定義に従い本発明によれば、制御文字に割
り当てられた領域内の制御文字の読出しを許容
し、該領域へのデータの書込みを禁止する制御手
段が設けられているメモリ内に格納されているデ
ータの完全性を保証するために、電荷蓄積を用い
た消去可能なメモリ領域内に予め記録されておつ
て、予め定められた２進コードを有する制御文字
を試験するための装置において上記制御手段によ
つて読み出された制御文字を該制御文字を上記記
憶領域に記憶する際に予め定められる２進コード
と比較するためのデバイスを備えていることを特
徴とするメモリ内の制御文字の試験装置が提案さ
れる。
り当てられた領域内の制御文字の読出しを許容
し、該領域へのデータの書込みを禁止する制御手
段が設けられているメモリ内に格納されているデ
ータの完全性を保証するために、電荷蓄積を用い
た消去可能なメモリ領域内に予め記録されておつ
て、予め定められた２進コードを有する制御文字
を試験するための装置において上記制御手段によ
つて読み出された制御文字を該制御文字を上記記
憶領域に記憶する際に予め定められる２進コード
と比較するためのデバイスを備えていることを特
徴とするメモリ内の制御文字の試験装置が提案さ
れる。
制御文字が他のメモリ領域のデータよりも大き
な脆さを有していれば、メモリ内に格納されてい
る他のデータ以前にこの制御文字は劣化すること
になる。従つてメモリからデータの読出しを行な
う以前に制御文字を構成するデータを系統的に試
験して、それによりメモリが悪い環境に置れたか
否かを確認し、かつまたメモリ内に格納されてい
るデータが使用可能であるか否かを確認するのが
有利である。本発明は情報の完全性を常時確保す
ることが望まれる全てのデータ処理方式にその大
小を問わず、適用可能である。
な脆さを有していれば、メモリ内に格納されてい
る他のデータ以前にこの制御文字は劣化すること
になる。従つてメモリからデータの読出しを行な
う以前に制御文字を構成するデータを系統的に試
験して、それによりメモリが悪い環境に置れたか
否かを確認し、かつまたメモリ内に格納されてい
るデータが使用可能であるか否かを確認するのが
有利である。本発明は情報の完全性を常時確保す
ることが望まれる全てのデータ処理方式にその大
小を問わず、適用可能である。
本発明の他の特徴や利点は添付図面を参照して
の以下の説明から明らかとなろう。
の以下の説明から明らかとなろう。
第１図の電荷蓄積セルは電流発生器ＩOからス
イツチＩEを介して給電されるコンデンサＣを備
えている。スイツチＩEが閉されると電流発生器
ＩOから給電される電流がコンデンサＣに流れ
て、関係式△Ｑ＝ＩO△ｔに従いスイツチＩEが閉
されている間の時間△ｔに依存して電流量△Ｑが
コンデンサＣに充電される。電流ＩOならびに時
間間隔△ｔに一定値が与えられている場合にはコ
ンデンサＣに供給される電流量も一定である。従
つてスイツチＩEの閉成がn1回繰り返えされる
と、電荷Q1＝n1IO△ｔがコンデンサＣに蓄積され
る。本発明において関心のある用途においては制
御文字に現われるデータ以外のデータを記憶する
のに用いられるものよりも小さい電気量で該制御
文字を構成する記憶セルを充電する必要がある。
この問題は既に述べた原理に従い制御文字用に割
り当てられている蓄積セルを電気量（Q1＝n1IO△
ｔ）で充電しそして他のセルを電気量Q2＝n2IO△
ｔで充電することにより解決される。なおこの場
合n2はスイツチＩEの閉成の反復回数に対応す
る。電気量Q1が電気量Q2より小さくなるように
数n2は数n1より大きくすべきである。セルが電気
量Q1またはQ2で充電されると該セルはコンデン
サＣの端子に電位差ＵL1＝Ｑ１／ＣおよびＵL2＝Ｑ２／
Ｃを 有することになり、ここでＵL2＞ＵL1である。こ
れら電位差はスイツチＩLを閉じることによつて
外部の回路により読み取ることができる。ここで
は述べていない別の具体例において、２つの電圧
U1およびU2を印加することにより、２つの電荷
Q1およびQ2を得ることが可能であることは自明
である。
イツチＩEを介して給電されるコンデンサＣを備
えている。スイツチＩEが閉されると電流発生器
ＩOから給電される電流がコンデンサＣに流れ
て、関係式△Ｑ＝ＩO△ｔに従いスイツチＩEが閉
されている間の時間△ｔに依存して電流量△Ｑが
コンデンサＣに充電される。電流ＩOならびに時
間間隔△ｔに一定値が与えられている場合にはコ
ンデンサＣに供給される電流量も一定である。従
つてスイツチＩEの閉成がn1回繰り返えされる
と、電荷Q1＝n1IO△ｔがコンデンサＣに蓄積され
る。本発明において関心のある用途においては制
御文字に現われるデータ以外のデータを記憶する
のに用いられるものよりも小さい電気量で該制御
文字を構成する記憶セルを充電する必要がある。
この問題は既に述べた原理に従い制御文字用に割
り当てられている蓄積セルを電気量（Q1＝n1IO△
ｔ）で充電しそして他のセルを電気量Q2＝n2IO△
ｔで充電することにより解決される。なおこの場
合n2はスイツチＩEの閉成の反復回数に対応す
る。電気量Q1が電気量Q2より小さくなるように
数n2は数n1より大きくすべきである。セルが電気
量Q1またはQ2で充電されると該セルはコンデン
サＣの端子に電位差ＵL1＝Ｑ１／ＣおよびＵL2＝Ｑ２／
Ｃを 有することになり、ここでＵL2＞ＵL1である。こ
れら電位差はスイツチＩLを閉じることによつて
外部の回路により読み取ることができる。ここで
は述べていない別の具体例において、２つの電圧
U1およびU2を印加することにより、２つの電荷
Q1およびQ2を得ることが可能であることは自明
である。
第２Ａ図および第２Ｂ図はこの様なセルの異な
つた具体例を示す。
つた具体例を示す。
第２Ａ図に示した記憶セルは４つのトランジス
タを有している。トランジスタQ1およびQ2は抵
抗性負荷として用いられており、他方トランジス
タQ3およびQ4はリアクタンス結合されている。
分岐（Q1、Q3）または（Q2、Q4）の一方のトラン
ジスタが導通である時には他方の分岐に情報項目
が記憶される。この情報は給電電圧Ｖccが存在し
ない場合、浮遊容量ＣAまたはＣBによつて保持さ
れる。MOS技術を用いた具体例においては、そ
のコンデンサは回路点ＡまたはＢのレベルにある
Ｎ拡散領域とアース電位にあるＰ型基板により形
成される接合に向つてゆつくり放電する（第２Ｂ
図参照）。この放電作用は第２Ｃ図に示す構造を
有するMNOSトランジスタを用いることによつて
除くことができる。第２Ｃ図において、基板はＮ
型の導電性を有しておつて、２つのＰ型拡散領域
を有しており、そのうち１つの領域はソース電極
に接続され、他の領域はドレン電極に接続されて
いる。Ｎ型基板Ｎの表面には２つのＰ型拡散領域
間で逐次二酸化シリコン層SiO2、窒化シリコン
層Si3O4およびアルミニウム層A1が蓄積されてい
る。
タを有している。トランジスタQ1およびQ2は抵
抗性負荷として用いられており、他方トランジス
タQ3およびQ4はリアクタンス結合されている。
分岐（Q1、Q3）または（Q2、Q4）の一方のトラン
ジスタが導通である時には他方の分岐に情報項目
が記憶される。この情報は給電電圧Ｖccが存在し
ない場合、浮遊容量ＣAまたはＣBによつて保持さ
れる。MOS技術を用いた具体例においては、そ
のコンデンサは回路点ＡまたはＢのレベルにある
Ｎ拡散領域とアース電位にあるＰ型基板により形
成される接合に向つてゆつくり放電する（第２Ｂ
図参照）。この放電作用は第２Ｃ図に示す構造を
有するMNOSトランジスタを用いることによつて
除くことができる。第２Ｃ図において、基板はＮ
型の導電性を有しておつて、２つのＰ型拡散領域
を有しており、そのうち１つの領域はソース電極
に接続され、他の領域はドレン電極に接続されて
いる。Ｎ型基板Ｎの表面には２つのＰ型拡散領域
間で逐次二酸化シリコン層SiO2、窒化シリコン
層Si3O4およびアルミニウム層A1が蓄積されてい
る。
この型のトランジスタは通常電流発生器および
外部電源によつてバイヤスされており、電荷はＰ
型拡散領域から非常に薄にSiO2層を介してグリ
ツドに流れる。トンネル効果が生じ、これにより
電流は窒化シリコン層内に閉じ込められる。外部
電源からの給電がない場合には電荷は窒化シリコ
ン層に局在することになる。
外部電源によつてバイヤスされており、電荷はＰ
型拡散領域から非常に薄にSiO2層を介してグリ
ツドに流れる。トンネル効果が生じ、これにより
電流は窒化シリコン層内に閉じ込められる。外部
電源からの給電がない場合には電荷は窒化シリコ
ン層に局在することになる。
電荷蓄積メモリ内への制御文字の書込みは第３
図に示す装置によつて行なわれる。この図におい
て、蓄積もしくは記憶メモリ１は1200記憶セルの
容量を有する100列12行のメモリである。図示の
具体例においてはメモリは数０から数299まで延
びるそれぞれ４ビツトの300の場所に分割されて
いる。ここで数０、１、２、３は行０にこの順序
で割り当てられ、数３、４、５は行１に割り当て
られ、以下同様に割当てがなされている。100行
がアドレス・デコーダDADM４によつて選択さ
れる。４ビツト場所の位置は１つの行において位
置デコーダＤ・POS３により選択される。デコー
ダＤ・ADM４は２進計数器Ｃ・DAM５の出力０
−６の組合せを復号もしくは解読する。この計数
器はアンド・ゲート８の出力端子４を介して発生
されるタイミング信号により入力端子ＣKにより
駆動させる４つのフリツプ・フロツプを有する計
数器６の出力２から発生されて、入力端子ＣKに
現われる２進信号をベースに前進する。
図に示す装置によつて行なわれる。この図におい
て、蓄積もしくは記憶メモリ１は1200記憶セルの
容量を有する100列12行のメモリである。図示の
具体例においてはメモリは数０から数299まで延
びるそれぞれ４ビツトの300の場所に分割されて
いる。ここで数０、１、２、３は行０にこの順序
で割り当てられ、数３、４、５は行１に割り当て
られ、以下同様に割当てがなされている。100行
がアドレス・デコーダDADM４によつて選択さ
れる。４ビツト場所の位置は１つの行において位
置デコーダＤ・POS３により選択される。デコー
ダＤ・ADM４は２進計数器Ｃ・DAM５の出力０
−６の組合せを復号もしくは解読する。この計数
器はアンド・ゲート８の出力端子４を介して発生
されるタイミング信号により入力端子ＣKにより
駆動させる４つのフリツプ・フロツプを有する計
数器６の出力２から発生されて、入力端子ＣKに
現われる２進信号をベースに前進する。
レジスタRADQ９は選択される４ビツト記憶場
所の２進アドレスを記憶している９つのフリツ
プ・フロツプを有するシフトレジスタである。該
レジスタの入力端子ＣKにはアンド・ゲート８か
ら発生されるタイミング信号が印加される。初期
設定に際してこのレジスタにはアドレス線ＡOに
在るアドレス・ビツトが装入される。レジスタ
RADQの出力端２は減算器１１の入力端１に接続
されている。レジスタ１０も９個のフリツプ・フ
ロツプを有するシフトレジスタであつて、その１
部はアンド・ゲート８から到来して入力端ＣKに
印加されるタイミング信号により駆動される。初
期設定に際してこのレジスタには２つのスイツチ
ＩOなしいI8により数３が装入される。その出力
端２は減算器１１の入力端２に接続されている。
レジスタ１０の出力端２はループ形態でその入力
端１に帰還されておつて、従つて出力ビツトはシ
フト動作中その入力端に再装入される。減算器１
１はビツト・ベースでレジスタRADQ９およびレ
ジスタ１０の内容の減算を行ない、出力端３に現
われるその結果はレジスタRADQの入力端１に再
装入される。減算動作の終時にはレジスタRADQ
は従つて３単位だけ減少した動作開始アドレスの
値を格納していることになる。出力３で比較器１
２はレジスタRADQの用容が10進数３だけ小さい
ことを表わす。なおこの比較器１２はその入力端
１を介してレジスタRADQの出力端に接続されて
おり、また該比較器の入力端２はレジスタ１０に
接続されている。該レジスタ１０はその出力端３
に10進数３に対応する２進数0000000011を発生す
る。他方比較器１２の出力端３はアンド・ゲート
８の入力端３に接続されると共にインバータ１３
の入力端１に接続されそして該インバータ１３の
出力端２は位置デコーダ３およびメモリ・アドレ
ス・デコーダDADM４の有効入力端子に接続さ
れている。アンド・ゲート８はその入力端１にク
ロツク・パルス発生器７から供給される信号を受
けそして入力端２で全アドレシング動作を制御す
る「開始」信号を受ける。メモリ１はアドレシン
グ装置によつて算出されたアドレスでメモリに書
き込まれるまたは読み出されるデータを格納して
いるデータ・レジスタRD２に接続されている。
このレジスタはデータ線路DOを介して外部装置
に接続されている。メモリ１およびレジスタRD
は書込みおよび読出しモードにおいて信号Ｅおよ
びL1によつて制御される。
所の２進アドレスを記憶している９つのフリツ
プ・フロツプを有するシフトレジスタである。該
レジスタの入力端子ＣKにはアンド・ゲート８か
ら発生されるタイミング信号が印加される。初期
設定に際してこのレジスタにはアドレス線ＡOに
在るアドレス・ビツトが装入される。レジスタ
RADQの出力端２は減算器１１の入力端１に接続
されている。レジスタ１０も９個のフリツプ・フ
ロツプを有するシフトレジスタであつて、その１
部はアンド・ゲート８から到来して入力端ＣKに
印加されるタイミング信号により駆動される。初
期設定に際してこのレジスタには２つのスイツチ
ＩOなしいI8により数３が装入される。その出力
端２は減算器１１の入力端２に接続されている。
レジスタ１０の出力端２はループ形態でその入力
端１に帰還されておつて、従つて出力ビツトはシ
フト動作中その入力端に再装入される。減算器１
１はビツト・ベースでレジスタRADQ９およびレ
ジスタ１０の内容の減算を行ない、出力端３に現
われるその結果はレジスタRADQの入力端１に再
装入される。減算動作の終時にはレジスタRADQ
は従つて３単位だけ減少した動作開始アドレスの
値を格納していることになる。出力３で比較器１
２はレジスタRADQの用容が10進数３だけ小さい
ことを表わす。なおこの比較器１２はその入力端
１を介してレジスタRADQの出力端に接続されて
おり、また該比較器の入力端２はレジスタ１０に
接続されている。該レジスタ１０はその出力端３
に10進数３に対応する２進数0000000011を発生す
る。他方比較器１２の出力端３はアンド・ゲート
８の入力端３に接続されると共にインバータ１３
の入力端１に接続されそして該インバータ１３の
出力端２は位置デコーダ３およびメモリ・アドレ
ス・デコーダDADM４の有効入力端子に接続さ
れている。アンド・ゲート８はその入力端１にク
ロツク・パルス発生器７から供給される信号を受
けそして入力端２で全アドレシング動作を制御す
る「開始」信号を受ける。メモリ１はアドレシン
グ装置によつて算出されたアドレスでメモリに書
き込まれるまたは読み出されるデータを格納して
いるデータ・レジスタRD２に接続されている。
このレジスタはデータ線路DOを介して外部装置
に接続されている。メモリ１およびレジスタRD
は書込みおよび読出しモードにおいて信号Ｅおよ
びL1によつて制御される。
次に第５図のシーケンス・ダイヤグラムを参照
して装置の動作を説明する。初期設定に際して制
御文字のアドレスが２進形態でレジスタRADQ９
に供給され、他方10進数３はレジスタ１０に格納
される。この初期設定が完了すると、アンド・ゲ
ート８の入力端２に印加される「起動」信号によ
つてアドレス計算が行なわれる。レジスタRADQ
９、レジスタ１０および減算器により構成される
回路は９クロツク・パルス毎に一度だけ演算
ADQ＝ADQ−３を実行する。同時に計数器
CADMは９クロツク・パルス毎に１ステツプず
つ前進せしめられる。このサイクルはレジスタ
ADQの内容が10進数３よりも小さくなる迄続
く。レジスタADQの内容が10進数３よりも小さ
くなると計数器CADMは探索している記憶場所
の行アドレスを格納しておりそして計数器RADQ
はこの場所の桁もしくは位置アドレス（POS）を
格納している。このようにして選択された記憶場
所における制御文字の書込みがアドレス計算の終
末と「起動」信号の復帰とを分離する期間中線路
Ｅに特定数の書込み「tops」を伝送することによ
り行なわれる。制御文字を形成する記憶セルの充
電周期の長さは従つてこの期間長に依存する。
して装置の動作を説明する。初期設定に際して制
御文字のアドレスが２進形態でレジスタRADQ９
に供給され、他方10進数３はレジスタ１０に格納
される。この初期設定が完了すると、アンド・ゲ
ート８の入力端２に印加される「起動」信号によ
つてアドレス計算が行なわれる。レジスタRADQ
９、レジスタ１０および減算器により構成される
回路は９クロツク・パルス毎に一度だけ演算
ADQ＝ADQ−３を実行する。同時に計数器
CADMは９クロツク・パルス毎に１ステツプず
つ前進せしめられる。このサイクルはレジスタ
ADQの内容が10進数３よりも小さくなる迄続
く。レジスタADQの内容が10進数３よりも小さ
くなると計数器CADMは探索している記憶場所
の行アドレスを格納しておりそして計数器RADQ
はこの場所の桁もしくは位置アドレス（POS）を
格納している。このようにして選択された記憶場
所における制御文字の書込みがアドレス計算の終
末と「起動」信号の復帰とを分離する期間中線路
Ｅに特定数の書込み「tops」を伝送することによ
り行なわれる。制御文字を形成する記憶セルの充
電周期の長さは従つてこの期間長に依存する。
メモリへの制御文字の装入はメモリ・モジユー
ルを製品の完成時に該メモリと協働する他の回路
と組み合わせる以前の制動段階中に行なわれる。
製品が完成した時には制御領域内に誤てデータが
書き込まれるのを阻止する必要がある。第４図は
制御文字の記入もしくは装入後にメモリ・アドレ
ス回路に製造中付加すべきデバイスを示す。この
デバイスにはデコーダ１４およびアンド・ゲート
１５が含まれる。デコーダ１４の入力端はアドレ
ス線ＡOに接続され、その出力端は２入力端を有
するアンド・ゲート１５の１つの入力端に接続さ
れそしてこのアンド・ゲート１５の他の入力端に
は書込み信号Ｅが印加されてそして該アンド・ゲ
ートの出力は「書込み」モードにおいてデータ・
レジスタRDおよびメモリ１に置数される。この
ようにして制御文字のアドレスを定める２進組合
せに対応する２進組合せがアドレス線ＡOに現わ
れるとメモリおよびレジスタRD２への装入もし
くは記入は禁止される。従つてこのデバイスは制
御領域への書き込みを禁止するものであるがしか
しながらこの領域からの読み取りを禁止するもの
ではない。比較器１６は入力端１を有し、この入
力端１はデータ線路ＤOに接続されておりそして
その入力端２ないし５でメモリの制御領域に予め
記録されている予め定められたコードに対応する
データ・ビツトを受ける。このコードはスイツチ
I3ないしI6を介して入力端２ないし５に供給され
る。メモリ１の制御領域の内容の読出しが行なわ
れると制御文字はデータ線ＤOに出されて比較器
１６により入力端２ないし５に存在するデータ・
ビツトと比較される。線路ＤOに存在する情報と
入力端２ないし５に存在する情報とが等しい場合
には比較器１６の出力端６から２進信号が発生さ
れる。この場合読み出された制御文字は正しいと
確認される。これに対して上記２つの情報が等し
くない場合には比較器１６の出力端６に現われる
２進信号は反対の２進値をとり、制御文字は正し
くないと認定され、従つてメモリ１に格納されて
いるデータは変更されなければならない。
ルを製品の完成時に該メモリと協働する他の回路
と組み合わせる以前の制動段階中に行なわれる。
製品が完成した時には制御領域内に誤てデータが
書き込まれるのを阻止する必要がある。第４図は
制御文字の記入もしくは装入後にメモリ・アドレ
ス回路に製造中付加すべきデバイスを示す。この
デバイスにはデコーダ１４およびアンド・ゲート
１５が含まれる。デコーダ１４の入力端はアドレ
ス線ＡOに接続され、その出力端は２入力端を有
するアンド・ゲート１５の１つの入力端に接続さ
れそしてこのアンド・ゲート１５の他の入力端に
は書込み信号Ｅが印加されてそして該アンド・ゲ
ートの出力は「書込み」モードにおいてデータ・
レジスタRDおよびメモリ１に置数される。この
ようにして制御文字のアドレスを定める２進組合
せに対応する２進組合せがアドレス線ＡOに現わ
れるとメモリおよびレジスタRD２への装入もし
くは記入は禁止される。従つてこのデバイスは制
御領域への書き込みを禁止するものであるがしか
しながらこの領域からの読み取りを禁止するもの
ではない。比較器１６は入力端１を有し、この入
力端１はデータ線路ＤOに接続されておりそして
その入力端２ないし５でメモリの制御領域に予め
記録されている予め定められたコードに対応する
データ・ビツトを受ける。このコードはスイツチ
I3ないしI6を介して入力端２ないし５に供給され
る。メモリ１の制御領域の内容の読出しが行なわ
れると制御文字はデータ線ＤOに出されて比較器
１６により入力端２ないし５に存在するデータ・
ビツトと比較される。線路ＤOに存在する情報と
入力端２ないし５に存在する情報とが等しい場合
には比較器１６の出力端６から２進信号が発生さ
れる。この場合読み出された制御文字は正しいと
確認される。これに対して上記２つの情報が等し
くない場合には比較器１６の出力端６に現われる
２進信号は反対の２進値をとり、制御文字は正し
くないと認定され、従つてメモリ１に格納されて
いるデータは変更されなければならない。
第３図に関しての説明で既に述べたアドレシン
グ回路が第４図にも示されている。実際上の問題
として制御文字の記入のための制動段階中に用い
られたものと同じアドレシング回路を製品の仕上
げに再使用することには何等支障はない。
グ回路が第４図にも示されている。実際上の問題
として制御文字の記入のための制動段階中に用い
られたものと同じアドレシング回路を製品の仕上
げに再使用することには何等支障はない。
上に述べたのは本発明の好ましい具体例であつ
て、これら本発明を限定するものではなく、デー
タ処理技術に精通している当業者にとつては本発
明の範囲を逸脱することなく、本例の具体化を容
易に想到し得るであることは多言を要しない。
て、これら本発明を限定するものではなく、デー
タ処理技術に精通している当業者にとつては本発
明の範囲を逸脱することなく、本例の具体化を容
易に想到し得るであることは多言を要しない。
第１図は電荷蓄積を用いたメモリ・セルを略示
する図、第２Ａ図、第２Ｂ図および第２Ｃ図は
MOS技術ならびにMNOS技術により製作された
メモリ・セルの構成を示し、第３図は電荷蓄積メ
モリに制御文字を装入するのに要求される装置を
示す略図、第４図は制御文字が記入されそして読
出しモードにおいては該制御文字へのアクセスを
許容し、書込みモードにおいては該制御文字への
アクセスを禁止する制御回路と組み合わされた電
荷蓄積メモリを示すダイヤグラムそして第５図は
制御文字の記入に必要とされる段階の時間的シー
ケンスを示すダイヤグラムである。 １……記憶メモリ、３……位置デコーダ、６…
…計数器、７……クロツクパルス発生器、８，１
５……アンド・ゲート、１０……レジスタ、１１
……減算器、１２，１６……比較器、１３……イ
ンバータ、１４……デコーダ、ＩO……電流発生
器、ＩE……スイツチ、Ｃ……コンデンサ。
する図、第２Ａ図、第２Ｂ図および第２Ｃ図は
MOS技術ならびにMNOS技術により製作された
メモリ・セルの構成を示し、第３図は電荷蓄積メ
モリに制御文字を装入するのに要求される装置を
示す略図、第４図は制御文字が記入されそして読
出しモードにおいては該制御文字へのアクセスを
許容し、書込みモードにおいては該制御文字への
アクセスを禁止する制御回路と組み合わされた電
荷蓄積メモリを示すダイヤグラムそして第５図は
制御文字の記入に必要とされる段階の時間的シー
ケンスを示すダイヤグラムである。 １……記憶メモリ、３……位置デコーダ、６…
…計数器、７……クロツクパルス発生器、８，１
５……アンド・ゲート、１０……レジスタ、１１
……減算器、１２，１６……比較器、１３……イ
ンバータ、１４……デコーダ、ＩO……電流発生
器、ＩE……スイツチ、Ｃ……コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 消去可能なメモリの制御ゾーン内に蓄積され
ている或る所定の２進コードを有する制御文字の
試験装置であつて、 前記メモリは複数個のデータ蓄積ゾーンを有
し、 前記ゾーンの全ては２進ビツト値のための複数
個の消去可能なメモリ・セルを有し、 該制御文字は該制御ゾーン内に蓄積されて、該
メモリのデータ蓄積ゾーンに蓄積されているデー
タの完全性を確実にするものであり、 該メモリに結合された制御手段を含んでいて、
該制御ゾーンのセル内に蓄積されている２進値を
読み取るようにされ、また、該制御ゾーンのセル
内に２進値の書き込みを禁止するようにされてお
り、 該制御手段に応答する手段を含んでいて、該制
御ゾーンのセルから読み取られたビツト値を該制
御ゾーンのセルのビツト値に対する所定のビツト
値と比較するようにされており、 該所定のビツト値は該所定の２進コードに依存
するようにされている、 制御文字の試験装置。 ２ 該メモリ制御手段には、メモリ・ゾーンに対
するメモリ・アドレス信号に応答するメモリ・ア
ドレス手段が含まれており、該メモリ・アドレス
手段に結合されている該制御ゾーンに対するアド
レス信号に応答して、該制御ゾーンにおける任意
のセルへの２進値の書き込みを防止するようにさ
れる特許請求の範囲第１項に記載の制御文字の試
験装置。 ３ メモリに蓄積されている２進データ値が信頼
性のあるものか否かを決定するための消去可能な
メモリにおいける制御文字の試験装置であつて、 前記メモリは複数個のアドレス可能なゾーンに
分割され、 各ゾーンには２進ビツト値を蓄積するための複
数個のセルが含まれ、 該複数個のゾーンは、或る１個のゾーンの中の
或る１個のセル内のビツト値が不所望の周囲条件
のために不所望な変化をしたときには、他方のゾ
ーンの或る１個のセル内のビツト値の不所望の変
化が伴うように配列されており、 或る１個のゾーンのセルに或る所定の２進ビツ
ト・シーケンスを書き込み、次いで、前記メモリ
の他方のゾーンに２進ビツト値を書き込んでいる
間は前記或る１個のゾーンのセルを切り離してお
き、前記或る１個のゾーン内のセルのビツト値の
変化は該不所望の周囲条件にのみ応答して生起す
るようにされ、データ処理装置の動作に関して該
メモリの正常な動作の間に前記他方のゾーンのセ
ルに対する２進ビツト値の書き込み／読み取りを
行い、また、前記或る１個のゾーンにおけるセル
からの２進ビツト値の読み取りを行い、前記或る
１個のゾーンにおけるセルから読み取られた２進
ビツト値を１個のゾーンのセル内に書き込まれた
或る所定のビツト・シーケンスと比較するように
されている制御文字の試験装置。 ４ 或る１個のゾーンのセルから読み取られた２
進値と所定のビツト・シーケンスとの間の差異を
指示する比較に応答して、メモリに蓄積されてい
る２進ビツト値が信頼性のないものであることを
知らせるようにされている特許請求の範囲第３項
に記載の制御文字の試験装置。 ５ 消去可能なメモリであつて、前記メモリは複
数個のアドレス可能なゾーンに分割され、各ゾー
ンには２進ビツト値を蓄積するための複数個のセ
ルが含まれ、該複数個のゾーンは、或る１個のゾ
ーンの中の或る１個のセル内のビツト値が不所望
の周囲条件のために不所望な変化をしたときに
は、他方のゾーンの或る１個のセル内のビツト値
の不所望の変化が伴うように配列されている前記
消去可能なメモリ、 或る１個のゾーンのセル内に或る所定の２進ビ
ツト・シーケンスを書き込むための手段、 データ処理装置の動作に関して該メモリの正常
な動作の間に他方のゾーンのセルに対する２進ビ
ツト値の書き込み／読み取りを行い、また、該或
る１個のゾーンのセルから２進ビツト値を読み取
るための手段、 前記書き込み／読み取りのための手段に応答す
る手段であつて、該ビツト・シーケンスが該或る
１個のゾーンに書き込まれた後で、ビツト値を該
メモリに書き込んでいる間に前記或る１個のゾー
ンのセルを分離して、前記１個のゾーンにおける
セルのビツト値の変化は該不所望の周囲条件にの
み応答して生起するようにされるためのもの、お
よび 該或る１個のゾーンのセルから読み取られた２
進ビツト値を１個のゾーンのセルに書き込まれた
所定のビツト・シーケンスと比較するための手
段、 の組み合わせからなる制御文字の試験装置。 ６ 該比較手段には、所定のシーケンスに関し、
１個のゾーンの複数個のセルから読み取られた２
進ビツト値間の差異に応答して、メモリに蓄積さ
れている２進ビツト値には信頼性がないことを知
らせるための手段が含まれている特許請求の範囲
第５項に記載の組み合わせからなる制御文字の試
験装置。 ７ メモリに蓄積されている２進ビツト値が信頼
性のあるものか否かを決定するための消去可能な
メモリにおける制御文字の試験装置であつて、 該メモリは複数個のアドレス可能なゾーンに分
割され、 各ゾーンには２進ビツト値を蓄積するための複
数個のセルが含まれ、 該複数個のゾーンは、或る１個のゾーンの中の
或る１個のセル内のビツト値が不所望の周囲条件
のために不所望な変化をしたときには、他方のゾ
ーンの或る１個のセル内のビツト値の不所望の変
化が伴うように配列されており、 該メモリのゾーンに対するアドレス手段、 該アドレス手段に対して供給される或る１個の
ゾーンのためのアドレス信号に応答して、或る所
定の２進ビツト・シーケンスを前記或る１個のゾ
ーンのセル内に書き込むための手段、 制御信号に応答する手段であつて、該ビツト・
シーケンスが或る１個のゾーンに書き込まれた後
で、ビツト値を該メモリに書き込んでいる間に、
該アドレス手段を前記或る１個のゾーンのセルか
ら切り離して、前記或る１個のゾーン内のセルに
おけるビツト値の変化が不所望の周囲条件にのみ
応答して生起するようにされた前記手段を含み、 前記アドレス手段は、データ処理装置の動作に
関して該メモリの正常な動作の間に、他方のゾー
ンのセルに対する２進ビツト値の書き込み／読み
取りを可能にし、また、該或る１個のゾーンのセ
ルからの２進ビツト値を読み取るようにされてお
り、 比較手段により、該或る１個のゾーンのセルか
ら読み取られた２進ビツト値を１個のゾーンのセ
ルに書き込まれた所定のビツト・シーケンスと比
較するようにされている制御文字の試験装置。 ８ 該比較手段には、所定のシーケンスに関し、
１個のゾーンの複数個のセルから読み取られた２
進ビツト値間の差異に応答して、メモリに蓄積さ
れている２進ビツト値には信頼性がないことを知
らせるための手段が含まれている特許請求の範囲
第７項に記載の制御文字の試験装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7836545A FR2445587A1 (fr) | 1978-12-27 | 1978-12-27 | Dispositif de test d'un caractere temoin inscrit dans une memoire |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5595154A JPS5595154A (en) | 1980-07-19 |
| JPS6258021B2 true JPS6258021B2 (ja) | 1987-12-03 |
Family
ID=9216599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16954879A Granted JPS5595154A (en) | 1978-12-27 | 1979-12-27 | Device for testing control characters stored in memory |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0016295A1 (ja) |
| JP (1) | JPS5595154A (ja) |
| BR (1) | BR7908579A (ja) |
| ES (1) | ES487298A1 (ja) |
| FR (1) | FR2445587A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2455320B1 (fr) * | 1979-04-25 | 1986-01-24 | Cii Honeywell Bull | Dispositif de recyclage de supports d'enregistrement identifiables a l'aide de donnees d'identification et composes de memoires monolithiques non volatiles effacables |
| JPS5764397A (en) * | 1980-10-03 | 1982-04-19 | Olympus Optical Co Ltd | Memory device |
| US4438512A (en) * | 1981-09-08 | 1984-03-20 | International Business Machines Corporation | Method and apparatus for verifying storage apparatus addressing |
| DE3133304A1 (de) * | 1981-08-22 | 1983-03-03 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zur erhoehung der zuverlaessigkeit von halbleiterspeichern in kraftfahrzeugen |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277993A (en) * | 1975-12-24 | 1977-06-30 | Toshiba Corp | Numeric controller |
| JPS52112243A (en) * | 1976-03-17 | 1977-09-20 | Nippon Signal Co Ltd:The | Error detection system for exclusive reading memory |
| JPS5346235A (en) * | 1976-10-08 | 1978-04-25 | Hitachi Ltd | Memory check system |
-
1978
- 1978-12-27 FR FR7836545A patent/FR2445587A1/fr active Granted
-
1979
- 1979-12-19 EP EP79401041A patent/EP0016295A1/fr not_active Withdrawn
- 1979-12-27 BR BR7908579A patent/BR7908579A/pt not_active IP Right Cessation
- 1979-12-27 JP JP16954879A patent/JPS5595154A/ja active Granted
- 1979-12-27 ES ES487298A patent/ES487298A1/es not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277993A (en) * | 1975-12-24 | 1977-06-30 | Toshiba Corp | Numeric controller |
| JPS52112243A (en) * | 1976-03-17 | 1977-09-20 | Nippon Signal Co Ltd:The | Error detection system for exclusive reading memory |
| JPS5346235A (en) * | 1976-10-08 | 1978-04-25 | Hitachi Ltd | Memory check system |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2445587B1 (ja) | 1982-09-17 |
| BR7908579A (pt) | 1980-07-08 |
| JPS5595154A (en) | 1980-07-19 |
| FR2445587A1 (fr) | 1980-07-25 |
| ES487298A1 (es) | 1980-09-16 |
| EP0016295A1 (fr) | 1980-10-01 |
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