KR920001529A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR920001529A
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Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 랜덤 억세스 메모리 장치 배열을 도시하는 블럭 다이어그램.
제7도는 본 발명에 따른 또다른 랜덤 억세스 메모리 장치에 내장한 워드 라인 구동 유닛의 회로 배열을 도시하는 회로 다이어그램.

Claims (5)

  1. a)행 및 열로 배열되고, 전기 충전 형태로 데이타 비트를 각각 저장하며, 스위칭 트랜지스터 Qn41을 각각 구비하는 다수의 메모리 셀(M11 내지 Mmn)과, b)상기 메모리셀의 상기 행과 각각 관련되며, 상기 메모리 셀의 상기 행의 상기 스위칭 트랜지스터의 게이트 전극에 결합되는 다수의 워드 라인(W1 내지 Wm)과, c)행 어드레스스트로브 신호(RAS)에 응답하고, 상기 워드 라인들중 한 라인을 선정하기 위해 행 어드레스 비트를 디코딩하는 동작을 행하는 행 선택 유닛(44)과, d)상기 메모리셀의 열과 관계하며, 상기 워드 라인들중 상기 한 라인에 결합된 상기 메모리 셀로부터 판독되는 상기 데이타를 전송하는 다수의 비트 라인 쌍(BLP41 내지 BLP4n)을 포함하는 단일 반도체 칩(4)상에 구성된 반도체 메모리장치에 있어서, e)상기 스위치 트랜지스터 및 상기 비트 라인 쌍을 통해 상기 워드 라인들 중 상기 한 라인에 결합된 상기 메모리 셀로부터 상기 데이타 비트가 판독되도록 상기 워드 라인들 중 한 라인을 구동함과 아울러, 상기 워드 라인들중 상기 한 라인을 제1위상의 판독 동작으로 상기 스위칭 트랜지스터의 한계 레벨과 크게 차이가 나는 제1전압 레벨(Vhl)로 부스팅하고, 상기 워드 라인들중 상기 한 라인을 상기 제1위상 다음의 상기 제2위상에서 상기 제1전압 레벨보다는 상기 한계 레벨에 가까운 제2전압레벨(Vh2)로 시프팅하고, 상기 워드 라인들 중 한 라인을 상기 제2위상 다음의 제3위상에서 상기 제2전답 레벨보다는 상기 한계 레벨과 크게 차이가 나는 제3전압 레벨(Vh3)로 부스팅하는 워드 라인 구동수단(45-46,71)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 데이타 비트가 상기 제1위상에서 상기 관련 비트라인 쌍에서 작은 차 전압을 발생시키기 위해 상기 스위칭 트랜지스터를 통해 상기 메모리 셀로부터 판독되고, 상기 제2위상은 각각 상기 비트 라인쌍에 결합된 감지 증폭기 회로(SA41 내지 SA4n)에 의해 상기 작은 차 전압이 전개된 후에 발생되며, 상기 제3위상은 상기 비트 라인 쌍의 상기 데이타 비트를 상기 워드 라인들 중 한 라인에 결합된 상기 메모리 셀에 복귀시키도록 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 워드 라인 구동 수단(45-46)이 e-1)상기 제1전압 레벨을 발생시키는 주 부트스트래핑 회로(45a)와, e-2)고통 노드(CN11)을 상기 주 부트스트래핑 회로와 로우 전압 레벨 소스(GND)에 선택적으로 결합시키는 선택회로(45b)와, e-3)상기 워드 라인에 각각 결합되고 그리고 상기 행선택 유닛의 제어하에서 상기 공통 노드에 선택적으로 결합되는 다수의 전송 회로(45l내지 45m)와, e-4)상기 공통 노드를 상기 제1전압레벨에서 상기 제2전압 레벨로 방전시키는 방전회로(46a)와, e-5)상기 공통 노드를 상기 제2전압 레벨에서 상기 제3전압 레벨로 부스팅하는 보조 부트스트래핑 회로(46b)를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 워드 라인 구동수단(71)이 e-1)상기 제1, 제2및 제3전압 레벨을 순차적으로 발생시키는 부트스트래핑 회로(71a)와, e-2)공통 노드(CN11)을 상기 부트스트래핑 회로와 로우 전압 레벨 소스(GND)에 선택적으로 결합시키는 선택회로(71b)와, e-3)상기 워드 라인에 각각 결합되고 그리고 상기 행 선택 유닛의 제어하에서, 상기 공통 노드에 선택적으로 결합되는 다수의 전송회로(721 내지 72m)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 부트스트래핑 회로가 파워 전압 레벨 소스(Vcc)와 부팅 노드(BN21)사이에 결합되어상기 부팅 노드를 선 충전시키는 제6선 충전트랜지스터(Qp71)와, 제4내부 제어 신호(F1)을 공급 받는 인버팅 회로(INV71)와, 상기 인버팅 회로에 결합되고, 제5내부 제어 신호(F6)의 존재시 인에이블 되어 부트스트래핑 동작을 제어하는 NORM 게이트(NR71)과, 상기 NOR 게이트의 출력 노드에 결합된 직렬 결합의 인버팅 회로(INV72-INV73)와, 상기 직렬 결합의 인버팅 회로와 상기 부팅 노드사이에 결합되는 제4부트스트래핑 캐패시터(CP71)를 포함하며, 상기 제4내부 제어 신호와 상기 제1및 제3위상에서 활성 레벨로 시프트되어, 상기 제4부트스트래핑 캐패시터로 하여금 상기 부팅노드를 부스팅 하도록 하고, 상기 제5내부 제어 신호가 상기 제2위상에서 비활성 레벨을 유지하여 상기 제1위상에서의 상기 부트스트래핑 동작을 취소시키는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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