JPS60179993A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
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- JPS60179993A JPS60179993A JP59035494A JP3549484A JPS60179993A JP S60179993 A JPS60179993 A JP S60179993A JP 59035494 A JP59035494 A JP 59035494A JP 3549484 A JP3549484 A JP 3549484A JP S60179993 A JPS60179993 A JP S60179993A
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- JP
- Japan
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- signal
- circuit
- writing
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ランダムアクセスメモリに＋”ｉ−１スる
もので、特にノリチャーソ回′ｉ：４を有するメモリの
特性の向上に係る。
もので、特にノリチャーソ回′ｉ：４を有するメモリの
特性の向上に係る。
近年、半導体メモリ装置は、高集積化が進むとともに、
高速化および低消費電力化が要求されている。この様な
要求に答えるために、スタティック型のランダムアクセ
スメモリにおいては、アドレストランジションディテク
タを用い、その出力・ぐルスによシ内部回路をダイナミ
ック的ＶＣｆＩ！ｈ作させ、高速化と低消費電力化を図
る方法が採用されている。
高速化および低消費電力化が要求されている。この様な
要求に答えるために、スタティック型のランダムアクセ
スメモリにおいては、アドレストランジションディテク
タを用い、その出力・ぐルスによシ内部回路をダイナミ
ック的ＶＣｆＩ！ｈ作させ、高速化と低消費電力化を図
る方法が採用されている。
第１図は、上’ｆＨ２アドレストランジションディテク
タの出力・やルスを用い、ビット線のプリチャージを行
なうことにより高速化を図ったランダムアクセスメモリ
を示している。図において、１１はアドレストランジシ
ョンディテクタを有するアドレス入力回路で、このアド
レス人力回ｆ１％ １１のアドレス入力端子１１ｈには
アドレス信号Ａが供給され、その出力はプリチャージｊ
ｉｌｔ御回路１２、行デコーダ１３および列デコーダ１
４に供給される。上記グリチャージ制御回路１２の出力
（プリチャージ制御信号ｐｓ）は、ビット１ｆｉＪ Ｂ
Ｌ １ ｒ Ｂ Ｌｌ 〜Ｂ Ｌｎ ＋ Ｂ Ｌｌｌ
の一端がそれぞれ接続されるプリチャージ回路１５に供
給される。上記ビット線ＢＬＩ 、 ＢＬＩ −ＢＬｎ
、ＢＬｎと交差して、上記行デコーダ１３の出力が供給
されるワード１．ｄ Ｗ Ｌ、〜ＷＬｍが配設され、ビ
ット線ＲＬＩ 、ＢＬ４−ＢＬｎ ＊ ＢＬｎとワード
線ＷＬｔ〜ＷＬｍとの各交差位置には、メモリセルＭｌ
ｌ〜Ｍｍｎがそれぞれ配設される。上記ビット線ＢＬ、
。
タの出力・やルスを用い、ビット線のプリチャージを行
なうことにより高速化を図ったランダムアクセスメモリ
を示している。図において、１１はアドレストランジシ
ョンディテクタを有するアドレス入力回路で、このアド
レス人力回ｆ１％ １１のアドレス入力端子１１ｈには
アドレス信号Ａが供給され、その出力はプリチャージｊ
ｉｌｔ御回路１２、行デコーダ１３および列デコーダ１
４に供給される。上記グリチャージ制御回路１２の出力
（プリチャージ制御信号ｐｓ）は、ビット１ｆｉＪ Ｂ
Ｌ １ ｒ Ｂ Ｌｌ 〜Ｂ Ｌｎ ＋ Ｂ Ｌｌｌ
の一端がそれぞれ接続されるプリチャージ回路１５に供
給される。上記ビット線ＢＬＩ 、 ＢＬＩ −ＢＬｎ
、ＢＬｎと交差して、上記行デコーダ１３の出力が供給
されるワード１．ｄ Ｗ Ｌ、〜ＷＬｍが配設され、ビ
ット線ＲＬＩ 、ＢＬ４−ＢＬｎ ＊ ＢＬｎとワード
線ＷＬｔ〜ＷＬｍとの各交差位置には、メモリセルＭｌ
ｌ〜Ｍｍｎがそれぞれ配設される。上記ビット線ＢＬ、
。
Ｂ Ｌｌ”−Ｂ Ｌｎ ｌ Ｂ Ｌｎの他端には、書き
込み回路ノロが接続され、この書き込み回路１６は書き
込み制御回路１７から出力される書き込み制御１ｂ号Ｗ
Ｓによって制御される。上記書き込み制御回￥６１７の
端子１７ａには、書き込み入力信号％ｌ／ ’ｌが供給
される。そして、データ入出力端子１８に供給される畳
き込みデータＤｉｎが入出力回路１９．前記列デコーダ
１４．センスアン７’、？（７および１・き込み回路１
６を介してメモリセルＭ 、ｌ−Ｍｍｎ ｖｃ省き込ま
れる。また、メモリセルＭ ｉｌ−ＭｍｎからんＣみ出
されたデータは、上記書き込み回路１６．センスアンプ
２０、列デコーダ１４および入出力回路１９をそれぞれ
介してデータ入出力端子１８から出力信号Ｄｏｕｔとし
て計、み出される。
込み回路ノロが接続され、この書き込み回路１６は書き
込み制御回路１７から出力される書き込み制御１ｂ号Ｗ
Ｓによって制御される。上記書き込み制御回￥６１７の
端子１７ａには、書き込み入力信号％ｌ／ ’ｌが供給
される。そして、データ入出力端子１８に供給される畳
き込みデータＤｉｎが入出力回路１９．前記列デコーダ
１４．センスアン７’、？（７および１・き込み回路１
６を介してメモリセルＭ 、ｌ−Ｍｍｎ ｖｃ省き込ま
れる。また、メモリセルＭ ｉｌ−ＭｍｎからんＣみ出
されたデータは、上記書き込み回路１６．センスアンプ
２０、列デコーダ１４および入出力回路１９をそれぞれ
介してデータ入出力端子１８から出力信号Ｄｏｕｔとし
て計、み出される。
次に、上記のような格成において動作を説明する。シフ
？、み出しＨ：ｈ作の場合には、アドレス人力☆ｉＭ子
１１ｍからアドレス入力回路１ノヘアドレス信号Ａが入
力されると、このアドレス入力回Ｆ’（Ｓｌｌの出力が
行および列デコーダ１３．１４へ供給されるとともに、
アドレスが変化したことを示す信号がプリチャージ割切
（回路１２へ供給される。これによって、プリチャージ
制御回路１２からノリチャージ回路１５ヘプリチヤー・
ゾ制御信号ＰＳが供給され、ビット線ＢＬ１＋Ｂ ＬＨ
−Ｂ Ｌｎ ＨＢ Ｌｎがプリチャージされる。次に、
行デコーダ１３に入力されたアドレス信号Ａがデコード
され、ワードＩＷ Ｗ Ｌ ｔ〜ＷＬｍ のうちの１本
が選択される。今、ワードＨｗｔ、ｌが選択されたとす
ると、メモリセル１ＶＩｔｔ〜Ｍｉｎの内容がビット、
５ｌｊｌＢ ＬＨ＋ Ｂ Ｌｌ 〜Ｂ Ｌｎ １Ｔｉに
出力される。上記ビットｆｆＪ Ｂ Ｌｌ ｐ Ｂ Ｌ
ｌ−Ｂ Ｌｎ＋ ＢＥ、ｎに読み出された信号をセンス
アンプ２０によって増幅し、列デコーダ１４によって選
択された列のデータのみを入出力回路１９を介してデー
タ入出力端子１８から読、み出す。
？、み出しＨ：ｈ作の場合には、アドレス人力☆ｉＭ子
１１ｍからアドレス入力回路１ノヘアドレス信号Ａが入
力されると、このアドレス入力回Ｆ’（Ｓｌｌの出力が
行および列デコーダ１３．１４へ供給されるとともに、
アドレスが変化したことを示す信号がプリチャージ割切
（回路１２へ供給される。これによって、プリチャージ
制御回路１２からノリチャージ回路１５ヘプリチヤー・
ゾ制御信号ＰＳが供給され、ビット線ＢＬ１＋Ｂ ＬＨ
−Ｂ Ｌｎ ＨＢ Ｌｎがプリチャージされる。次に、
行デコーダ１３に入力されたアドレス信号Ａがデコード
され、ワードＩＷ Ｗ Ｌ ｔ〜ＷＬｍ のうちの１本
が選択される。今、ワードＨｗｔ、ｌが選択されたとす
ると、メモリセル１ＶＩｔｔ〜Ｍｉｎの内容がビット、
５ｌｊｌＢ ＬＨ＋ Ｂ Ｌｌ 〜Ｂ Ｌｎ １Ｔｉに
出力される。上記ビットｆｆＪ Ｂ Ｌｌ ｐ Ｂ Ｌ
ｌ−Ｂ Ｌｎ＋ ＢＥ、ｎに読み出された信号をセンス
アンプ２０によって増幅し、列デコーダ１４によって選
択された列のデータのみを入出力回路１９を介してデー
タ入出力端子１８から読、み出す。
一方、データの机き−込みを行なう場合には、第２図の
タイミングチャートに示すように、時刻ｔｏにおいてア
ドレス信号Ａが変化すると、アドレス入力回路１１の出
力が行デコーダ１３および列デコーダ１４へ供給される
とともに、アドレス信号Ａの変化を示す信号がノリチャ
ージ制御回路１２へ供給される。そして、このプリチャ
ージ制御回路１２の出力がプリチャージ制御信号ｐｓと
してプリチャージ回路・１５へ供給（時刻１１ ）され
る。次に、時刻ｔ２において、行デコーダ１３でデコー
ドされた信号によって、アドレス入力前に選択されてい
たワード線信号ｌが非選択状態にされ、史にアドレス入
力に応じたワード線信号ｊが選択される。臀き込み入力
信号ＷＩは、アドレス信号Ａの人力の後あるいは同時に
与えられるもので、第２図においては同時に与えられた
場合について示している。書き込み入力信号ＷＩが与え
られると（時刻ｔｏ ）、書き込み制御回路１７から時
刻ｔ３において書き込み制御信号Ｗ Ｓが出力される。
タイミングチャートに示すように、時刻ｔｏにおいてア
ドレス信号Ａが変化すると、アドレス入力回路１１の出
力が行デコーダ１３および列デコーダ１４へ供給される
とともに、アドレス信号Ａの変化を示す信号がノリチャ
ージ制御回路１２へ供給される。そして、このプリチャ
ージ制御回路１２の出力がプリチャージ制御信号ｐｓと
してプリチャージ回路・１５へ供給（時刻１１ ）され
る。次に、時刻ｔ２において、行デコーダ１３でデコー
ドされた信号によって、アドレス入力前に選択されてい
たワード線信号ｌが非選択状態にされ、史にアドレス入
力に応じたワード線信号ｊが選択される。臀き込み入力
信号ＷＩは、アドレス信号Ａの人力の後あるいは同時に
与えられるもので、第２図においては同時に与えられた
場合について示している。書き込み入力信号ＷＩが与え
られると（時刻ｔｏ ）、書き込み制御回路１７から時
刻ｔ３において書き込み制御信号Ｗ Ｓが出力される。
この時、メモリセルへのデータの誤書き込みを防ぐため
、アドレス信号Ａの人力前に選択されていたワード線選
択信号ｉが非選択になった後に書き込み制御信号ＷＳが
能動状態（ハイレベル）となるように書き込み制御回路
１７によって制御する。すなわち、時刻ｔ２．＋ｔ３間
の時間Ｔ！が「０〈ＴＩ 」となるようにしている。ま
た、次のアドレス信号Ａの変化（時刻ｔｓ）と同時に書
き込み入力信号ＷＩ′ｆ：非能動状態（ローレベル）に
した場合にもデータの誤書き込みを防ぐために、書き込
み制御信号ＷＳが非能動状態となってから（時刻ｔ６
）ワード勝信号ｉが選択状態となる（時刻１．）までの
時間Ｔ２ ｆ：ｒ Ｏ（Ｔ２ Ｊを満足するように上記
書き込み制御回路１７によって制御している。
、アドレス信号Ａの人力前に選択されていたワード線選
択信号ｉが非選択になった後に書き込み制御信号ＷＳが
能動状態（ハイレベル）となるように書き込み制御回路
１７によって制御する。すなわち、時刻ｔ２．＋ｔ３間
の時間Ｔ！が「０〈ＴＩ 」となるようにしている。ま
た、次のアドレス信号Ａの変化（時刻ｔｓ）と同時に書
き込み入力信号ＷＩ′ｆ：非能動状態（ローレベル）に
した場合にもデータの誤書き込みを防ぐために、書き込
み制御信号ＷＳが非能動状態となってから（時刻ｔ６
）ワード勝信号ｉが選択状態となる（時刻１．）までの
時間Ｔ２ ｆ：ｒ Ｏ（Ｔ２ Ｊを満足するように上記
書き込み制御回路１７によって制御している。
′Ｃ誉景技術の問題点〕
しかし、前記第１図に示したようなプリチャージ回路を
備えたランダムアクセスメモリにおいては、アドレス信
号Ａの入力の直後あるいは同時に■°き込み入力信号Ａ
が与えられた場合、ワード線信号と書き込み制御信号Ｗ
Ｓとの間ではメモリセルへのデータの誤書き込みの起こ
らない条件（０＜Ｔ１．０＜Ｔ２）を満足しているにも
かかわらず、アドレス変化の後に起こるプリチャージ動
作時間Ｔｐと１．き込み時間ＴＷとが重なることがある
（第２図の時刻ｔ３．ｔ、間）。
備えたランダムアクセスメモリにおいては、アドレス信
号Ａの入力の直後あるいは同時に■°き込み入力信号Ａ
が与えられた場合、ワード線信号と書き込み制御信号Ｗ
Ｓとの間ではメモリセルへのデータの誤書き込みの起こ
らない条件（０＜Ｔ１．０＜Ｔ２）を満足しているにも
かかわらず、アドレス変化の後に起こるプリチャージ動
作時間Ｔｐと１．き込み時間ＴＷとが重なることがある
（第２図の時刻ｔ３．ｔ、間）。
このような場合には、列デコーダ１４で選択された列に
おいて、電源→シリチャージ回路→ピット線→書き込み
回路→接地点という電流路が形成され、大きな直流電流
が流れる。以下、この直流電流について詳述する。今、
選択された一本のビット線（ＢＬ、、Ｂ口）に着目し、
ＦＪｔｌ記第１間第１図構成を具体的に示すと第３図の
ようになる。ビット線ＢＬＩ、ＢＬ、の一端と奄殊゛ｎ
Ｌ圧ＶＤＤが印加される端子２１１＊２１２との間には
、シリチャージ制御信号ｐｓで導通制御されるＭＯＳ
トランジスタＱｔ 、Ｑｚがそれぞれ挿接される。これ
らＭＯＳ ）うｙノスタＱ１＋Ｑ２は、プリチャージ回
路１５を構成するもので、各ビット線毎に設けられてい
る。上記ビット線Ｂ’Ｌ１＋−１画と交差するようにワ
ードＨＷ Ｌ １＊ Ｗ Ｌ ２１・・・が配設され、
これらワードｌ１ｊＪ Ｗ Ｌ １ ＋ Ｗ Ｌ ２
＋・・・とビット線ＢＬＩ ＋ ＢＬｌとの各交差位置
にはメモリセルＭＩＩ、 Ｍ２１＋ ・・・が配設され
る。また、上記ビット線ＢＬＩ、ＢＬ、間にはセンスア
ン７’２０が接続され、ビット線ＢＬｌ、ＢＬ、の他端
にはそれぞれＭＯＳトランノスタＱ４．Ｑ３の一端が接
続される。上記ＭＯ８）ランジスタＱ３．Ｑ４の他端は
共通接続され、この共通接続点には列デコーダ１４とし
てΩナンドｒ−トの出力で導通制御されるＭＯＳ ）ラ
ンジスタＱｓ ｋ介して接地点が接続される。上記ＭＯ
８）ランジスタＱ３は、入力信号Ｄｉｎおよび書き込み
制御信号ＷＳが供給されるナントゲート、２−２の出力
をインバータ２３で反転した信号によって導通制卸され
、上記ＭＯＳトランジスタＱ４は、上記ナンドｆ−）２
２の出力および書き込み制御信号ＷＳが供給されるナン
ドｆ−ト２４の出力をインバータ２５で反転した信号に
よって導通制御される。
おいて、電源→シリチャージ回路→ピット線→書き込み
回路→接地点という電流路が形成され、大きな直流電流
が流れる。以下、この直流電流について詳述する。今、
選択された一本のビット線（ＢＬ、、Ｂ口）に着目し、
ＦＪｔｌ記第１間第１図構成を具体的に示すと第３図の
ようになる。ビット線ＢＬＩ、ＢＬ、の一端と奄殊゛ｎ
Ｌ圧ＶＤＤが印加される端子２１１＊２１２との間には
、シリチャージ制御信号ｐｓで導通制御されるＭＯＳ
トランジスタＱｔ 、Ｑｚがそれぞれ挿接される。これ
らＭＯＳ ）うｙノスタＱ１＋Ｑ２は、プリチャージ回
路１５を構成するもので、各ビット線毎に設けられてい
る。上記ビット線Ｂ’Ｌ１＋−１画と交差するようにワ
ードＨＷ Ｌ １＊ Ｗ Ｌ ２１・・・が配設され、
これらワードｌ１ｊＪ Ｗ Ｌ １ ＋ Ｗ Ｌ ２
＋・・・とビット線ＢＬＩ ＋ ＢＬｌとの各交差位置
にはメモリセルＭＩＩ、 Ｍ２１＋ ・・・が配設され
る。また、上記ビット線ＢＬＩ、ＢＬ、間にはセンスア
ン７’２０が接続され、ビット線ＢＬｌ、ＢＬ、の他端
にはそれぞれＭＯＳトランノスタＱ４．Ｑ３の一端が接
続される。上記ＭＯ８）ランジスタＱ３．Ｑ４の他端は
共通接続され、この共通接続点には列デコーダ１４とし
てΩナンドｒ−トの出力で導通制御されるＭＯＳ ）ラ
ンジスタＱｓ ｋ介して接地点が接続される。上記ＭＯ
８）ランジスタＱ３は、入力信号Ｄｉｎおよび書き込み
制御信号ＷＳが供給されるナントゲート、２−２の出力
をインバータ２３で反転した信号によって導通制卸され
、上記ＭＯＳトランジスタＱ４は、上記ナンドｆ−）２
２の出力および書き込み制御信号ＷＳが供給されるナン
ドｆ−ト２４の出力をインバータ２５で反転した信号に
よって導通制御される。
上記のような構成において前記第２図のタイミングチャ
ートにおける時刻ｔ３ｅｔ４間では、シリチャージ制御
信号ＰＳはハイ（“Ｈ”）レベルであるのでＭＯＳ ）
ランジスタＱｔ 、Ｑｚはオン状ＪＭである。また、書
き込み制御信号ＷＳは’Ｈ”レベルであるので、データ
Ｄｉｎのレベルに関係なくインバータ２：９，２５の出
力はどちらか一方が必らず゛Ｈ＃レベルとな５Ｍ０Ｓト
ランジスタＱ３１Ｑ４の一方がオン状態となる。
ートにおける時刻ｔ３ｅｔ４間では、シリチャージ制御
信号ＰＳはハイ（“Ｈ”）レベルであるのでＭＯＳ ）
ランジスタＱｔ 、Ｑｚはオン状ＪＭである。また、書
き込み制御信号ＷＳは’Ｈ”レベルであるので、データ
Ｄｉｎのレベルに関係なくインバータ２：９，２５の出
力はどちらか一方が必らず゛Ｈ＃レベルとな５Ｍ０Ｓト
ランジスタＱ３１Ｑ４の一方がオン状態となる。
この時、ビット線ＢＬ、、ＢＬＩが選択されているので
、ＭＯＳトランジスタＱ５はオン状態である。
、ＭＯＳトランジスタＱ５はオン状態である。
従って、端子２１１ ＋ ２１２からＭＯＳ トランジ
スタＱｌｌＱ２、ビット＆！ＢＬｌ、 ＢＬＩ 、ＭＯ
Ｓ ）ランジスタＱ３．Ｑ４のどちらか一方およびＭＯ
ＳトランジスタＱｓを介して直流′電流が流れる。この
直流電流によってプリチャージ用の電源線の電圧の低下
やノイズが発生し、この結果、ピッ） １４のブリチャ
ーシネ足が生ずる。このような状態で次の動作に移ると
、選択された列ではデータ入出力端子１８に与えられた
信号がメモリセルに書かれるので特に問題はないが、非
選択列ではそのブリチャーシネ足やノイズによるビット
線の電位の低下がメモリセルやイ１セの回路に悪影央゛
を与える。特に、センスアンプにビット線電位ラッチ型
のものを用いた場合には、誤ったデータをラッチしてし
まい、このデータでメモリセルの記憶情報を書き換えて
しまうので誤書き込みを起こす。
スタＱｌｌＱ２、ビット＆！ＢＬｌ、 ＢＬＩ 、ＭＯ
Ｓ ）ランジスタＱ３．Ｑ４のどちらか一方およびＭＯ
ＳトランジスタＱｓを介して直流′電流が流れる。この
直流電流によってプリチャージ用の電源線の電圧の低下
やノイズが発生し、この結果、ピッ） １４のブリチャ
ーシネ足が生ずる。このような状態で次の動作に移ると
、選択された列ではデータ入出力端子１８に与えられた
信号がメモリセルに書かれるので特に問題はないが、非
選択列ではそのブリチャーシネ足やノイズによるビット
線の電位の低下がメモリセルやイ１セの回路に悪影央゛
を与える。特に、センスアンプにビット線電位ラッチ型
のものを用いた場合には、誤ったデータをラッチしてし
まい、このデータでメモリセルの記憶情報を書き換えて
しまうので誤書き込みを起こす。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、アドレス信号入力の変化と同
時あるいは直後に包き込み入力信号が入力されてもメモ
リ内部回路の誤動作を防止できるランダムアクセスメモ
リを提供することである。
その目的とするところは、アドレス信号入力の変化と同
時あるいは直後に包き込み入力信号が入力されてもメモ
リ内部回路の誤動作を防止できるランダムアクセスメモ
リを提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、前記第１図におけるプリチャージ制御回路１２
から出力されるプリチャージ制御信号ｐｓと４）き込み
制御回路１７から出力される書き込み制御信号ＷＳとに
基づいて書き込み回路１６を制御ｊする制御手段を、投
け、ビット線のプリチャージ動作とメモリセルへのデー
タの書き込み動作とが時間的に重ならないように構成し
たものである。
ために、前記第１図におけるプリチャージ制御回路１２
から出力されるプリチャージ制御信号ｐｓと４）き込み
制御回路１７から出力される書き込み制御信号ＷＳとに
基づいて書き込み回路１６を制御ｊする制御手段を、投
け、ビット線のプリチャージ動作とメモリセルへのデー
タの書き込み動作とが時間的に重ならないように構成し
たものである。
以下、この発明の一実Ｍｔｉ例について図ｒＱ＋を参照
して説明する。第４図において前記第１図と同一構成部
には同じ符号を付してその詳細な説明は省略する。すな
わち、前記第１図におけるプリチャージ制御回路１２か
ら出力されるノリチャーソｆｔ？ｌＪ御信号ＰＳと書き
込み制御回路１７から出力される書き込み制御信号ＷＳ
とに基づいて書き込み回路１６を制御する合成回路（制
御手段）２Ｊを設けたものである。
して説明する。第４図において前記第１図と同一構成部
には同じ符号を付してその詳細な説明は省略する。すな
わち、前記第１図におけるプリチャージ制御回路１２か
ら出力されるノリチャーソｆｔ？ｌＪ御信号ＰＳと書き
込み制御回路１７から出力される書き込み制御信号ＷＳ
とに基づいて書き込み回路１６を制御する合成回路（制
御手段）２Ｊを設けたものである。
上記合成回路２１は、例えば第５図に示すように、シリ
チャージ制御信号ＰＳが供給されるインバータ２２と、
このインバータ２２の出力が一方の入力端に供給され他
方の入力端に書き込み制御（、＝号ＷＳが供給されるナ
ントゲート２３とから成り、このナンドケ゛−ト２３の
出力が書き込み回路Ｉ６へ供給されるようになっている
。
チャージ制御信号ＰＳが供給されるインバータ２２と、
このインバータ２２の出力が一方の入力端に供給され他
方の入力端に書き込み制御（、＝号ＷＳが供給されるナ
ントゲート２３とから成り、このナンドケ゛−ト２３の
出力が書き込み回路Ｉ６へ供給されるようになっている
。
次に、上記のような構成において第６図のタイミングチ
ャートを参照しつつ動作を説明する。
ャートを参照しつつ動作を説明する。
なお、基本的な動作は前記第１図の場合と同様であるの
でその詳細な説明は省略し、ここではアドレス信号ＡＮ
Ｗき込み入力信号ＷＩ、プリチャージ制御信号ｐ ｓ
ｌ ！）き込み制御信号ＷＳおよび合成回路２ノの出力
信号ｗｐｓの関係について説明する。時刻ｔｏにおいて
、アドレス信号Ａが変化すると、アドレス入力回路１１
からｆ ＩＪチャージ制御回路１２ヘアドレス（ｇ 号
Ａ （７）変化を示す信号が供給される。これによって
、時刻ｔ１にプリチャージ制御回路１２からグリチャー
ジ回路１５ヘノリチヤージ制御信号ＰＳ（″′Ｈ″レベ
ル）が供給されるとともに、合成回路２ノへ同じ信号（
シリチャージ制御信号ｐｓ）が供給される。今、書き込
み入力信号ＷＩ（Ｈ”レベル）がアドレス信号Ａの変化
と同時（時刻ｔｏ）に書き込み制御回路１７へ供給され
たとすると、時刻ｔ２においてこの書き込み制御回路１
７から合成回路２ノへ書き込み制御信号ＷＳ（”Ｈ・レ
ベル）が供給される。ここで、時刻ｔ。−ｔ３間におい
ては、合成口＃ｒ２ノの出力信号ｗｐｓはＬ”レベルで
あシ、時刻ｔｔ−ｔ３間（時間リチャージが行なわれる
。次に、時刻ｔ３にシリチャージ制御信号ＰＳが“′Ｌ
″レベルとなると、これによって時刻ｔ４に合成回路２
１の出力信号ＷＰＳがＨＩＩレベルに立ち上がる。そし
て、時刻ｔ５に暑き込み入力信号ＷＩが″Ｌ″ルベルに
立ち下がると、魯き込み制御信号ＷＳが時刻ｔ６に１′
Ｌ＃レベルとなる。従って、時刻ｔ７に合成回路２１の
出力信号ｗｐｓが“Ｌ”レベルトする。メモリセルＭｌ
ｌ〜Ｍｍｎ ヘＯｆ −タの書き込みは、時刻ｔ４〜ｔ
７間（時間Ｔｗ）において行なわれる。
でその詳細な説明は省略し、ここではアドレス信号ＡＮ
Ｗき込み入力信号ＷＩ、プリチャージ制御信号ｐ ｓ
ｌ ！）き込み制御信号ＷＳおよび合成回路２ノの出力
信号ｗｐｓの関係について説明する。時刻ｔｏにおいて
、アドレス信号Ａが変化すると、アドレス入力回路１１
からｆ ＩＪチャージ制御回路１２ヘアドレス（ｇ 号
Ａ （７）変化を示す信号が供給される。これによって
、時刻ｔ１にプリチャージ制御回路１２からグリチャー
ジ回路１５ヘノリチヤージ制御信号ＰＳ（″′Ｈ″レベ
ル）が供給されるとともに、合成回路２ノへ同じ信号（
シリチャージ制御信号ｐｓ）が供給される。今、書き込
み入力信号ＷＩ（Ｈ”レベル）がアドレス信号Ａの変化
と同時（時刻ｔｏ）に書き込み制御回路１７へ供給され
たとすると、時刻ｔ２においてこの書き込み制御回路１
７から合成回路２ノへ書き込み制御信号ＷＳ（”Ｈ・レ
ベル）が供給される。ここで、時刻ｔ。−ｔ３間におい
ては、合成口＃ｒ２ノの出力信号ｗｐｓはＬ”レベルで
あシ、時刻ｔｔ−ｔ３間（時間リチャージが行なわれる
。次に、時刻ｔ３にシリチャージ制御信号ＰＳが“′Ｌ
″レベルとなると、これによって時刻ｔ４に合成回路２
１の出力信号ＷＰＳがＨＩＩレベルに立ち上がる。そし
て、時刻ｔ５に暑き込み入力信号ＷＩが″Ｌ″ルベルに
立ち下がると、魯き込み制御信号ＷＳが時刻ｔ６に１′
Ｌ＃レベルとなる。従って、時刻ｔ７に合成回路２１の
出力信号ｗｐｓが“Ｌ”レベルトする。メモリセルＭｌ
ｌ〜Ｍｍｎ ヘＯｆ −タの書き込みは、時刻ｔ４〜ｔ
７間（時間Ｔｗ）において行なわれる。
このような構成によれば、プリチャージ動作ｕ、テ間Ｔ
ｐと碧き込み動作時間Ｔｗとの重なりを防ぐことができ
るので、ブリチャーノミ流と書き込み時の電流とを時間
的に分離することができ、直流電流路を無くすことがで
きる。この結果、電源線の電圧の低下やノイズの発生を
抑制して誤動作を防止し、安定な動作が祷られる。
ｐと碧き込み動作時間Ｔｗとの重なりを防ぐことができ
るので、ブリチャーノミ流と書き込み時の電流とを時間
的に分離することができ、直流電流路を無くすことがで
きる。この結果、電源線の電圧の低下やノイズの発生を
抑制して誤動作を防止し、安定な動作が祷られる。
なお、上記実施例では、プリチャージ制御回路１２から
出力され不ノリチャージ制御信号ｐｓを合成回路２ノへ
供給するようにしたが、アドレス入力回路１１からプリ
チャージ制御回路１２へ供給されるアドレス信号Ａが変
化したことを示す信号を合成回路２ノへ供給しても同様
な撓υ作を行ない同じ効果が得られる。
出力され不ノリチャージ制御信号ｐｓを合成回路２ノへ
供給するようにしたが、アドレス入力回路１１からプリ
チャージ制御回路１２へ供給されるアドレス信号Ａが変
化したことを示す信号を合成回路２ノへ供給しても同様
な撓υ作を行ない同じ効果が得られる。
以上説明したようにこの発明によれば、アドレス信号入
力の変化と同時あるいは直後に書き込み入力信号が入力
されてもメモリ内部回路の誤動作を防止できるランダム
アクセスメモリが得られる。
力の変化と同時あるいは直後に書き込み入力信号が入力
されてもメモリ内部回路の誤動作を防止できるランダム
アクセスメモリが得られる。
第１図は従来のランダムアクセスメモリを説明するだめ
のブロック図、第２図は上記第１図の回路の動作を説明
するためのタイミングチャート、第３図は上記第１図の
回路における誤動作を説明するだめの回路図、第４図は
この発明の一実施例に係るランダムアクセスメモリを説
明するだめのブロック図、第５図は上記第４図の回路に
おける合成回路２ノの構成例を示す図、第６図は上記地
４図の回路の動作を説明するためのタイミングチャート
である。 Ｍ■〜Ｍｍｎ・・・メモリセル、Ｗｔ、ｔ〜ＷＬｍ・・
・ワード線、Ｂ ＬＩ） Ｂ Ｌｌ−Ｂ Ｌｎ ｌ Ｂ
Ｌｎ ’・・ヒｙ ト線、１５・・・ノリチャージ回
路、１６・・・曹き込み回路、ｐｓ・・・プリチャージ
制御信号、ＷＳ・・・誓き込み制御信号、２１・・・合
成回ｗＸＣ制御手段）。
のブロック図、第２図は上記第１図の回路の動作を説明
するためのタイミングチャート、第３図は上記第１図の
回路における誤動作を説明するだめの回路図、第４図は
この発明の一実施例に係るランダムアクセスメモリを説
明するだめのブロック図、第５図は上記第４図の回路に
おける合成回路２ノの構成例を示す図、第６図は上記地
４図の回路の動作を説明するためのタイミングチャート
である。 Ｍ■〜Ｍｍｎ・・・メモリセル、Ｗｔ、ｔ〜ＷＬｍ・・
・ワード線、Ｂ ＬＩ） Ｂ Ｌｌ−Ｂ Ｌｎ ｌ Ｂ
Ｌｎ ’・・ヒｙ ト線、１５・・・ノリチャージ回
路、１６・・・曹き込み回路、ｐｓ・・・プリチャージ
制御信号、ＷＳ・・・誓き込み制御信号、２１・・・合
成回ｗＸＣ制御手段）。
Claims (1)
- データ保持用のメモリセルと、このメモリセルを選択す
るワード線と、上記メモリセルとデータの授受を行なう
ビット線と、上記ビット線をプリチャージするグリチャ
ージ回路と、上記メモリセルにデータを書き込むための
書き込み回路とを有するランダムアクセスメモリにおい
て、グリチャージ状態を示す信号と傳き込み制御信号と
に基づいて上記書き込み回路を制御する制御手段を設け
、ビット線のプリチャーソ動作とメモリセルへのｒ−夕
喪き込み動作とが時間的に重ならないように構成したこ
とを特徴とするランダムアクセスメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035494A JPS60179993A (ja) | 1984-02-27 | 1984-02-27 | ランダムアクセスメモリ |
| KR1019850000612A KR850006119A (ko) | 1984-02-27 | 1985-01-31 | 랜덤 억세스 메모리 |
| EP85101311A EP0158028A3 (en) | 1984-02-27 | 1985-02-07 | Random access memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035494A JPS60179993A (ja) | 1984-02-27 | 1984-02-27 | ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60179993A true JPS60179993A (ja) | 1985-09-13 |
Family
ID=12443297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035494A Pending JPS60179993A (ja) | 1984-02-27 | 1984-02-27 | ランダムアクセスメモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0158028A3 (ja) |
| JP (1) | JPS60179993A (ja) |
| KR (1) | KR850006119A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253593A (ja) * | 1987-04-09 | 1988-10-20 | Mitsubishi Electric Corp | メモリ装置 |
| JPH02177196A (ja) * | 1988-12-28 | 1990-07-10 | Toshiba Corp | スタティック型半導体メモリ |
| JPH0319196A (ja) * | 1989-06-16 | 1991-01-28 | Mitsubishi Electric Corp | ガリウム砒素半導体集積回路 |
| US5408436A (en) * | 1991-11-28 | 1995-04-18 | Sgs-Thomson Micorelectronics S.R.L. | Circuit structure having distributed registers with self-timed reading and writing operations |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4969125A (en) * | 1989-06-23 | 1990-11-06 | International Business Machines Corporation | Asynchronous segmented precharge architecture |
| GB2338808B (en) * | 1998-06-23 | 2002-02-27 | Mitel Semiconductor Ltd | Semiconductor memories |
| US9685210B1 (en) * | 2016-07-08 | 2017-06-20 | Qualcomm Incorporated | Overlapping precharge and data write |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5668990A (en) * | 1979-11-08 | 1981-06-09 | Nec Corp | Memory circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057156B2 (ja) * | 1978-05-24 | 1985-12-13 | 株式会社日立製作所 | 半導体メモリ装置 |
| JPS5528536A (en) * | 1978-08-17 | 1980-02-29 | Nec Corp | Memory circuit |
| US4337525A (en) * | 1979-04-17 | 1982-06-29 | Nippon Electric Co., Ltd. | Asynchronous circuit responsive to changes in logic level |
-
1984
- 1984-02-27 JP JP59035494A patent/JPS60179993A/ja active Pending
-
1985
- 1985-01-31 KR KR1019850000612A patent/KR850006119A/ko not_active IP Right Cessation
- 1985-02-07 EP EP85101311A patent/EP0158028A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5668990A (en) * | 1979-11-08 | 1981-06-09 | Nec Corp | Memory circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253593A (ja) * | 1987-04-09 | 1988-10-20 | Mitsubishi Electric Corp | メモリ装置 |
| JPH02177196A (ja) * | 1988-12-28 | 1990-07-10 | Toshiba Corp | スタティック型半導体メモリ |
| JPH0319196A (ja) * | 1989-06-16 | 1991-01-28 | Mitsubishi Electric Corp | ガリウム砒素半導体集積回路 |
| US5408436A (en) * | 1991-11-28 | 1995-04-18 | Sgs-Thomson Micorelectronics S.R.L. | Circuit structure having distributed registers with self-timed reading and writing operations |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0158028A3 (en) | 1987-10-07 |
| EP0158028A2 (en) | 1985-10-16 |
| KR850006119A (ko) | 1985-09-28 |
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