JPS58116B2 - 感知増幅器 - Google Patents

感知増幅器

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JPS58116B2
JPS58116B2 JP54088394A JP8839479A JPS58116B2 JP S58116 B2 JPS58116 B2 JP S58116B2 JP 54088394 A JP54088394 A JP 54088394A JP 8839479 A JP8839479 A JP 8839479A JP S58116 B2 JPS58116 B2 JP S58116B2
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Description

【発明の詳細な説明】 本発明は、電荷貯蔵型記憶セルから読取られた信号とダ
ミー・セルからの基準信号との差に応答して感知動作を
行なう差動型の感知増幅器に関するものである。
１個の電界効果トランジスタ（ＦＥＴ ）及びキャパシ
タから成る謂ゆる１素セルの記憶内容を感知するために
、このようなセルが多数接続されているビット線を２つ
のセグメントに分けて、これらの間に差動型の感知増幅
器を接続し、一方のセグメントからの記憶セル読取り信
号と他方のセグメントからの基準信号との間の電位差を
利用して感知動作を行なうような技術は既によく知られ
ている。
また、基準信号を供給するための手段として、各ビット
線セグメントに１個ずつダミー・セルを接続しておくこ
とも知られている。
このようなダミー・セルによって供給される基準信号の
電位は、記憶セルの２進１及び２進０の電位の中間値に
設定されるのが普通であり、例えば特開昭５０−４６０
４９号公報に記載されているような特別の充電回路を利
用して、ダミー・セルを上述の基準電位に光電すること
が行なわれた。
しかしながら、ダミー・セル充電回路を余分に設けるこ
とは、電力消費や集積度の点で余り望ましくない。
従って本発明の目的は、感知動作後にビット線に残って
いる電位を利用してダミー・セルを簡単に充電し得るよ
うな感知増幅器を提供するにある。
この目的は、感知増幅器の２つの節点間即ち２つのビッ
ト線セグメント間にスイッチング素子を接続し、感知動
作後に両セグメントに電位差が存在している状態におい
てこのスイッチング素子を導通させて両セグメントの電
位を平衡化し、この平衡化された電位を利用してダミー
・セルを充電することにより達成される。
本発明に従う感知増幅器は、電荷貯蔵型の記憶セルに貯
蔵されている電荷のレベルによって表わされる２進情報
に応答して感知及び再書込みを行なう。
本発明の良好な実施例においては、この感知増幅器は一
対のダミー・セル及び一対のパケット・プリケート型増
幅器を含み、これらは電界効果トランジスタであっても
よい複数の能動ゲート素子から成る動的ラッチ回路の両
側に各々接続される。
記憶配列ビット／感知線は２つのセグメントへ分割され
、その一方のセグメントは感知増幅器の一方の側に接続
され且つ他方のセグメントは感知増幅器の他方の側に接
続される。
本発明の感知増幅器の動作は予備充電サイクル、感知サ
イクル、再書込みサイクル及び復帰サイクルの順で繰返
され、全サイクルの終了時に元の状態に戻る。
本発明の感知増幅器においては、両方のビット線セグメ
ントを最初のレベルへ予備バイアスするのに、再書込み
後に一方のビット線セグメントに残っている電位が使用
される。
従って、ビット／感知線上の予備充電レベルの制御を良
好に行なうことができ、また電力に対する要求もがなり
減少される。
これと同時に、ダミー・セルは平衡化されたビット／感
知線の電位へ充電される。
以下、添付図面を参照して本発明の良好な実施例につい
て詳しく説明する。
第１図は、これまでの公知技術におけるよりも更に小さ
な電荷量を検出することができ、先行技術における電力
消費の主因となっていた直流電力の消費がなく、更にダ
ミー・セルの充電を簡単に行なえる感知増幅器を示した
ものである。
図示の如く、差動感知増幅器１０は、パケットブリゲー
ト（以下、ＢＢと略す）型に配置された増幅器１４Ａ及
び１４Ｂ間に相互接続された動的ラッチ回路１２を含ん
でいる。
ＢＢ増幅器１４Ａ及び１４Ｂは、動的ラッチ回路１２０
両側において予備増幅を行なうのに用いられ、ラッチ回
路１２の端子１６Ａ及び１６Ｂへ各々接続されると共に
、等しいビット／感知線セグメント１８Ａ及び１８Ｂを
介して電荷貯蔵型記憶セル２０Ａ及び２０Ｂへ各々接続
される。
これらのセル２０Ａ及び２０Ｂは各々ワード線１５Ａ及
び１５Ｂにも接続される。
記憶配列中の図示のビット／感知線には記憶セル２０Ａ
及び２０Ｂ並びに図示されていない複数の記憶セルの他
に、これらと同一の２個のダミー・セル２３Ａ及び２３
Ｂも接続される。
ダミー・セル２３Ａは能動素子２２Ａ及びキャパシタ３
６Ａより成り、ダミー・セル２３Ｂは能動素子２２Ｂ及
びキャパシタ３６Ｂより成る。
素子２２Ａはビット／感知線セグメント１８Ａ、ダミー
・ワード線２６Ａ及びキャパシタ３６Ａに接続され、素
子２２Ｂはビット／感知線セグメント１８Ｂ、ダミー・
ワード線２６Ｂ及びキャパシタ３６Ｂに接続される。
これらのダミー・セル２３Ａ及び２３Ｂは、動的ラッチ
回路１２をセットするための基準レベルを設定するのに
用いられる。
ＢＢ増幅器１４Ａは能動素子２４Ａ及び３８Ａ並びにキ
ャパシタ４２Ａから成り、同様にＢＢ増幅器１４Ｂは能
動素子２４Ｂ及び３８Ｂ並びにキャパシタ４２Ｂから成
る。
動的ラッチ回路１２は、電界効果トランジスタであって
もよい能動素子２８，３０及び３２の配列から成る。
予備充電信号ｖＰＯ源は能動素子２４Ａ及び２４Ｂのゲ
ートに接続され、ビット／感知線を予備充電するのに用
いられる。
この電圧信号ＶＰは、図示されていない独立したパルス
源から得られる。
再分布電圧ＶＲＤの源は能動素子３４のゲートに接続さ
れ、基準電圧ＶＲの源は能動素子３８Ａ及び３８Ｂのゲ
ートに接続され、そしてランプ電圧ＶＬＨの源は能動素
子３２のゲートに接続される。
これらのＶＲＤ、ＶＲ及びＶＬＨのための電源は第１図
には示されていない。
第２図は、上述の各電圧の他に、アクセスされたワード
線の電圧ＶＷＬ、ダミー・ワード線の電圧ＶＷＬＤ並び
に動的ラッチ回路１２の節点１６Ａ及び１６Ｂにおける
電圧の信号波形を示したものである。
次に、第１図の感知増幅器１０の動作について順次説明
する。
まず予備充電電圧ｖＰ及び基準電圧ＶＲが印加されて、
予備充電用の素子２４Ａ及び２４Ｂ並びに転送用の素子
３８Ａ及び３８Ｂがメーン・オンされる。
かくして、予備充電サイクルが開始される。
この結果、素子３８Ａ及び３８Ｂがカット・オフされる
まで、（正の）電荷が素子２４Ａ及び３８Ａ並びに２４
Ｂ及び３８Ｂを介してビット／感知線に印加される。
ビット／感知線が充電によって呈する電位はＶＲによっ
て決定される。
次いで、ＶＲは接地レベルへ戻され、これにより素子３
８Ａ及び３８Ｂはターン・オフされる。
これと同時に、キャパシタ４２Ａ及び４４Ａ間並びにキ
ャパシタ４２Ｂ及び４４Ｂ間（４４Ａ及び４４Ｂは浮遊
節点容量である）において電荷の再分布が生じ、その結
果、節点１６Ａ及び１６Ｂの電荷が低下する（第２図の
ラッチ節点電圧波形を参照されたい）。
予備充電用素子２４Ａ及び２４Ｂは、ＶＰが依然として
印加されているためにオン状態にあり、従って、節点電
圧をその元のレベルへ再充電する。
次いで、予備充電電圧ＶＰは減勢され、その結果、素子
２４Ａ及び２４Ｂがターン・オフされて、ビット／感知
線セグメント１８Ａ及び１８Ｂを充電した状態で予備充
電サイクルが終了する。
この時、転送用素子３８Ａ及び３８Ｂは上述のように、
既にターン・オフされている。
読取りサイクルは、基準電圧ＶＲをオンにして素子３８
Ａ及び３８Ｂを再び以前のカット・オフに近い状態へ戻
すことによって開始される。
その場合に、キャパシタ４２Ａ及び４４Ａ間並びにキャ
パシタ４２Ｂ及び４４Ｂ間における電荷の再分布のため
に、節点１６Ａ及び１６Ｂにおける節点電圧が上昇する
。
アクセスされたワード線と、感知増幅器１０に関してア
クセスされた側とは反対の側にあるビット／感知線に関
連するダミー・ワード線とが付勢される。
ダミー・セルは１本のビット／感知線毎に設けられた付
加的な１ビツトであり、これに記憶される電位の大きさ
は、通常の記憶セルにおいて２進情報を表わすのに用い
られる２種類の電圧レベルの中間にある。
これは、ラッチ回路１２をセットするための必要な基準
レベルを設定するのに用いられる。
本発明に従うダミー・セルの充電方式については、あと
で説明する。
以下の説明では、記憶セル２０Ａがアクセスされ且つセ
ル２０Ａの貯蔵キャパシタ２１Ａには電荷が貯蔵されて
いない（２進”０”を表わす）ものとする。
セル２０Ａに接続されているワード線１５Ａが付勢され
ると、分布されたビット／感知線キャパシタンスからア
クセスされた記憶セル２０Ａの貯蔵キャパシタ２１Ａへ
電荷が流れ込み、その結果、このキャパシタ２１Ａの両
端の電位差が増大し、且つビット／感知線１８Ａの電位
が減少する。
ビット／感知線１８Ａにおけるこの電位降下により、電
荷転送用素子３８Ａはこれまでよりも強く導通するよう
になる。
節点１６Ａにおける電位は、ビット／感知線１８Ａにお
ける電位よりも大きいので、電荷転送用素子３８Ａが再
びカット・オフに近い状態へ戻るまで、節点１６Ａから
ビット／感知線１８Ａへ電荷が流れる。
分布されたビット／感知線キャパシタンスにおける正味
の電荷量は変化しないので、基本的には、節点１６Ａで
失なわれた電荷は、アクセスされた越境セル２０Ａの貯
蔵キャパシタ２１Ａにおいて得られた電荷に等しい。
従って、電荷が失なわれたことによる節点１６Ａでの電
位降下は、貯蔵キャパシタ２１Ａのキャパシタンスと節
点１６Ａにおけるキャパシタンスとの比によって掛算さ
れた電位増加（アクセスされた記憶セル２０Ａの貯蔵キ
ャパシタ２１Ａに生じる）に等しい。
もし節点１６Ａにおけるキャパシタンスが貯蔵キャパシ
タ２１Ａのキャパシタンスに関して妥当な値（即ち、２
乃至３倍）に保たれるならば、最初ビット／感知線１８
Ａに生じる感知信号（一般に、ビット／感知線のキャパ
シタンスは貯蔵キャパシタのキャパシタンスよりも極め
て大きいのでこの感知信号は小さい）は、節点１６Ａに
おいて大きな信号へ翻訳される。
素子３８Ａは、節点１６Ａの電位がビット／感知線１８
Ａの電位よりも大きいものである限り、カット・オフに
近い状態に保たれる。
上述のプロセスは、ダミー・セル２３Ｂが既に付勢され
ている反対側のビット／感知線１８Ｂにおいても同様で
あるが、ダミー・セル２３Ｂは半分だけ充電されるので
、その節点電位即ち節点１６Ｂの電位も節点１６Ａに比
べて半分だけ降下する。
この様子は、第２図において２種類のラッチ節点電圧曲
線によって示されている。
ラッチ節点１６Ａ及び１６Ｂに比較的大きな差信号が生
じた状態で、素子３２に接続されているＶＬＨ線が付勢
されて、この素子３２をターン・オンする。
第２図に示されるように、ＶＬＨはランプ信号であるた
め、素子３２は徐々にターン・オンされて、ドレイン節
点１７におけるキャパシタンスを放電する。
この時、素子２８のゲート電位（節点１６Ｂの電位）は
素子３０のゲート電位（節点１６Ａの電位）よりも高い
ので、ドレイン節点１７の電位が減少するにつれて、素
子２８がターン・オンする点に近づく。
素子２８がターン・オンすると、節点１６Ａは素子２８
及び３２を介して放電を始め、そしてその電位がビット
／感知線１８Ａの電位よりも低くなると、ビット／感知
線１８Ａは素子３８Ａ、２８及び３２を介して放電を始
める。
節点１６Ａの電位が素子３０の閾値電圧よりも小さい値
でもって節点１７の電位に追随するように、ランプ電圧
ＶＬＨによって放電率が決定されるならば、素子３０が
ターン・オンすることはない。
ビット／感知線１８Ａ（及びアクセスされた記憶セルの
貯蔵キャパシタ）は接地電位まで十分に放電される。
かくして、動的ラッチ回路１２が直流電力を消費するこ
となくセットされたことになる。
最初、アクセスされた記憶セルは電荷を貯蔵していなか
ったので、この記憶セルは感知動作の以前の状態に戻さ
れている。
即ち、アクセスされた記憶セルに情報が再書込みされて
いる。
アクセスされたワード線は接地電位に復帰され、記憶セ
ルの能動素子がターン・オフされる。
ランプ電圧ＶＬＨも接地電位に復帰され、素子３２をタ
ーン・オフする。
一方のビット／感知線１８Ａが接地電位にあり且つ他方
のビット／感知線１８Ｂが高電位にある状態でＶＲＤ線
が付勢され、これにより素子３４がターン・オンされる
。
これらのビット／感知線１８Ａ及び１８Ｂのキャパシタ
ンス間において、素子３８Ａ、３４及び３８Ｂを介して
電荷の再分布が生じる。
線１８Ｂの電位は以前の値の半分まで低下し、一方、線
１８Ａの電位はこれと同じ値まで上昇する。
かくして、ダミー・セル２３Ｂの貯蔵キャパシタ３６Ｂ
には、半分の電荷即ち通常の記憶セルの電位の半分が貯
蔵される。
ダミー・ワード線２６Ｂは零電圧へ復帰され、これによ
り素子２２Ｂはターン・オフされる。
素子３４もターン・オフされる。
高電位に保たれていたビット／感知線の電位を低くする
ことは、次のような目的のためにも望ましいものである
。
両方のビット／感知線を同じレベルに設定すると、次の
予備充電サイクル時に素子３８Ａ及び３８Ｂが同じカッ
ト・オフ状態へ駆動され得る。
ＶＲ線は零電圧へ復帰されてもされなくてもよい（素子
３８Ａ及び３８Ｂはオンに保たれてもよい）。
かくして、アクセスされた記憶セル及びダミー・セルが
各々の初期状態へ復帰された状態、即ち、記憶されてい
た情報がセルへ再書込みされた状態で、サイクルが終了
する。
もしアクセスされた記憶セルに電荷が貯蔵されていたな
らば（２進“１”の記憶に対応する）、ビット／感知線
の電位は、アクセスされたワード線が付勢された後も実
質的に変化しない。
勿論、この時素子３８Ａはカット・オフに近い状態に保
たれ、そして節点１６Ａ及びビット／感知線１８Ａ間に
は、電荷の転送が殆んど又は全く生じない。
従って、節点１６Ａは節点１６Ｂよりも高い電位を有し
、且つラッチ回路１２は上述とは反対の状態にセットさ
れる。
即ち、素子２８はオフにされ且つ素子３０はオフにされ
る。
ビット／感知線１８Ａは高電位に保たれる。
次いで、前と同様にしてサイクルが続けられ、アクセス
された記憶セルには高レベルの電位が再書込みされる。
上述の実施例においては、キャパシタ４２Ａ及び４２Ｂ
を介して節点１６Ａ及び１６Ｂへ電圧ブースト（より高
い電位）を供給するために、ＶＲ線はパルス付勢されて
いたが、このようなパルス付勢を用いない実施例も可能
である。
同様なブーストは、ＶＲ線からキャパシタ４２Ａ及び４
２Ｂを分離することによって与えられ得る。
この場合これらのキャパシタは独立的にパルス付勢され
るが、一方、ＶＲ線は一定の直流電位に保たれる。
また、これらの節点においてより高い電位を得るために
、それらを素子２４Ａ及び２４Ｂを介してより高い値に
充電することもでき、かくして、キャパシタ４２Ａ及び
４２Ｂを使用する必要がな（なる。
この時、ＶＲ線は直流電位レベルを有していてもよい。
ＶＲ線もパルス付勢することは、節点１６Ａ及び１６Ｂ
において十分な電位差が確立された後での電荷転送の停
止に対して望ましい効果を有する。
しかしながら、このようなパルス付勢はオーバーシュー
ト雑音の如き別の望ましくない効果を有する場合がある
。
このような悪影響を少しでも少なくして電荷転送を停止
するためには、例えば、望ましい時間にビット／感知線
の電位を上昇させればよい。
これにより、転送用素子３８Ａ又は３８Ｂは、節点１６
Ａ及び１６Ｂにおいて設定された電位差を失なうことな
くカット・オフされる。
以上のように、本発明の感知増幅器は、電荷貯蔵型記憶
セルに対する感知及び再書込み回路として働くだけでな
く、感知動作後に両方のビット線セグメントの電位に高
低の差がある状態で両セグメント間の素子３４を導通さ
せることによりビット線セグメントの電位を平衡化し、
こめ平衡化された電位でダミー・セルの充電を行なわせ
ることかできるものである。
なお、上述の実施例では、負荷素子のない動的ラッチ回
路が使用されていたが、勿論普通の静的ラッチ回路が使
用されてもよい。
【図面の簡単な説明】
第１図は本発明の良好な実施例を示す回路図、第２図は
第１図の回路におけるパルス・シーケンスを示す信号波
形図である。 １０……感知増幅器、１２……動的ラッチ回路、１４Ａ
、１４Ｂ……ＢＢ増幅器、１６Ａ、１６Ｂ……ラッチ節
点、１８Ａ、１８Ｂ……ビツト／感知線、２０Ａ、２０
Ｂ……記憶セル、２３Ａ。 ２３Ｂ……ダミー・セル

Claims (1)

  1. 【特許請求の範囲】 １ 電荷貯蔵型記憶セル及び感知動作時に基準電位を供
    給するためのダミー・セルが各々接続されている第１ビ
    ツト線セグメントと第２ビツト線セグメントとの間に設
    けられ、一方のビット線セグメントからの記憶セル読取
    り信号と他方のビット線セグメントからの上記基準電位
    との間の電位差に応答して該電位差を更に増大するよう
    に働くラッチ回路を有する感知増幅器において、 上記ラッチ回路の動作終了後に上記ビット線セグメント
    間に増大された電位差が存在している状態で導通状態に
    されて上記ビット線セグメントの電位を平衡化するため
    のスイッチング素子を上記第１ビツト線セグメントと上
    記第２ビツト線セグメントとの間に接続し、該スイッチ
    ング素子によって平衡化された電位を上記基準電位とし
    て上記ダミー・セルに書込むようにしたことを特徴とす
    る感知増幅器。
JP54088394A 1974-07-23 1979-07-13 感知増幅器 Expired JPS58116B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/491,023 US3949381A (en) 1974-07-23 1974-07-23 Differential charge transfer sense amplifier

Publications (2)

Publication Number Publication Date
JPS5512600A JPS5512600A (en) 1980-01-29
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ID=23950483

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Application Number Title Priority Date Filing Date
JP7711975A Expired JPS5539075B2 (ja) 1974-07-23 1975-06-24
JP54088394A Expired JPS58116B2 (ja) 1974-07-23 1979-07-13 感知増幅器

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JP7711975A Expired JPS5539075B2 (ja) 1974-07-23 1975-06-24

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US (1) US3949381A (ja)
JP (2) JPS5539075B2 (ja)
BE (1) BE830434A (ja)
CA (1) CA1058321A (ja)
CH (1) CH594956A5 (ja)
DE (1) DE2525225C2 (ja)
ES (1) ES439584A1 (ja)
FR (1) FR2280247A1 (ja)
GB (1) GB1495063A (ja)
IT (1) IT1039030B (ja)
NL (1) NL7508612A (ja)
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