TW441103B - Dynamic RAM, memory module and the refreshing method of the same - Google Patents

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4 41 10 3 A7 B7 五、發明説明（1 ) 【發明之詳細說明】 —^---------裝— (請先閲讀背面之注意事項再填寫本頁) 此發明係有關動態型RAM〔隨機存取記憶體）和記憶體 模組及其更新方法，主要係有關利用大記億容量之有效技 術者。 【以往之技術】 於動態型RAM中’於電容保持電荷之形態的記億資訊 之故，於其失去之前讀取增幅的狀態，需更新之動作。由 於記億格之資訊記憶時間爲非一定之故，以短周期記憶需 更新之字元線的位址者，則經由日本特開昭61-217988號 公報加以提案。又，將全字元線的位址，以進行更新的順 序加以記億者，則經由日本特開昭5 1 - 1 2 7.6 2 9號公報加以 提案。 jK. ί \ 【發明欲解決之課題】 經濟郎中央標準局員工消费合作社印製 動態型記憶格之資訊保持時間（保留時間）係如圖2 6所 示，由短者至長者連續加以分布，且其每取樣中呈不同者 。以往之動態型RAM中則注目於最短者，設定其更新周期 之故，更新次數對實際之動態型記憶格的實力而言變短者 會變多之故，而產生消耗電力增大之問題。在此，如上述 日本特開昭6卜217988號公報所述，提案有選出短周期者 ，對此以短周期加以更新者，但是於如上述由短至長者連 續分布者中，實質上無法加以適用。 如上所述，將短周期者記憶於記億電路者，或記億上 本紙浪尺度適用中國國家標準（CNS ) A4規格（2I0X297公釐） -4 441 103 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明（2 ) 述周期之字元線的位址或更新順序之位址的方式中，如果 記憶資訊有所缺陷之時1無法進行配合記億格之資訊保持 時間進行更新動作之故，由此會有記憶格之記憶資訊被破 壞之不良產生，由可靠性視之亦有相當大之問題存在。 於動態型RAM中，令寫入讀取動作時和更新動作時之 位址呈相同之時，於讀取寫入時’，不存有記憶格之字元線 亦需呈選擇狀態，使電流之消耗增大。更一方面，更新動 作係必需於記億格之資訊保持時間以內重覆加以進行，經 由字元線數之增大，更新數亦增大，動態型RAM之動作的 大半被更新動作所占領。在此，伴隨大記億容量化述取· 寫入時，於更新時，令選擇之字元線的數爲多，使更新周 期數抑制於4K( 4 096)的程度。此時，同時更新之記億格數 增大，其中有1個短周期者存在之時，爲依據其結果，如 上述分爲短周期和長周期時，會有以短周期更新者會增大 之問題。 本發明之目的係在於提供配合大記憶容量化之記憶格 的資訊保持時間，可合理，高可靠性進行更新之方法者。 此發明之其他目的係在提供於待機模式以達低消耗電力之 動態型RAM和記憶模組及其更新方法者。此發明之前述及 其他目的之新穎特性係由本說明書的記載及附圖可明白得 知》 【爲解決課題之手段】 於本發明揭示之發明中，說明代表性之概要簡單者， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (请先閣讀背面之注意事項真填寫本寅) _装·

訂—I Α7 _ Β7 五、發明説明（3 ) 爲如以下者。即，上述動態型記億格中， 資訊保持時間爲短之更新周期之周期性脈 元線生成共通分配所成更新位址，將有關 器的進位信號經由分頻電路加以分頻’於 位址之複數字元線，將相當於上述計時器 之單周期，或相當於上述分頻輸出脈衝之 記憶於記憶電路，將經由上述更新位址實 新動作，對應上述記億電路的記億資訊* 效/無效，經由上述分頻電路的輸出脈衝 間設定資訊呈無效者， 根據上述之手段時，於各上述更新位 複數字元線，可經由對應記憶格之資訊保 的更新周期進行更新，可實現大幅之低消 [:實施例】 經濟部中央標準局貝工消费合作社印製 計數對應較最短 衝，於複數之字 之更新位址計數 各分配上述更新 電路的輸出脈衝 長周期的任一方 施之記憶格的更 於各字元線呈有 '將有關更新時 址被共通分配之 持時間之2以上 耗電力。 I. i -- m - - ' ..^J^ - - - In -n 一 J n^—.. V * ^ (請先閱讀背面之注意事項再填寫本頁) 圖1之中，顯示有關此發明之動態型RAM C以下簡稱爲 DRAM)之一實施例概略方塊圖。同圖之，各電.路方塊係經由 公知之半導體積體電路的製造技術，雖未特別加以限制， 形成於如單結晶砂之1個半導體基板上。 此實施例之DRAM係由DRAM本體和適應更新控制所構成 。DRAM本體係未特別加以限制，爲具有約64M位元之大記 憶容量者。DRAM本體雖未特別限制，係由4個記憶區塊（陣 列區塊）所構成。各陣列區塊0〜陣列區塊3係各具有約 1 6 M b之記憶容量’進行於更新動作之時，選擇各1條之字 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 6 經濟部中央標準局負工消費合作社印製 44 彳 1 03 A7 ____B7 五、發明説明（4 ) 元線WL，有關連接於字元線的記憶格記億電荷被加以讀 取，此係經由感測放大器加以增幅，回復原本狀態之更新 動作者。 上述字元線係非意味物理性之一條字元線，爲意味對· 應更新位址之邏輯性字元線者。即，如上述1個之陣列區 塊具約16Mb之記憶容量時，需經由1次之更新動作，更新 4 0 9 6個記憶格。將如此多數之記憶格連接於1條的字元線 時，字元線的負荷會變重，使動作速度變慢之故，分割爲 複數之字元線，分配相同於此等之行位址，同時進行選擇 者β 如此上述更新動作之更新位址信號AG〜All係經由更 新位址計數器加以生成。計時器電路係配合上述64Mb的記 憶格中資訊保持時間最短者，產生時鐘信號CLK。計時器 電路係於令上述更新位址信號AG〜All之4096次者做爲1循 環（1周期）的更新動作中，令上述最短資訊保持時間爲 Tmin時，產生較Train/4 0 9 6爲短周期之時鐘信號CLK。 時間產生電路RASGen係同步於上述時鐘信號CLK，產 生行系之定時信號，控制經由上述更新位址信號A0〜All 所指定之字元線的選擇動作及感測放大器之增幅動作，進 行更新動作。上述位址計數器係經由上述定時產生電路 RASGen的更新動作的定時信號，進行+1之計數，接著產生 大更新位址。如此更新控制電路係基本與以往之動態型 RAM之更新控制電路相同。

於此實施例中’對具備如上述之更新控制電路的DRAM 本紙浪尺度適用中國國家標準（CNS ) A4規格（2l〇XM7公釐) ~ ' ~ 7 - ^^^1 n^— JD I I i - nn ^^^1 V J - V J -111 (請先閱讀背面之注意事項再填寫本頁) i ' 441103 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（5 ) 而言，爲達資料保持動作（等待模式）之低消耗電力化，設 置如以下適應更新控制器。 經由上述位址計數器形成之更新位址信號A〇〜All係 供予可程式唯讀記憶體（以下單純稱之爲PROM)。PROM(更 新周期保持電路）係具有對應更新位址之4k分之位址空間 ，於1個位址中，具有對應各上述DRAM本體之4個陣列方塊 0〜3的4位元記憶資訊。而且，p ROM陣列之整體記憶體容 量爲4K X 4=1 6K位元。上述位址計數器之進位信號CARRY係 經由πι進位計數器分頻爲Ι/m »即m進位計數器係僅對特定 記億格之更新次數而言，於m次之更新形成以1次的比例所 產生之分頻脈衝。相反地說，如上述對對應最短資訊保持 時間的記憶格更新周期tl而言，形成設定爲m倍長度的分 頻脈衝 / T 2 ( 12 = m X 11 )。 雖未特別加以限制，以上述位址計數器所形成的更新 位址信號A Ό〜All中，下位5位元之位址信號A0〜A4係供予 PR0M陣列之Y解碼器，位址信號A5〜All係供予X解碼器（字 元裝置）。上述PROM陣列中，於DRAM本體側之4個記億矩陣 中，經由更新位址A0〜All所各指定之合計4個字元線’具 有一對一對應之4位元的記億資訊，其爲短周期之更新或 長周期之更新，以對應2值（’ 0’和’ Γ )之更新時間設定資 訊（更新周期之資訊）加以記憶。由上述位址計數器所形成 之更新位址信號係於另一方中介由具多工器機能之X-陣 列緩衝器加以處理1內部位址信號Μ - 9 - B X 1 1係供予矩陣 選擇電路。即，注意於某陣列區塊中之1個字元線時’於 本紙浪尺度適用中國國家標隼（CNS ) Α4規格（210X297公馇） —ml -. nmn (請先閱讀背面之注意事項再填寫本頁) -8 - 經濟部中夬標準局負工消費合作社印裝 4 41 1 0 3 A7 B7___ 五、發明説明（6 ) 更新期間中’令上述1個之字兀線爲被選擇狀態至接著再 於上述1個字元線再呈選擇狀態的期間，定義爲上述更新 時間設定資訊（更新周期之資訊）。 對此矩陣選擇電路而言，於通常存取之時供給最上位 位元之內部位址信號BX12。於更新模式中，有關內部位址 信號BX 1 2呈無效，內部位址信號BX 1 2之記億體區塊的選擇 機能呈無效者，而兩者同時呈選擇狀態。 上述ΡΚ0Μ陣列之4位元讀取信號係透過感測放大器保 持於閂鎖電路。雖未特別加以限制，爲了適應更新控制器 的低消耗電力化1 PRO Μ係經由上述位址信號的輸入，讀取 4位元保持於輸出部之閂鎖時，包含感測放大器所有之電 路皆呈非動作狀態。 於同圖之中，由上述PR0M讀取之4位元所成之更新時 間設定資訊（cate go ry-0-3)係經由m進位計數器的分頻脈 衝/T2和AND閘電路採用邏輯積，經此由此AND閘電路形成 對應各上述陣列區塊Q〜陣列區塊3之更新禁止信號 inhibit-O〜inhibit-3。上述更新禁止信號inhibit-Ο係 供予陣列區塊〇 =同樣地，剩餘之其他更新禁止信號 i n h i b i ΐ - 1〜i n h i b i ΐ - 3係各別供予陣列區塊1〜陣列區塊 3 0 在此，信號/ Τ2係令低電平爲動作電平顯示者。而且 ，分頻脈衝/ Τ2係通常於高電平，將上述進位信號CARRY呈 m個計數時呈低電平。經由上述更新位址信號a 0〜A 1 1進行 更新動作之時’上述更新時間設定資訊（category-0)則對 本紙張尺度適用中國國家標準（CNS〉Μ規格（210X297公釐）~~' ~~ ~~ ' - 9 -二 ml n ^^^1 In 士n^—. « a -'5 (請先閲讀背面之注意事項再填寫本頁) Ο A7 B7 i 4 五、發明説明（7 ) 應於短周期之0’時’無條件令更新禁止信號inhibit-Ο呈 ’ 0 ’，以實行更新動作" 對此’例如上述更新時間設定資訊Ccategory-O)則對 應於長周期之’Γ時，於分頻周期/ T2爲高電平期間時，令 更新禁止信號inhibit-0呈’ Γ，使更新動作不進行地加以 禁止，而跳過該更新周期。即使上述更新時間設定資訊（ category-0)則對應於長周期之’1’時，於m次以1次的比例 令上述分頻周期/T2呈低電平之故，經由上述AND閘電路將 上述更新禁止信號inhibit-Ο呈’〇’ <爲此，更新時間設定 資訊（category-0)呈長周期的字元線中，經由上述分頻周 期/T2所設定的時間間隔，執行更新動作。_ 於其他之陣列區塊1〜陣列區塊3中，上述更新時間設 定資訊（category-1〜category-3 )呈對應長周期之，1’時 ’分頻脈衝/T2於高電平之期間時，各別之更新禁止信號 inhibit-Ι〜inhibit-3係呈，爲使不進行更新動作加 以禁止而跳過該更新周期，於m次以1次之比例，對應上述 分頻脈衝/ T2呈低電平地，上述更新禁止信號inhibit-Ι〜 in hibit-3係強制呈低電平的結果，經由上述分頻脈衝/ T 2所設定之時間間隔執行更新動作。 如本實施例，於長周期中，令進行更新動作與否之控 制獲得於每陣列區塊0〜3時，較經由更新位址（A G〜A 1 1 ) 完全加以指定，以更小之單位（各字元線）可設定更新時間 。由此，以長周期進行更新之記憶格的比例會增加之故. 可使更新所需之電力更爲減低。 本紙張尺度適用中國國家標樂..【.CNS )八4規格' (210父2的冷资）.. ，：：'. '-II)- ·： ' ： .· ... d ...... ...... ·：. . , ··...' .. V- ν，..ν....... (請先Μ讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 --------f ^---Ί---夕袭----^--1TJ--,.---J;--------i----- .'i .Μ 經濟部中央標準局員工消費合作社印製 '441103 A7 _______B7 五、發明説明（8 ) 圖2之中，顯示對應圖1之1個陣列區塊之一實施例的 概略電路圖。1個陣列區塊係由8個記憶矩陣MATG〜MAT7所 構成。如以1個之記憶矩陣MAT Q代表加以例示者，經由X解 碼器•字元裝置，形成1個字元線WL的選擇信號。爲使與 相關之字元線WL交叉，配置有一對互補位元線BL，/BL。 動態型記億格係由位址選擇用Μ0SFETQm和資訊記億用之電 容器Cs所構成。位址選擇用MOSFETQm的閘係連接於上述字 元線WL。上述用MOSFETQm之一方源極，漏極係連接於上述 一方的位元線BL，而其他之源極，漏極係連接於上述電容 器Cs的一方電極。 上述互補位元線BL，/BL係介由屏極開關用M0SFETQ1 和Q2連接於.感測放大器。感測放大器係由閘和漏極交叉連 接之N通道型M0SETQ5，Q6及P通道型M0SETQ7，Q8所構成。 上述N通道型M0SETQ5和P通道型M0SETQ7之漏極係連接於一 側之位元線BL。N通道型M0SETQ6和P通道型M0SETQ8之漏極 係連接於另一側之位元線/ BL。然後，上述N通道型M0SETQ 5和Q 6共通化之源極係連接於與上述字元線WL平行延長之 共用源極線CSN，P通道型M0SETQ7，Q8共通化之源極係連 接於與上述字元線WL平行延長之共用源極線CSP。上述共 用源極線C S N和C S P中，則同步於感測放大器之動作時間1 由感測放大器控制電路供予電路之接地電位和電源電壓 Vcc之動作電壓。 上述對應互補位元線BL，/BL的感測放大器輸出入節 點中，設有預充電電路。預充電電路係將感測放大器之兩 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ297公莩) ' ~~~' J 1H — I; (請先閲讀背面之注$項再填寫本頁) 五、發明説明（9 ). 輸入加以短路的短路M0SFETQ9〜Ql 1的閘中，供給經由矩 陣控制電路形成之預充電信號/PC。 上述X解碼器中，則由X-預解碼器供給預解碼信號AXi 。矩陣選擇電路係形成選擇上述8個記憶矩陣MATQ〜MAT7 中的1個記憶矩陣的矩陣選擇信號MS 0〜MS 7，供予各別之 記憶矩陣MATO〜MAT7。 此實施例之中，對應上述8個記億矩陣MATO〜MAT7所 成陣列區塊所形成之更新禁止信號inhibit-k(k = 0-3)則經 由反相電路加以反轉，做爲更新禁止信號inhibit供給至 記憶矩陣MATO〜MAT 7。於做爲上述之代表所例沄之記億矩 陣MATO中，經由上述反相電路反轉之更新禁止信號 INHIBIT係供予AN_D閘電路G之一方的輸入。此AND閜電路G 之另一方輸入則供給上述矩陣選擇信號MS0。此AND閘電路 G之輸出信號MS (Γ係呈活化上述X解碼器、矩陣控制電路、 感測放大器控制電路之控制信號。 經濟部中央標準局員工消費合作社印裝 (請先聞讀背面之注意事項再填寫本頁} 例如，經由更新位址信號，矩陣選擇電路產生矩陣選 擇信號MS0，經由X預解碼器所形成之預解碼信號，指定記 憶矩陣MATO之一個字元線時，上述更新禁止信號inhibit_ k爲低電平CO’）時，經由反相電路反轉之上述更新禁止信 號INHIBIT則呈高電平（’ Γ )，令上述AND閘電路G之閘開啓 地加以控制之故，上述控制信號MS Q ’則對應矩陣選擇信號 MS0之高電平而呈尚電平’活化上述X解碼器 '矩陣控制電| 路、感測放大器控制電路，經由上述X解碼器·字元裝置 選擇1個字元線，進行設置此..等之記憶格更新動作。 本纸張尺度通用中國國家標率（CNS ) A4规格（210X297公釐） 4 41 1 Ο 3 經 濟 部 中 -k 標 準 h 貝 工 消 費 合 作 社 印 製 Α7 B7 五、發明説明（10 ) 對此，經由更新位址信號，矩陣選擇電路則產生矩陣 選擰信號MSG，經由X-預解碼器形成之預解碼信號，指定 記憶矩陣ΜΑΤ0之1個字元線時，上述更新禁止信號INHIBIT 呈低電平（’ 〇 ’）時’上述A N D閘電路G 1則將閘控制關閉，上 述矩陣選擇信號MS0雖爲高電平之選擇電平，AND閘電路G 之輸出信號MS0’仍呈低電平，上述X解碼器、矩陣控制電 路、感測放大器控制電路則呈非活性狀態，進行更新。 圖3中，顯示說明圖2之1個陣列區塊動作之定時圖。 同步於經由計時器電路形成之時鐘信號CLK之行電平，內 部行位址選通脈衝信號/RAS呈行電平，形成更新之起動。 然而，經由接收圖1之m進位計數器，上述ra進位計數器之 輸出信號IT2的閘，接收圖2之更新禁止信號inhibit-k之 反相電路及AND閘電路G構成控制信號。更新禁止信號 INHIBIT則如實線所示爲高電平時，對應更新位址信號A〇 〜All形成內部位址信號BXi，並解讀之形成矩陣選擇信號 MSi和預解碼信號AXi。然後，於選擇之記憶矩陣中，預充 電信號/PC呈低電平，停止預充電動作。之後，字元線WL 呈選擇電平。感測放大器動作信號CSN呈低電平，CSP呈高 電平’感測放大器則開始增幅動作，增幅連接於上述字元 線之記憶格的記憶資訊，進行再寫入，終止更新動作。 上述更新禁止信號I NH I B I T則如虛線所示爲低電平時 ，雖對應更新位址信號AQ〜All形成內部位址信號BXi，並 解讀之形成矩陣選擇信號MS i和預解碼信號AXi，上述矩陣 選擇信號MSi不供給對應其之記憶矩陣MATi之故，預充電 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X：Z97公釐） ^^1. - —- ^ —.1—. ^^^1 ^n.. .- - 1 . _ —^1 ^κ— ^^^1 一"J (請先閱讀背面之注意事項再填寫本頁) 13- A7 B7 經濟部中央標準局員工消費合作社印製 4 41 10 3 五、發明説明（η ) 信號/pc呈保持高電平之狀態下，維持預充電動作，字元 線WL係固定於非選擇電平之低電平，感測放大器動作信號 CSN和CSP皆共同呈半預充電電壓者。 時鐘信號CLK由低電平上昇至高電平時，進行使用下 個更新動作之！新位址信號AO-All之增量動作，對應於此 ，進行對應於此由上述PR0M陣列讀取之動作，上述更新禁 止信號I NHI B I T則先行於下個更新動作加以輸出。以下* 上述時鐘信號CLK則由高電平至低電平變化的時間，上述 信號/RAS呈低電平，對應更新禁止信號INHIBIT，決定更 新動作是否禁止者。 圖4之中，係顯示設於上述記憶矩陣之X解碼器的一實 施例電路圖。於同圖之中，8個字元裝置選擇電路則代表 性地加以例示者。字元裝置選擇電路XDS0係經由P通道型 M 0SFETQ5和N通道型M0SFETQ6所成CMOS反相器電路形成。 此CMOS反相電路的輸入中，設有解碼電路。解碼電路係 將P通道型之預充電M0SFETQ1和預解碼信號供予閘的N通 道型M 0SFETQ2，和對有關之M0SFETQ2直列設置之N通道型 M0SFET_Q3所搆成者。此M0SFETQ3之閘中，供給預解碼信 號AX2i，對剩餘之7個字元裝置選擇電路的同樣N通道型M-0SFET而言則共通加以使用。 上述N通道型M0SFETQ3的源極中，供給非.充電信號 XDG B »即，矩陣選擇信號MS和行系之定時信號R1則 透過NAND電路G1和反相器電路N1及反相器電路N2，形成 上述非充電信號XDGB。上述反:相器電路的輸出做爲.預充 • ： . . . 本紙張尺度適用中國國家標準（CNS ) A4規格（21ϋΧ297公煃) ： - -14 - (請先閲讀背面之注意事項再填寫本頁)

'4 41 10 3 A7 __B7 五、發明説明（】2 ) 電信號PC’供予上述P通道型之預充電M0SFETQ1之閘。上 述矩陣選擇信號MS係於前述圖2之實施例中，爲對應經由 上述AND電路G形成之控制信號MSG’之信號者。 此實施例電路之動作係如下所述。矩障選擇信號MS及 定時信號R1爲低電平之時，上述預充電信號PC呈低電平， 令P通道型之預充電M0SFETQ1等呈開啓狀態進行預充電動 作。由此，構成各字元裝置選擇電路之CMOS反相CR的輸入 低電平會呈高電平之故，各字元裝置選擇信號XDSQ〜XDS7 係呈低電平之非選擇電平。如上述之預充電信號PC爲低電 平時，上述非充電信號XDGB呈高電平，經由開啓狀態之預 充電M0SFETQ1和預解碼信號AX2i、AX5i，即使M0SFETQ2、 Q3呈開啓狀態時1直流電流亦不會流入，可確保上述預充 電電壓者。 經濟部中央標準局員工消f合作社印製 C請先閲讀背面之注意事項再填寫本頁) 經由上述矩陣選擇信號MS和定時信號R1之高電平，上 述預充電信號PC呈高電平，上述預充電M0SFETQ1等係呈關 閉之狀態。然後，上述非選擇信號XDGB會變化爲低電平之 故，經由上述預解碼信號AX2i和AX5i指定之1個字元裝置 選擇電路中，形成非充電路徑，由低電平拔除》由此，例 如字元裝置選擇信號XDS 7呈低電平至高電平的選擇電平。 此時，殘餘之字元裝置選擇電路中’經由低電平的非 選擇信號，設於輸入側和電源電壓Vcc間的回復用P通道型 M0SFETQ7則呈開啓狀態’將其輸入電平固定於電源電壓 VC C電平進行閂鎖動作。即/於剩餘之非選擇之字元裝置 選擇電路中，經由上述預充電電壓較漏電流低下，以防止 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2[〇Χ297公釐) ~ ~~ ~~ 經濟部中央標準局員工消f合作社印製 A7 B7 五、發明説明（l3) 錯誤選擇非選擇之字元裝置者·。 於此實施例電路中，經由將上述矩陣選擇信號MS將如 前述之更新禁止信號INHIBIT呈低電平地，產生上述定時 信號R1或預解碼信號AX2i或AX5i時，解碼電路係呈預充電 信號PC爲低電平的預充電動作，不產生字元裝置選擇信號 之故t禁止字元線之選擇動作。 圖5中，係有關說明此發明動態型RAM之適應更'新動作 之定時圖。如上述對應短周期之字元線係同步於經由計時 器電路形成之時鐘信號CLK，於對應位址計數器一圈的時 間11，以1次的比例實施更新動作，對應長周期之字元線 係於m次（/T2)，以1次的比例實施更新動作。 更新動作之詳細係如擴大加以顯示者，經由時鐘信號

CLK之低電平，/RAS信號則呈低電平，經由位址信號A0〜A 1 1指定之η-l號的字元線係分頻脈衝/T2爲高電平之故，由 PROM輸出之資料閂鎖之更新時間設定資訊（cate gory)呈低 電平時，對應更新禁止信號INHIBIT亦爲低電平加以選擇 ，進行設於此之記憶格的更新動作。如果，經由位址信號 A0〜All指定之η-1位址之字元線係上述更新時間設定資訊 (category)呈高電平時，信號INHIBIT亦爲高電平之故， 經由不進行選擇動作，禁止設於此之記憶格更新動作。 雖未加以限制，同步於上述信號/ RAS之高電平的變化 ，進行更新位址計數器則進行+1的步進動作，更新位址則 更新於η位址》然後，同步於時鐘信號CLK之高電平的變化 ，經由有關η位址之更新位址1 之讀取被實施’先行 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X297公釐） (請先聞讀背面之注意事項再填寫本頁) 裝· 訂 -16 - 4 4110 3 經濟部中央標準局員工消費合作社印製 A7 B7 五 '發明説明（14 ) 於更新動作’進行其更新時間設定資訊的讀取。 於此實施例中’經由上述更新位址，於各記億矩陣， 進行更新動作之約4K位元所成記憶格中，最短之資訊保持 時間者則較以上述計時器電路形成之時鐘信號CLK的m倍爲 短者做爲短周期加以記憶，較上述m倍爲長者做爲長周期 加以記憶。此時’爲得高可靠性，將PR0M格未寫入狀態呈 上述短周期之資訊（例如’〇’），將呈寫入狀態者呈上述長 周期之資訊（例如’ 1 ’）。 將上述PR0M使用後述之EPROM格加以構成時，經由寫 入不足或資料的揮發化，如上述之呈_1’寫入的資訊則錯 誤地被讀取爲^ 0 ’時，以長周期進行更新動作之記億格則 以短周期加以更新，對DRAM寶料保持動作不會有任何不好 的影響，可得高可靠性。 圖6和圖7中，顯示適用此發明之動態型RAM的一實施 例的方塊圖。圖6中顯示記憶陣列和其周邊選擇電路，圖8 中係顯示如位址緩衝器或輸出入緩衝器之輸出入界面部和 定時控制電路。 圖6之中，挾於2個記億矩陣MATO和ΜΑΤΙ設置感測放大 器SAQ1。即，感測放大器SA01係呈對2個記億矩陣MATQ和Μ ATI選擇性使用之共用感測放大器。感測放大器SA01之輸 出入部中，設置未圖示之選擇開關，連接於記億矩陣Μ ΑΤΟ 或ΜΑΤΙ的互補位元線（或稱之互補資料線或互補數位線）。 其他之記憶矩陣1^了2’1^73或1^14’《八了5及1^丁6， ΜΑ T7亦各呈一對，各別地感測放大器SA23，S45及 本紙張又度適用中國國家#準（CNS ) A4規格（2丨0 X 297公釐） —I ( 一 I---^-----^·"衣-- (請先閱讀背面之注意事項再填寫本頁)

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經濟部中央揉準局員工消费合作社印I Α7 Β7 五、發明説明（15) S 6 7則共通加以設置。經由如上述之合計8個記億矩陣 MATO〜MAT7和4個感測放大器SAQ1〜SA67，構成1個記憶 陣列MARY0。對此記憶陣列MARY0而言，設置Y解碼器YDEC 。挾住Y解碼器YDE C對稱地設置記憶陣列MARY1。此記憶 陣列MARY1係省略內部構成，但同樣於上述記憶陣列MARY0 加以構成。 於各記憶矩陣M A T 0〜M A T 7中，設置解碼器X D 0〜X D 7。 此等解碼器XD0〜XD7係解讀預解碼電路XPD的輸出信號Ah 彤成4條分之字元線選擇信號。經由此解碼器XD0〜XD7與 以下說明g矩陣控制電路MATCTRL0 1〜MATCTRL67之輸出信 號，設置形成字元線之選擇信號的字元裝置WDG〜WD7。此 字元裝置中亦包含對應爲救濟缺陷之預備字元線之字元裝 置。 對應上述一對之記億矩陣MATO，ΜΑΤΙ，設置矩陣控制 電路MATCTTL01。對其他對之記憶矩陣ΜΑΤ2，ΜΑΤ3〜ΜΑΤ6 ，ΜΑΤ7而言，設置同樣之矩陣控制電路MATCTRL23， MATCT RL45，MATCTRL67。矩陣控制電路 MATCTRL01 〜 MATCTRL6 7係接受矩陣選擇信號MSi和信號ΧΕ及感測動作定 時信號<)〇S A及下位2位元之位址信號的解讀信號，對選擇 之記億矩陣的1個矩陣控制電路中，輸出選擇4條之字元線 中的一條之選擇信號ΧίΒ等。 其他’矩陣控制電路MATCTRL01〜MATCTRL67係對應上 述選擇之記憶矩陣，將對應左右之任一的記憶矩陣之位元 線選擇開關呈開啓狀態，輸出將對應非選擇之記憶矩陣的 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） J---^----->’ 裝！ (請先閲讀背面之注意事項再填寫本頁) 訂 18 - 經濟部中央標準扃員工消費合作社印繁 '441103 A7 B7 五、發明説明（丨6 ) 位元線選擇開關呈關閉之選擇信號，或開始感放大器之 增幅動作的定時信號。更且，於如後述之更新動作的待機 時，控制感測放大器，位元線選擇開關之任一或兩者，令 位元線設置呈浮動狀態之機能。 進行不良字元線之存取時’經由信號XE之低電平，上 述選擇信號Xib等則禁止輸出之故，不良字元線之選擇動 作會停止代替此點，形成冗長電路側之選擇信號XRiB之 故，預備之字元線呈選擇狀態。 於圖7中，定時控制電路TG係接收外部端子供給之行 位址選通脈衝信號/ RAS，列位址選通脈衝信號/ CAS，可寫 入信號/WE及可輸出信號/0E，形成動作模式之判定，對應 其之內部回路動作所需之各種定時信號。此說明書及圖面 ，/係以做爲低電平爲動作電平之意思。 信號R1和R3係行系之內部定時信號，爲後述之行系選 擇動作使用者。定時信號XL係處理行系位址加以保持之 信號，而供予行位址緩衝器RAB。即行位址緩衝器RAB係經 由上述定時信號PXL，處理位址端子A0〜A1輸入之位址， 保持於閂鎖電路。 信號Φ REF係於更新模式時所產生的信號，供予設於 行位址緩衝器的輸入部的多工器AMX，於更新模式時，經 由更新位址計數電路RF C切換爲形成之更新用位址信號地 加以控制。更新位址計數電路RFC係將經由包含定時控制 電路TG之如前述的計時器電路形成之更新用步進脈衝（時 鐘信號C LK ) RC加以計數生成更新位址信號。此實施例中 本紙張尺度適用中國國家標準（.CNS ) /VS規格（210X297公釐） I·ς I .- ------訂一---.---〆 (請先閱讀背面之注意事項再填寫本頁) 19 - 經濟部中央標準局員工消費合作社印製 A/ B7 五、發明説明（17) 呈具有自動更新和自我更新者。 定時信號pX係字元線選擇定時彳w號者，供予解碼器 X IB，根據下位2位元之位址信號所解讀之信號，形 成4種字元線選擇定時XiB。定時信號Y係列選擇定時信 號者，供予列系預解碼器YPD，輸出列選擇信號AYix、 A Y j X、A Ykx ° 定時信號Φ W係指示寫入動作之控制信號，定時信號 史R係指示讀取動作之控制信號，此等定時信號和φΚ 係供予輸出入電略〗/ 0，於寫入動作時，活化包含於輸出 入I/O的輸入緩衝器，令輸出緩衝器呈輸出高阻抗狀態= 對此，述取動作時，活化上述輸出緩衝器，令輸入緩衝器 呈輸出高阻抗狀態。 定時信號P MS係指示矩陣選擇動作之信號，供予行位 址緩衝器RAB，同步此定時，矩陣選擇信號MS i則被加以輸 出。定時信號PSA係指示感測放大器動作的信號。根據此 定時信號<PSA，除生成感測放大器之活化脈衝外，亦使用 於形成切離非選擇之記憶矩陣側之位元線動作之控制信號 者。 此實施例中，行系之宂長電路X-RDE則做爲代表加以 例示。即，上述電路X - RED係包含記億不良位址之記億電 路，和位址比較電路。比較記億之不良位址和行位址緩衝 器RAB輸出之內部位址信號BXi，當不一致時，令信號XE呈 高電平’令信號XEB呈低電平，令正規電路之動作爲有效 者。上述輸入之內部位址信號BX i和記憶之不良位址一致 本紙張又度逼用中國國家標準（CNS ) A4規格（2I0X297公逄） · I- n I - I I II- - - - ^-^1 K - -- n m —1--ί -- V''、veI (請先閱讀背面之注意事項再填寫本頁) -20 - 經濟部中央標準局貝工消費合作社印製 r ' 4 4110 3 A7 _B7 五、發明説明（18) 時，令信號XE呈低電平，禁止正規電路之不良字元線的選 擇動作的同時’令信號XEB呈高電平，輸出選擇1個之預備 字元線的選擇信號XRiB。 圓7之中雖省略’與上述行系之電路同樣之電路亦設 於列系，由此檢出對不良位元線的記億體存取時，停止列 解碼器YD之不良位元線的選擇動作，代之形成選擇預備設 置之位元線的選.擇信號。 圖8之中，顯示有關本發明之動態型RAM之記億體陣列 部的一實施例的要部電路圖。同圖之中，記憶矩障Μ ΑΤΟ之 4條字元線，2對之互補位元線和有關此等之感測放大器及 預充電電路等則做爲代表加以例示者，記億矩陣MAT 1係以 黑箱加以顯示。又’構成對應一對之互捕位元線BLL和/ BL L之各電路的構成，做爲於M0SFET做爲代表附加電路記 號。 動態型記億格係由位址選擇用MOSFETQm和資訊記憶用 電容器Cs所構成。位址選擇用MOSFETQm之閘係連接於字元 線WLi，此MOSFETQm之漏極則連接於位元線/ BLL，於源極 連接資訊記憶電容器Cs。資·訊記憶用電容器Cs之其他電極 係被共通化供予板極電壓VPL。 上述位元線BLL和/BLL係如同圖所示，平行地加以配 .置’得位元線容量之平衡等，依需要適切地加以交叉。有 關之互補位元線BLL和/ BLL係經由開關M0SFETQ1和Q2，連 接於感測放大器之輸出入節點。感測放大器係閘和漏極交 叉連接》由呈閂鎖形態之N通道型M0SFETQ5，Q6及P通道型 本紙張尺度適用中國國家標準（CMS ).Μ規格（210 X M7公釐） (#先閱讀背面之注意事項再填寫本頁) /裝· 訂- -21 4 4〗〗ο 3 Α7 ' Β7 五、發明説明（丨9 ) M0SFETQ7，Q8所構成。N通道型M0SFETQ5和Q6之源極係連 接於共通源極CSN。 P通道型M0SFETQ7和Q8之源極係連接於共通源極CSP。 如共通源極CSP所例示，設置P通道型MOSFET之電源開關 MO SFETQ14，當定時信號<PSAP爲低電平時，M0SFETQ14則 呈開啓狀態，進行感測放大器動作所必需之電壓供給。對 應N通道型M0SFETQ5和Q6之共通源極線CSN中，設置|未圖 示之N通道型MOSFET，於線之動作時間供給接地電位。 活化此等感測放大器之電源開關MOSFET係進行安定的 感測動作之故，開始感測放大器增幅動作時，令只能供給 較小電流之電源開關MOSFET呈開啓狀態，經由感測放大器 的增幅動作，位元線BLL和/BLL之電位差呈某個程度時， 相等於流入大量電流之電源開關MOSFET呈開啓狀態時，階 段性地進行增幅動作。 經濟部中央標準局員工消費合作社印裝 -7 「一 · I n ~~"^~訂 (請先閱讀背面之注意事項再填寫本頁) 上述感測放大器之輸出入節點中，設置短路互補位元 線之M0SFETQ11，和於互補位元線供給半預充電電壓HVC之 開關M0SFETQ9和Q11所成預充電電路。此等M0SFETQ9〜Q11 的閘係共通地供給預充電信號P C B。Μ 0 S F E T Q 1 2和Q 1 3係經 由列選擇信號YS，構成開關控制之列開關。此實施例中， 經由1個列選擇信號YS，可選擇4對之位元線。更且，上述 列選擇信號YS係共通地供予由設於對應同圖所例示之2對 位元線和未圖示剩餘之2對位元線之4個感測放大器的輸出 入節點的列開關所構成之MOSFET閘，介由有關開關MOSFET ，各連接於4對之位元線和4對之輸出入線I/O。 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） 22 - 經濟部中央榇準局員工消費合作社印製 4 41103 A7 _____B7_ 五、發明説明（2〇 ) 圖9和圖1 0之中，顯示適用於本發明之動態型RAM之一 實施例的記億陣列的佈線圖。此實施例之動態型RAM係如 上述具約6 4M位元之記憶容量者。圖9和圖1 G中，係顯示呈 橫長之晶片的左右各半（L，R)之布線圖。設於上述橫長之 晶片的中央部分之Y救濟電路則兩圖重複地加以顯示。-將2個記憶矩陣呈中心地，設置感測放大器和輸出入 線（S A & I / 0 )。位址分配係將上側U和下側L分配爲X位址之 最上位位元/XI 2和XI 2 6令如上述之Y解碼器YDEC爲中心， 每8個分爲2群之記憶矩障，係分配爲位址信號/XII和XII 。同圖中，經由XII指定之下半部則加以省略。分爲上述2 群之8個記憶矩陣係分爲各4·個分配呈/ X1Q和X 1〇。同圖中 ，分配於下側L之4個記億矩陣之位址X 1 0則大小加以例，示 。然後，同圖之中雖省略，以感測放大器爲中心分配之各 2個之記憶矩陣中，分配/X9和X9，以感測放大器爲中心分 配之記億矩陣則分配/ X 8和X 8。 設於晶片縱方向（上下）之行解碼器XDEC及陣列控制電 路ARYCTRL及矩陣外輸出入線I/O係由前述圖1之字元裝置W D，解碼器XD及矩陣控制電路MATCTRL和矩陣外之輸出入線 所構成。於晶片之長度方向的中央部中，設置位址側和 I/O側之輸入緩衝器或輸出緩衝器等的輸出入界面電路。 附於記憶矩陣之箭頭係顯示位址之方向。即，更新的 順序係於同圖由上而下方向順序進行。.於同圖之箭頭方向 順序進行更新時，而呈8 1 9 2周期，記憶存取會受限制之故 ，例如將經由位址X 1 2指定之記憶矩陣同時加以選擇地， 本紙張尺度適用申國國家標準（CNS ) A4規格（210X297公釐__i_ ~ -23 - 1^---；-----..裝------訂 ---.---It (請先鬩讀背面之注意事項再填寫本頁) 4句 1 03 經濟部中央標準局員工消f合作社印製

η I B7 五、發明説明（2!) 分爲如上述之4個陣列區塊，於各字元線分配更新禁止信 號的同時，以4096(約4K)的周期終止所有之更新。即，圖 1之4個陣列區塊0〜3係經由上述位址X 1 2呈無效地，於圖9 (L側）之上側II和下側L，對應2個陣列區塊0和1，於圖1 〇(R 側）之上側U和下側L，.對應2個陣列區塊2和3。 列方向之位址分配係挾住Y救濟電路，分配至左側和 右側之最上位位元/ Y12和Y12。如上述之X解碼器XDE等爲 .中心左右分開之記億矩陣係分配至位址信號/Y1 1和Y1 1。 然後，於1個記憶矩陣內，分配/ X 1 Q和X 1 0。如上述於記億 矩陣內4對之位元線同時被選擇之故，將其中之任一者最 終地加以選擇時，使用Y 9和Y 8或最下位之2位冗Y G和Y 1。 由此，於Y方向中，做爲整體而言芍應地進行約8K之位址 分配。 圖11中，顯示有關此發明之動態型RAM之其他之一實 施例的概略布線圖。此實施例之動態型RAM係雖未特別加 以限制，與前述同樣地呈約64Mb之記憶容量者。記憶陣列 就整體而Η分爲8個。對半導體晶片之長度方向，分爲左 右4個之記憶陣列，中央部分則於同圖加省略，但設置位 址輸入電路，資料輸出入電路等之界面電路。 對上述半導體之長度方向，分爲各4個之記憶陣列係 各呈2組加以配置。如此地，各2組配置之2個記憶陣列係 於其中央部分，配置主字元裝置。此主字元裝置係以此爲 中心對應上下分開之2個記憶陣列加以設置。主字元裝置 係形成貫通上述1個記億陣列地延長之主字元線的選擇信 衣紙張尺度適用中國國家橾準（CNS ) Α4規格（210X 297公釐） (請先Μ讀背面之注意事項再填寫本頁)

-24 - 4 4110 3 A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（22) 號。1個記憶陣列係連接於上述主字元線方向爲2k位元， 和其正交未圖7K之互補線（或稱資料線）的方向爲位元的 記億容量所構成之動態型記憶格。此記億陣列整體而言設 有8個之故’就整體而言呈8X2kX 4K=6 4M位元之大記憶容 量者。 上述1個記億陣列係對主字元線方向分割爲8個。於各 分割之記憶區塊設置副字元裝置。副字元裝置係對主字元 裝置分割1/8的長度，形成與之平行延長之副字元線的選 擇信號。於此實施例中，爲減少主字元線數，換言之將主 字元線的配線間隔呈緩和者，雖未特別加以限制，對1個 主字元線而言，於互補字元線方向配置4條所成副字元線 。如此，於主字元線方向分割爲8條，及爲由對互補位元 線方向各4條分配之副字元線中選擇1條副字元線之故，配 置副字元選擇線裝置。此副字元選擇線裝置係由延長於上 述副字元裝置之配列方向的4條副字元選擇線中；形成選 擇1個之選擇信號。 由此，注意上述1個記憶陣列時’於1個主字元線分配 之8個記憶區塊中，對應包含欲選擇之記億格的一個記憶 區塊的副字元裝置中，1條之副字元選擇線被選擇的結果 ，由屬於1條之主字元線的8 X 4 = 3 2條之副字元線中’選擇 1個副字元線。如上述於主字元線方向設置2 k ( 2 Q 4 8 )記憶 格之故，1個副字元線中’連接有2 0 4 8 / 8 = 2 5 6個之記憶格 〇 圖12中，顯示上述動態型RAM之—實施例的布線圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝' 訂

• IF -II 經濟部中央標準局負工消費合作社印製 4 4彳1〇3 A7 B7 五、發明説明（23 ) 同圖中，爲幫助了解有關此發明.之動態型RAM，顯示所謂 列系之重要電路區塊之感測放大器SA或列解碼器的配置。 於同圖之中，MWD係上述主字元裝置，SWD係副字元裝置， SA係感測放大器，Column Dec係列解碼器者。然後，配置 於2個記億陣列之ACTRL係陣.列控制電路，供給位址解碼器 或爲動作之定時信號。 如上述1個記憶陣列係對互補位元線方向具有4K位元 之記憶容量。但是，對1個互補位元線連接4K之記憶格時 ，互補位元線的寄生容量則增大，經由細微之資訊記億用 電容器的容量比讀取之信號電平無法取得之故，對互補位 元線方向亦加以8分割。即，經由粗黑線所示之感測放大 器SA，互補位元線則分割爲8分割。雖未特別加以限制， 如後述感測放大器係經由共通感測方式加以構成，除去配 置於記億陣列之兩端的感測放大器，令感測放大器爲中心 左右設置互補位元線，選擇性連接左右任一之互補位元線 〇 圖13中，顯示爲說明上述記億陣列之主字元線和副字 元線的關係的要部方塊圖。於同圖中，做爲代表顯示2條 之主字元線MWL0和MWL1。此等之主字元線MWL0係經由主字 元裝置MD0加以選擇。經由同樣之主字元裝置亦可選擇主 字元線MWL1。 上述1個之主字元線MWL0中，對各延長方向設置8組副 字元線。同圖中，顯示其中2組之副字元線爲代表之例示 。副字元線係偶數G〜6和奇數1〜7合計8條之副字元線交 本紙浪尺度適用中國國家榇準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填窝本頁} 訂 26 - 經济部中央標準局員工消费合作社印製 _ Λ 4 1 ι 3 Α7 ____Β7 五、發明説明（24 ) .互配置於1個之記憶區塊。主字元線裝置所鄰接之偶數0〜 6，和主字元線裝置遠端側（字元裝置之相反側）所配置的 奇數1〜7之外，配置於記憶區塊之副字元裝置係形成以此 爲中心的左右記憶區塊之副字元線的選擇信號。 由此，如前所述做爲記憶區塊，分爲8區塊，但是如 上述實質地經由副字元裝置，對應2個記憶區塊的副字元 線被同時加以選擇之故，實質上呈分爲4個區塊。如上述 將副字元線分爲偶數0〜6和偶數1〜7，於各記億區塊之兩 側配置副字元裝置的構成中，配合記憶格之配置，高密度 配置之副字元線SWL之實質間隔於副字元裝置中可緩和爲2 倍，可有效率布線副字元裝置和副字元線。 上述副字元裝置係對4條副字元線0〜6 ( 1〜7 )共通地 供給選擇信號。又，介由反相電路供給反轉信號。由上述 4個副字元線中設置1個選擇副字元線之副字元選擇線FX。 副字元選擇線係由FXO〜FX7之8條構成，其中之偶數FXO·〜 FX6則供予上述偶數列之副字元裝置α〜6，其中之奇數FX1 〜FX7則供予上述奇數列之副字元裝置1〜7。雖未加以限 制，副字元選擇線FXO〜FX7係於陣列周邊經由第2層之金 屬配線層M2，經由同樣第2層之金屬配線層M2構成之主字 元線MWLO〜MWLn之交叉部分中，經由第3層之金屬配線層 Μ 3構成。 圖1 4中，顯示說明上述記憶陣列之主字元線和感測放 大器關係之要部方塊圖。於同圖中，做爲代表顯示1條之 主字元線MWL »此主字元線MWL係經由主字元裝置MWD加以 本紙張尺度適用中國學家標準（CNS ) Μ規格（210 X 297公釐） ^^^1 f ^^^1 n^i ^^^1 emmtl · 士^^^1 I --- In 一 In Λi US. 、T、 (請先聞讀背面23¾項再填寫本頁) 27 - 4 4110 3 經濟部中央標隼局員工消費合咋i.ft, A7 _______ B7五、發明説明（25 ) 選擇。鄰接上述主字元裝置，設置對應上述偶數副字元線 之副字元裝置SWD。 同圖中，雖省略設置正交於與上述主字元線M WL平行 配置之副字元線的互補位元線（Pair Bi tLine)。此實施例 中，雖未特別加以限制，互補位元線亦分爲偶數列和奇數 列，對應於此等，，·以記憶區塊（記憶陣列）爲中心，於左右 分置感測放大器SA。感測放大器SA係呈前述共通感測方式 ’端部之感測放大器SA中，實質上單側的互補位元線未加 以設置，介由後述之共通開關M0SFET連接互補位元線。 如上述於記憶區塊之兩側，分散感測放大器SA配置之 構成中，於奇數列和偶數列分置互補位元線之故，可將感 測放大器列之間隔加以緩和=反之，高密度地配置互補位 元線地，可確保形成感測放大器S A之元件區域》沿上述感 測放大器的配列配置輸出入線。此輸出入線係介由列開關 連接於上述互補位元線。列開關係由開關M0SFET構成。此 開關M0SEFET的閘係連，接於傳達列解碼器COLUMNDECORDER 之選擇信號的列選擇線YS。 於實施例中，陣列區塊係如前述分割構成。又，對1 個之主字元線而言，將4條之副字元線同時呈選擇狀態時 ，可令更新周期短至1/4。即，經由1024周期，進行一回 圈之更新。如上述，爲呈同時選擇4條之副字元線，令最 下位位元之位址A0和Al 1呈無效即可。 圖15中，顯示有關此發明之DRAM的其他實施例的概略 方塊圖。此實施例中，長期間之更新周期爲設置如T2、T3 {請先閲讀背面之注意事項再填寫本頁) 裝· 訂 本纸張尺度適用中國國家揉準（CMS > A4规格（2丨OX297公釐） 28 - 經濟部中央標準局員工消費合作社印製 I . 4 4 Ή Ο 3 •A 7 _Β7_ 五、發明説明（26 ) 及T4的複數種。即，如前所述，設於DRAM之記憶格資訊保 持時間係由短者至長者連續加以分布，爲達最佳化，爲將 記憶格所具有之資訊保持時間極可能有效地利用地，以複 數種類之最佳周期，可各別加以更新。 計時器電路中，如前述同樣地，於記憶格中，形成配 合具最短資訊保持時間之時鐘信號CLK β以此爲基準，將 位址計數器之進位信號CARRY，經由第1、第2及第3之各段 分頻電路，由各別爲1/ml、l/m2及l/m3之各分頻比順序地 加以分頻，形成各分頻脈衝/T2、/T3及/T4。在此，位址 計數器之1循環，換言之，{^進位信號CARRY之1周期呈1T1 時，第1分頻電路之分頻脈衝/T2之周期t2係設定呈ml X tl 。第2分頻電路之分頻脈衝/ T3之周期t3係設定呈m2Xt2( = mlXm2Xtl)。然後，第3分頻電路之分頻脈衝"4之周期 t 4係設定呈 m3X 1;3(=mlX m2X m3X 1:1)。 如上述包含短周期對應3個長周期，記億於PROM之更 新時間設定資訊（CATEGORY)係以2位元爲單位加以進行。 例如，2位元之記憶資訊爲’ ’時爲短周期，’ 〇 ’ ’ Γ時 則對應分頻脈衝/T2之長周期，，’ 1 ’ ’ 時則對應分頻脈衝/ T3之長周期，’Ι’Γ時則對應分頻脈衝/ T4之長周期 如上述之更新時間設定資訊（category)係經由邏輯電 路LOG加以解碼，與上述各分頻脈衝/Τ2、/T3及/T4各別同 樣地採用邏輯積，與上述同樣地，經由對應之分頻脈衝指 定之時間比例，將對應之更新時間設定資訊使之無效。如 此之各信號的邏輯和信號則做爲更新禁止信號（INHIBIT) 本紙張尺度適用中國國家標準（CNS ) A4規格（2I0X 297公楚) ' -29 - 1.:---；------ ."裝------訂 J------i 冰 (請先閱讀背面之注意事項再填寫本頁) 4 4 110 3 A7 ___B7__ 五、發明説明（27 ) ，控制如前述之矩陣選擇信號/MS之有效/無效。即，對應 分頻脈衝/ T 2設定更新時間設定資訊的字元線係以t 2之周 期進行更新，對應分頻脈衝/T 3設定更新時間設定資訊的 字元線係以1:3之周期進行更新，對應分頻脈衝/T4設定更 新時間設定資訊的字元線係以t4之周期進行更新。 此構成中，對具有短者至長者連續分布之資訊保持時 間的記憶格而言，對具各記憶格之資訊保持時間，可以長 周期進行更新之故，可更使之低消耗電力化。 圖16中，顯示有關此發明塔載於DRAM之適應更新控制 器的PR0M陣列所使用之記憶格實施例的構成圖。此實施例 中，做爲記憶格利用具浮閘和控制閘之不揮發記憶格，於 浮閘注入電荷，變化該臨界值電壓進行資訊記憶。 此實施例中，爲利用DRAM之製造步驟形成如上述之不 揮發記億格，閘則經由單層多矽層構成。同圖（A)中，顯 示NM0S方式者，（B)之中則顯示PM0S方式者° 經濟部中央標準局員工消費合作社印製 I. 11 I·*1In - - - -1 ^^^1 —！-------I 一"J (請先閱讀背面之注意事項再填寫本頁) (A) NMOS方式中，於挾住n +型之源極、漏極的擴散層 的半導體範圍上，於薄閘絕緣膜上形成浮閘（Floating Ga te)。此單層之浮閘係形成延長至挾有元件分離用之場 絕緣膜鄰接之元件形成範圍。此元件形成範圍中，形成n + 型擴散層所成之控制閘（Control Gate)。此控制閘係兼字 元線W L者》 (B) PMOS方式中，於挾住n +型之源極*漏極的擴散層 的半導體範圍上，於薄閘絕緣膜上形成浮閘。此浮閘係延 長形成挾有元件分離用之場絕緣膜鄰接之元件形成範圍》 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ~ -30 - 經濟部中央標準局貝工消費合作社印製 4 41 10 3 A7 _____B7 五、發明説明（28 ) 此元件形成範圍中，形成n型陷阱範圍，形成p +型之擴散 層所成之控制閘。此控制閘係與上述同樣兼爲字元線WL者 。以此PM0S方式中，將控制閘形成於η型陷阱範圍之故， 元件分離用之場絕緣膜的間隔會變廣，較NM0S方式記億格 之尺寸會若干變大。 經由呈如上述之單層閘構造，將DRAM之製造步驟直接 利用，換言之，可經由與dram本體部同樣之製造步驟，形 成構成適應更新控制器的PROM。此PR0M係對應各字元線之 資訊保持時間，寫入僅一次之更新時間設定資訊。而且， 無需如逋常之EPROM的紫外線削除用窗口。 圖17中，顯示上述PROM之一實施例的概略電路圖。字 元線WL係連接於控制閘。記億格之源極係連接於電路之接 地電路，漏極係連接於資料線DL。字元線中設置具高阻抗 值之負荷M0SFETQ4。此M0SFETQ4雖未特別加以限定，係由 P通道型M0SFET所成，源極中於寫入動作時，連接呈高電 壓之電源端子V3。上述字元線WL係介由閘中經常性供予電 .源電流V2之N通道型M0SFETQ3，連接於字元裝置的輸出端 子。字元裝置係經由P通道型M0SFETQ1和N通道型M0SFETQ2 所成CMOS反相電路所構成。此字元裝置之動作電壓VI係雖 未特別加以限制，與上述電源電流V2爲相同電壓者。 讀取動作時，電源端子V3係呈電路之接地電路或電源 電壓之故，P通道型M0SFET.Q4係實質上呈關閉狀態者。由 此·字元線WU系對應字元裝置之輸出信號的高電平和低電 平，呈高電平和低電平者。惟字元線之高電平係對字元裝 本紙張尺度適用中國國家榇準（CNS ) A4規格（210X 297公釐） —7---叫----}·裝------訂 -------- (請先閱讀背面之注意事項再填寫本頁) -31 經濟部中夬標準局員工消t合作社印製 4 4110 3 A7 _____B7_ 五、發明説明（29 ) 置的輸出高電平，呈N通道型M0SFETQ3之臨界值電壓分降 低之電平。 於寫入動作時，電源端子V3中供給約12V之高電壓。 字元裝置的輸出信號爲低電平時，M0SFETQ2之電導較上述 M0SFETQ4爲小之故，令字元線WL呈低電平。對此，字元裝 置之輸出信號則呈高電平，M0SFETQ3呈關閉狀態，字元線 WL係經由高阻抗之M0SFETQ4，對應於電壓1/3，呈約12V之 高電壓。 此時，於資料線DL供給高電平之寫入信號時，記憶格 則呈開啓狀態，於漏極附近高電場所產生之放射性電子則 注入浮閘進行寫入動作。如果，資料線DL爲低電平時，於 記億格不流入電流之故，不進行如上述之寫入動作。 如上述於浮閘注入電荷之記憶格係於上述讀取動作中 ’對字元線WL之選擇電平，具有呈高臨界值電壓者。由此 ，雖以字元裝置令字元線呈高電平，記憶格係乃爲關閉狀 態’不流入記憶電流。將對應上述浮閘之電荷注入有無之 .記憶格的開啓/關閉狀態有無對應之記憶電流，經由感測 .放大器加以感測，得‘ 0'或‘ Γ之讀取信號。 圖18中，顯示上述PR0M之其他之一實施例的概略圖。 此實施例中，字元裝置之構成與前述實施例不同。於讀取 動作時，經由信號/ WE之高電平1於閘供給電源電壓VCC之

I N通道型M0SFETQ3之源極呈低電平之故，有關之M0SFET03 呈關閉狀態，於P通道型M0SFETQ2之閘傳達上述低電平。N 通道型M0SFETQ1之閘中，經常地供給電源電壓VCC之故， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---；-----‘裝------訂 -------.、,/ (餚先閱讀背面之注意事項再填寫本頁) -32 - 4 4110 3 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（30 ) 呈開啓狀態。而且，構成上述同樣之字元裝置的CMOS反相 電路的輸出信號則直接傳至字元線WL。 讀取動作時，經由信號/WE之低電平，低電平之選擇 信號被供給之時，於閘供給電源電壓VCC之N通道型 MOSFET Q3的源極呈高電平之故，有關之M0SFETQ3呈關閉 ，P通道型M0SFETQ2之閘中，透過P通道型M0SFETQ5供給高 電壓之故，同樣呈關閉狀態。N通道型M0SFETQ1之閘中， 供給經常之電源電壓VCC之故呈開啓狀態，經由上述字元 裝置的輸出信號的高電平呈開啓狀態。而且，字元線WL係 透過P通道型M0SFETQ4傳至寫入用之高電壓VPP。 如果，於字元裝置的輸入供給高電平非選擇信號時， N0R閘電路的輸出呈低電平，令N通道型M0SFETQ3呈開啓狀 態。由此，P通道型M0SFETQ3呈開啓狀態，令字元裝置之 輸出信號低電平傳至字元線WL，P通道型M0SFETQ4或Q5係 該開啓阻抗值較構成上述字元裝置之N通道型M0SFET爲大 之故，如上述字元線WL係對應字元裝置的輸出信號而呈低 電平。對記億格之寫入動作和讀取動作係與前述相同之故 ，省略並說明。 圖1 9中，顯示上述PR0M之其他之一實施例的概略圖" 此實施例中，做爲記憶資訊利用保險絲（FUSE)。記憶格係 經由源極連接於電路之接地電位，閘連接於字元線，漏極 和資料線間設有保險絲之M0SFET所構成。此保險絲雖未加 以限制’可以雷射光線之能量線選擇性照射加以切斷。 上述字元線WL0〜WL7等係經由X解碼器（X-DEC0DER)加 本紙浪尺度通用中國國家標準（CNS > A4規格（210X297公釐） 一 33 — — ：---Γ----— I (請先閱讀背面之注意事項再填寫本頁) 訂 ij 4411〇3 經濟部中央橾隼局員工消費合作社印製 A7 B7 五、發明説明（31 ) 以選擇’資料線則介由列開關，選擇連接於感_放大器SA 之輸入線（共通資料線）。有關構成列開關之MOSFET的閘係 經由Y解碼器（Y-DEC0DER)，供給形成之選擇信號YS0〜 YS1 1等。 感測放大器SA之輸入線（共通資料線）中，設置預充電 MOSFET。此實施例之PROM中，於非選擇期間經由信號PC之 高電平，P通道型MOSFET呈開啓狀態，將共通資料線於如 電源電壓VCC的高電平加以充電。設置於被選擇之字元線 和資料線的交點之記憶格的保險絲被切斷時，上述共通資 料線之非充電路徑未形成之故，保持高電平的狀態下，構 成感測放大器SA之反相電路的輸出信號則呈低電平。接受 此低電平之输出信號，設於輸入側之P通道型MOSFET呈開 啓狀態，上述浮動狀態呈高電平之共通資料線附上高電平 之閂鎖。 設於選擇之字線和資料線交點之記億格的保險絲被切 斷之狀態下，上述共通資料係形成上述行開關MOSFET、資 料線及記憶格之保險絲和MOSFET所成非充電路徑，而呈低 電平。構成感測放大器SA之反相電路係經甶有關輸入信號 之低電平，令輸出信號呈高電平。於如此高電平之讀取輸 出冒，經由上述非充電路徑，共通資料線係固定於低電平 之故，於感測放大器SA中無需準備進行如上述之閂鎖動作 的電路^ 圖20中，顯示上述圖19之實施例之2分記億格之一實 施例構成圖。同圖（A)係顯示第2層和第2層之金靨層M2和 本紙張又度適用中國國家榇準（CNS )八4規格（210X297公釐） — 7---^-----:'·裝------訂 J------ (請先閲讀背面之注>¥項再填寫本頁) 34 - 經濟部中央標準局員工消費合作社印製 441103 A7 ______B7____ 五、發明説明（32 ) Μ 3及通孔TH2的圖案圖，（B)係顯示第1餍之金屬層Ml，第 1層多矽層FG，通孔TH1，及連接孔CNT之圖案圖。同圖之（ A )和（B)係實際上重合構成者，但圖面非常複雜之故，如 上述分爲（A)(B)2個部分顯示。 保險絲係雷射光線等之照射可加以切斷之故，經由最 上層之金屬層（鋁等）形成。保險絲之兩端係經由通孔 TH 2導引至第2層之金屬層，上部則連接於資料線DL。即 ’第2層之金屬層M2係介由第1層之金屬層Ml，連接於第1 層之多矽FG所成向縱方向延長之資料線DL。字元線係經由 第1層之金屬層Ml構成，向橫方向延長地形成。此金屬層 Ml係連接於構成M0SFET之閘電極的第1層多矽層FG。 將上述構成保險絲之第3層金屬層係於下部與上述同 樣地連接於第2層之金屬層M2。更且，介由第1層之金屬層 ，連接於漏極之擴散層。源極擴散層係對上述2個M0SFET 而言加以共通化，供予接地電位G N D。 圖21中，係顯示有關此發明DRAM之一實施例的概略布 線圖。此實施例中，雖未特別加以限制，設於適用更新控 制器的PR0M係使用如上述之保險絲加以構成。此PROM係將 令字元線延長地形成連接於資料線之記憶格數，減少數個 ，於字元線方向構成細長之布線。由此設於記億晶片之長 度方向的一端。由此，令記憶體之尺寸於長度方向僅需 0. 135 lmm程度的大小即可。 此實施例中，更新位址信號A 0〜A 1 1則經由朝令記憶 體晶片中央部分的區域於長度方向形成適用更新控制器的 本紙張尺度適用中國國家標準（CNS ) A4規格（2!0X 297公釐） —.7---r----J 裝------訂 j ——.---J (請先閱讀背面之注意事項再填寫本頁) -35 - 經濟部中央標準局員工消費合作社印製 441 1 03 A7 ' __________B7_ 五、發明説明（33 ) 端部配線加以供給，有關之控制器輸出之更新禁止信號 in hibit-0〜inhibit-3則大分爲4個供予記憶矩陣。 圖22中，係顯示使用有關此發明適應更新控制器的 PK 0M之記憶格的其他實施例的電路圖。此實施例中 ’則利用動態型記憶格。惟，動態型記憶格之資訊對記憶 用電容器而言’選擇性施加耐壓以上之電壓，破壞有關之 電容器，令其極板間導通進行記憶動作》 爲此’記憶格之板極電極側中，與動態型RAM之記偉 格不同’呈電壓變化者。即，寫入動作時，呈電源電壓或 較電源電壓爲高之電壓。如上所述，對產生破壞之記憶格 而言，經由透過資料線施加於電路之接地電路，於兩電極 間供給較高之電壓，產生絕緣破壞。對此，對不進行寫入 之記憶格而言，供給對應於電源電壓之高電平，不施加高 電壓者。 . 使用與DRAM同樣之感測放大器進行讀取動作時，對板 極電壓中間電壓而言，設定略高之電壓。具上述絕緣破壤 之電容器的記憶格中，對中間電壓輸出高電壓，於未絕緣 破壞之電容器中則輸出低電平之輸出信號。即’動態型記 億格中，不進行更新動作時會放電，而自然地呈低電平之 保持狀態。 圖23中，顯示有關此發明之記憶體模組之一實施例的 方塊圖者。此實施例之記憶體模組係複數之DRAM晶片和控 制晶片同樣塔載於基板所構成者。DRAM晶片係各具公知之 更新控制電路者。通常之記憶存取時’經由通常之更新控 本紙張又度適用中國國家榇準（CNS ) A4規格（210 X 297公釐） _ I.^ τ , ..裝 訂 ~. . ' "i (諳先閱讀背面之注意事項再填寫本頁) 4 4 110 3 Α7 Β7 經濟部中央標準局員工消资合作社印褽 五、發明説明（34) 制動作、CBR(.CASBEFORE RAS REFRESH)等進行更新動作。 控制晶片中’設有與前述同樣之計時器電路、位址言十 數器及PRO Μ所成適應控制器。PROM中，記憶對應各更新位 址之DRAM的資訊保持時間之短周期或長周期之更新時間設 定資訊。CBR更新中，經由內藏之更新位址計數器，進行 更新動作’由外部無法得知選擇何字元線者。爲此，於記 憶模組中’利用僅RAS更新者。即，由上述控制器晶片輸 入僅RAS更新動作所需之RAS信號和位址信號。 例如’更新時間設定資訊如前述爲短周期和長周期之 2種時，對特定之更新位址A0〜All，由PROM之更新時間設 定資訊呈短周期者中，同步於經由計時器電路形成之時鐘 信號CLK，RAS信號則輸入至DRAM，對上述特定更新位址信 號A0〜All，進行更新動作。對特定之更新位址Aq〜A1i而 言’由PROM之更新時間設定資訊則呈長周期，原則上禁止 RAS信號的產生，更新動作則做爲原則不加以進行。但是 ’與前述同樣地，將上述PROM的信號經由邏輯電路LOG呈 無效者。 對應上述長周期之更新時間設定資訊係實質上呈禁止 更新動作之信號。因此，經由上述分頻脈衝，經由於D1次 以1次之比例令之無效，實行更新動作。如此地，長周期 之更新動作係呈對短周期而言，對應分頻電路之分頻比 Ι/m之m倍的長周期。 圖24中，係顯示有關說明本發明更新方法之記憶格資 訊保持時間和累積度數之關係之特性圖者。形成於D R A Μ之 本紙乐尺度適用中國國家標準（CNS ) Α4規格（2丨ΟΧ 297公釐） 丨叫丨-Γ----}裝丨| (請先閣讀背面之注意事項再填寫本頁) 訂 丨" -37 - 4 41 10 3 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（35 ) 記憶格係經由其製造步驟的參差等而呈各區，由0.1秒以 下者至超過10秒的長時間連續地於廣範圍分布之，而且就 整體而言，資訊保持時間長者有較多之傾向。以往之更新 方法中，對此記憶格之資訊保持時間的分布，並未有任何 考量，單純地將最短資訊保持時間ΐΐ爲基準，以決定更新 周期。由累積度數視之，對整體而言，經由極少數之記憶 格的資訊保持時間，決定更新周期之故，可得知浪費了記 憶格所持的資訊保持時間，而使消耗電流增大。 此實施例中，最短之資訊保持時間tl爲短周期，相較 之下，選擇呈整數倍之保持時間t2，將具其以上之資訊保 持時間者，經由上述長周期t2，進行更新動作者。由此， 由記憶格之整體視之，以短周期進行更新動作者約莫1 %以 下，殘餘之99¾則經由長周期可加以更新之故，可達大幅 之低消耗電力化者。 圖25中，則顯示有關此發明起動適應更新控制器之定 時圖者。此實施例之適應更新動作，係非通常之記億存取 時所進行之更新動作，乃利用DRAM呈待機狀態時之自我更 新動作。即，於CBR之時間進入更新模式1此時，令可寫 入信號/WE呈低電平地，由通常之CBR更新令適應更新控制 器的動作爲有效，實施對應記憶於PR0M之更新時間設定資 訊之適_更新動作（極低電源模式）-此極低電源模式中， 對基板負偏壓電壓產生電路，經由切換爲低電源模式，可 達成如靜態型RAM同等之資料保持動作。 如同步DRAM具命令者中，經由設定特定之命令，令上 ^紙張尺度適用中國國家標準（CNS〉A4規格（210X297公ϋ ~ 一 38 - I X —.裝 訂一.------ (請先閱讀背面之注意事項再填寫本頁) ' 4 4彳丨〇3 A7 B7 __ 五、發明説明（36 ) 述適應更新控制器的動作爲有效者亦可。如此地，經由適 應更新控制之更新動作的起動方法係可採用設置特定之外 部控制端子等的種種實施形態。又，塔載記憶模組之更新 控制器中，可採用設置暫存器，於此寫入指示適應更新動 作的旗標，起動更新動作等種種之實施形態者。 圖2 6中，顯示爲說明本發明記億格之資訊保持時間和 累積度數關係之特性圖》如前所述，形成於DRAM之記億格 係經由製造步驟之參差等區分，而且於各DRAM#1〜DRAMI3 的分布亦不同。爲此，如對應DRAM #1之時間tl和t2固定之 故，於DRAM# 2，DRAM#3中，會產生保持資料被破壤之記憶 格。因此，計時器電路係對應DRAM#1〜DRAM#3之最短資訊 保持時間產生時鐘信號CLK地呈可程式化者。爲將如此計 時器電路之振盪頻率呈可程式之方法，係使用如前述之保 險絲，將振蜃電路之時定數修整加以實施。對應各DRAM# 1 〜#3之保持時間的分布，長周期對應之時間t2亦可任意設 定。此時間Ϊ.2之設定係令分頻周期呈可變分頻電路者。 圖26中，顯示有關說明此發明適應更新方法之長周期 和平均更新周期之關係的特性圖。上述長周期之時間t2係 存在最適值。即，將此時間t2延長時，以單位時間之長周 期的更新次數減少，在此之消耗電流雖減少，於反面短周 期之更新動作所進行之字元線數增大，而使電流增加。 上述短周期tl之更新及長周期t2之更新的平均更新周 期t R係經由下式（丨）求得。 l/tR=(卜 Pm(t2))/tl+Pm(t2)/1:2〜（l) 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐） — ^---Γ----}.裝------訂 i.--.---—1 (請先聞讀背面之注意事項再填寫本頁) 經濟邹中央標準局員工消費合作社印製 -39 - 經濟部中央標华扃員工消費合作社印製 4 41 1〇3 A7 ____ B7 五、發明说明（37) 在此’ Ρπι(1:2)係以長周期進行更新字元線的比例，以 下式（2 )供予。 pm(t2) = Cl-Pcell(t2))m *· (2) m係1字元線之記億格數，P ce 1 U t 2 )係顯示記憶格之 更新時間ΐ2以下的機率。 圖27係顯示有關說明此發明更新方法之最適更新周期 之特性圖者。同圖之中，示有2個取樣#1和#2，於各取樣 中，字元線之記億格數各顯示4k和16k者。對短周期tl而 言，隨長周期Ϊ2之變長，平均更新周期被拉長而消耗電力 。但是，將某長周期t2變長時，以短周期進行更新的記憶 格會增加之故，相反地會使平均更新周期變短。因此，對 應上述特性之峰設定長周期t 2 »即，選擇如式（1 )呈最小 值（tR爲最大值）的1:2。 如上所述之記憶格的保持資訊時間的判定係以50ms、 100ms、400ras、800ms、2s、4s之數點進行測試，進行於 各時間記憶資訊是否消失之讀取試驗。由如上述之數點試 驗，預測最短資訊保持時間11和整體寶訊保持時間，求得 最佳之長周期t2，設定計時器電路之時鐘信號CLK之頻率 ，和分頻電路之分頻比的同時，對應‘各更新位址，將短周 期或長周期之更新時間設定資訊寫入PROM。 於每更新位址整體地指定以長周期更新或以短周期更 新時，必然同時更新的記億格數會爲之增大。此結果，只 要有一個必需以短周期更新加以存在之時，無關其他之所 有以長周期即足夠，而呈進行短周期之結果。對此，本發 --. - · I I - -- _·— 士^n I— n . 1 τ» » i 、τ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CMS ) A4規格（210 X 297公釐） 』 441 1〇3 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（38) 明中將經由更新位址所選擇之字元線分割爲複數，對應設 於各分割之字元線的記憶格資訊保持時間，於每字元線呈 可設定短周期或長周期者。爲此，上述之例中，經由上述 更新位址選擇之記億格中之僅1個爲短周期之時，分割呈N 條之字元線中，僅就上述短周期之記憶格存在之1個字元 線以短周期之更新動作進行之，對其他之N-1條的字元線 而言，實施長周期之更新動作。由此，可使平均之更新周 期拉長，以達低消耗電力。 圖 28中，顯 說明形成於 SOI(Silicon Onlnsulator) 基板上的DRAM(以下稱SO I-DRAM)之資訊保持時間（保留時 間）和累積度數之關係的特性圖。同圖中，爲加以比較形 成於之通常基板之DRAM的特性亦以點線加以顯示。 保留時間之平均值係經由使用SOI基板 > 較使用通常 基板時改善5倍至1 0倍。此係形成於SOi基板上之DRAM之記 憶格，係相當於其構造上資訊蓄積節點之擴散層之底面連 接埋入氧化膜而未形成PN接合。爲此，比例於有關pn接合 之面積的泄放電流則大量減低爲起因者。 對此，保留時間之最劣值係使用S I 0基板時亦未加改 善。爲此保留時間之分布係如同圖’於時間短側呈拉引引 線之形狀。決定此引線部分之保留時間的要因係起因於缺 陷之泄放電流。如此之缺陷係於基板內以一定密度加以分 布，其存在於接合之附近時’可令其接合之泄放電流異常 地增大。SOI-DRAM中，如上述’接合面積爲小之故’會產 生如此之頻率會下降，而泄放電流的大小本身不起因接合 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇><297公釐） ' i I i iil— - - f --. ' 丨，I I (請先聞讀背面之注意事項再填寫本頁) 訂 —41 - 441 103 A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明（39 ) 面積之故，可改善保留時間之最劣值。 如上述於SOI-DRAM中，無關乎大多數之記憶格保留時 間被改善，以往技術之更新方式中，無法使更新周期效果 延長。對此，本發明之更新方式中，將屬於分布之引線部 分之記憶格和其他無缺陷之記憶格，對應各實力，可以周 期進行更新之故，可實現活用S0I-DRAM本來之特徵的低泄 放電流的低消耗電力之D R A Μ。 由上述實施例所得之作用效囷係如下者。即，（1 )上 述動態型記憶格中，計數對應較最短資訊保持時間爲短之 更新周期之周期性脈衝，於複數之字元線生成共通分配所 成更新位址，將有關之更新位址計數器的進位信號經由分 頻電路加以分頻，於各分配上述更新位址之複數字元線， 將相當於上述計時器電路的輸出脈衝之單周期，或相當於 上述分頻輸出脈衝之長周期的任一方記億於記憶電路，將 經由上述更新位址實施之記憶格的更新動作，對應上述記 憶電路的記憶資訊，於各字元線呈有效/無效，經由上述 分頻電路的輸出脈衝，將有關更新時間設定資訊呈無效者 ，經由對應於記憶格之資訊保持時間2以上之更新周期， 更新進行呈可能者，而可實現大幅低消耗電力化之效果。 (2 )經由上述更新位址，於複數之陣列區塊中，將各 別設置之位址選擇電路，經由矩陣選擇信號活化，選擇1 條之字元線的同時，經由於上述記憶電路所記憶之更新時 間設定資訊，經由令上述矩陣選擇信號呈有效/無效之簡 單構成，對應各複數之陣列區塊之字元線記憶格資訊保持 本纸張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 一 42 — 1. —^1» ·1 I 1^1 I- 1— ί m^i /士- -- I n^i ^^^1 —ί * * U3. τ 饮 (請先閱讀背面之注意事項再填窝本頁) 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（40) 時間，可呈適用更新，可得實現低消耗電力化之效果。 (3) S0I-DRAM中，設置有關於此發明之適應更新控制 器，將屬於分布之引線部分的記億格和其他無缺陷之記憶 格，可依各別之實力周期進行更新之故，可實現活用S0I 一 DRAM本來之特徵的低泄放電流的低消耗電力之DRAM效果。 (4) 令上述分頻電路呈第1分頻輸出，和令第1分頻輸 出更加以分頻的第2分頻輸出者，將上述更新設定資訊經 由分爲對應有關分頻輸出之複數階段，可更得實現低消耗 電力之效果者。 (5) 做爲上述記憶電路，可得形成構成源極和漏極之 擴散層之第1元件形成範圍，和形成構成控制閘的擴散層 之第2元件形成範圍，經由於有關第1和第2元件形成範圍 上之半導體基板上，將兩範圍疊合形成之浮閘，使用單層 閘構造·之不揮發性記億格，將DRAM之步驟直接加以利用， —體形成PROM之效果。 (6) 做爲上述記憶電路，將最上層之金屬配線餍與保 險絲直列形態連接之位址選擇用M0SFET爲記憶格，經由將 上述保險絲以高能量光線加以切斷，由進行記憶資訊之寫 入，可得簡單形成PROM之效果。 (7 )做爲上述記億電路，使用動態型記憶格，於有關 記憶格之資訊記億電容器，作用高電場，經由產生絕緣破 壞，經由進行記億資訊之寫入，可得簡單形成PROM之效果 〇 (8)令上述計時器電路和上述分頻電路的分頻比，對 本紙張尺度適用中國國家楯牵（CNS ) A4規格（210X297公釐） -UK. ^^^1 I -: I - ... - ——-I- 1 ♦ β · 0¾ (請先閲讀背面之注意事項再填寫本頁) 訂 —43 ~ ^ 4 41 10 3 A7 _______B7____ 五、發明説明（41 ) 應形成塔載之動態型RAM的記憶格資訊保持時間，經由可 設定可程式，於製造步驟的參差，可得實施適應之最適更 新。 經濟部中央標準局員工消費合作社印製 :- 4H I -> ^—^1 - - —i 1^1 «.·*'τ (請先聞讀背面之注意事項再填寫本頁.) (9 )將記憶於記憶電路的更新時間設定資訊，呈令記 憶格之未寫入狀態於短時間加以實施之更新動作呈有效之 記億資訊，經由令'寫入狀態於短時間加以實施之更新動作 呈有效之記億資訊，對寫入資訊之不足乃至揮發化的錯誤 而言，可防止記憶保持資料被破壞之動作，可得高可靠性 的效果。（1 0 )動態型記憶格被矩陣配置之記憶陣列，和進 行有關動態型記憶格之選擇動作的位址選擇電路，和具備 接受由外部端子供給之控制信號或定時信號，形成動作模 式判定和對應其之定時信號的控制電路的複數動態型RAM 1和產生對應形成於此等複數之動態型RAM之動態型記憶 格中，較最短資訊保持時間爲短之更新周期之周期性脈衝 的計時器電路，和計數有關計時器電路之輸出脈衝，生成 更新位址的更新位址計數器，和分頻有關更新位址計數器 的進位信號的分頻電路，和經由上述更新位址，進行讀取 動作，於複數之動態型RAM中，對應連接於經由上述更新 位址選擇之字元線之動態型記憶格之最短資訊保持時間1 記憶對應上述計時器電路之輸出脈衝或分頻電路的分頻輸 出之更新時間設定資訊的記億電路，和對應經由上述更新 位址，將對各動態型RAM經由僅RAS更新動作加以實施之更 新動作記憶於上述記憶電路的更新時間設定資訊，而呈有 效/無效，經由上述分頻電路的輸出，令有關更新時間設 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐} 經濟部中央標準局員工消費合作社印製 4 41 10 3 . A 7 · __B7______ 五、發明説明（42 ) .定資訊呈無效所成適應更新控制器，共同安裝於基板塔載 構成記憶模組，以圖記億模組之更新動作之大幅消耗電力 化之效果。 (11) 對應將上述計時器電路和上述分頻電路的分頻比 形成於上述動態型RAM之記憶格資訊保持時間，各呈可設 定可裎式，可不必選擇動態型RAM的同時，可得最佳更新 之設定的效果者。 (12) 對應上述動態型記憶格中較最短資訊保持時間爲 短之更新周期之第1脈衝，和計數第1之脈衝的更新位址’ 和形成分頻各該一回之更新動作所產生之進位信號的第2 脈衝，對應各有關對應更新位址之複數字元線，將對應上 述第1之脈衝或第2之脈衝之更新時間設定資訊記憶於記憶 電路，對應將經由上述更新位址實施之更新動作由上述記 億電路述取之更新時間設定資訊*呈有效/無效，經由上 述第2之脈衝，將由記憶電路讀取之更新時間設定資訊呈 無效地，可得實施將適合形成於DRAM之動態型記億格之資 訊保持時間的更新動作效果。 (13) 上述第1之脈衝和第2之脈衝的周期係由此，對應 進行更新動作之動態型記憶格之資訊保持時間，經由設定 呈可程式，可得實施適合於DRAM之製造參差之更新動作的 效果。 經由以上本發明者所成發明，雖根據實施例加以說明 ，但本發明係非限定前述實施例者，其要旨在不脫離此範 圍下可做種種之變化。例如於圖9及圖10之實施例中，設 本紙張尺度適用中國國家棹準·（ CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 -45 經濟邹中央標準局員工消費合作社印11 4 41 10 3 A7 __B7 五、發明説明（43 ) 有XDEC ’ ARYCTRL ’ I/O之區域中心，分爲2個陣列區塊， 換言之，對應Y位址Y11和/ Y11，令陣列區塊更分爲2，整 體而言分爲8個陣列區塊’經由1個之更新位址，分配至8 條之字元線亦可。此時’對應各別之更新設定時間資訊， 爲令更新動作之有效/無效簡單加以控制，圖1之矩陣選擇 電路中，形成對應於8個陣列區塊之矩陣選擇信號者爲便 利者。如此地，經由1個更新位址指定之字元線數，換言 之，陣列區塊數係對應記憶陣列之布線方式，可採用種種 之實施形態_。 記億更新時間設定資訊之PR0M係採用使用強介電體電 容器和位址選擇用M0SFET所成不揮發性記憶格者，或將由 多矽層所成保險絲電氣性切斷等種種實施形態。 DRAM本體之構成，尤其記億陣列之矩陣分割方法或其 選擇方法係可採種種之實施形態》爲電路之簡化，上述記 憶陣列則分割複數之記憶矩陣，各記億矩陣中，同時地爲 更新動作之字元線同時被選擇者中，決定更新位址單位之 更新時間設定資訊亦可。此時複數之記憶矩陣中，經由具 最短資訊保持時間之記憶格，上述更新時間則被加以配合 〇 DRAM係經由控制信號RAS或CAS及WE，動作被加以控制 之外，同步於時鐘信號動作之同步DRAM，或具傭隨機輸出 入電路和串列輸出入電路之2埠記憶體等，該輸出入界面 係可得種種之實施形狀。 本紙张尺度適用中國國家標準（CNS ) Α4规格（210X297公釐） (請先聞讀背面之注$項再填寫本頁)

、1T -46 - 經濟部中央標準局員工消費合作社印製 441 1 Ο 3 Α7 __Β7 _ 五、發明説明（44) 【本發明之效果】 本發明中所揭示之發明中，經由代表性者所得之效果 加以簡單說明之後*爲如以下者，即，上述動態型記憶格 中，計數對應較最短資訊保持時間爲短之更新周期之周期 性脈衝，於複數之字元線生成共通分配所成更新位址，將 有關之更新位址計數器的進位信號經由分頻電路加以分頻 ，於各分配上述更新位址之複數字元線，將相當於上述計 時器電路的輸出脈衝之單周期，或相當於上述分頻輸出脈 衝之長周期的任一方記憶於記憶電路，將經由上述更新位 址實施之記憶袼的更新動作，對應上述記憶電路的記憶資 訊，於各字元線呈有效/無效，經由上述分+頻電路的輸出 脈衝，將有關更新時間設定資訊呈無效者，經由對應於記 憶格之資訊保持時間2以上之更新周期，更新進行呈可能 者，而可實現大幅低消耗電力化之效果。 經由上述更新位址，於複數之陣列區塊中，將各別設 置之位址選擇電路，經由矩陣選擇信號活化，選擇1條之 字元線的同時，經由於上述記億電路所記憶之更新時間設 定資訊，經由令上述矩陣選擇信號呈有效/無效之簡單構 成，對應各複數之陣列區塊之字元線記憶格資訊保持時間 ，可呈適用更新，可得實現低消耗電力化之效果。 SO卜DRAM中，設置有關於此發明之適應更新控制器’ 將屬於分布之引線部分的記億格和其他無缺陷之記憶格， 可依各別之實力周期進行更新之故，可實現活用SO卜DRAM 本來之特徵的低泄放電流的低消耗電力之DRAM效果。 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 4 41 1 0 3 經濟部中央標準局員工消費合作社印裂 A7 B7 五、發明説明（45) 令上述分頻電路呈第1分頻輸出，和令第1分頻输出更 加以分頻的第2分頻輸出者，將上述更新設定資訊經由分 爲對應有關分頻輸出之複數階段，可更得實現低消耗電力 之效果者。 做爲上述記憶電路，可得形成構成源極和漏極之擴散 層之第1元件形成範圍’和形成構成控制閘的擴散層之第2 元件形成範圍’經由·於有關第1和第2元件形成範圍上之半 導體基板上，將兩範圍疊合形成之浮閘，使用單層閘構造 之不揮發性記憶格，將DRAM之步驟直接加以利用，一體形 成ΡΚ0Μ之效果。 做爲上述記憶電路，將最上層之金屬配線層與保險絲 直列形態連接之位址選擇用M0SFET爲記憶格，經由將上述 保險絲以高能量光線加以切斷，由進行記憶資訊之寫入， 可得簡單形成PR0M之效果6 做爲上述記憶電路，使用動態型記憶格，於有關記憶 格之資訊記憶電容器，作用高電場，經由產生絕緣破壤， 經由進行記憶資訊之寫入，可得簡單形成PR0M之效果。 令上述計時器電路和上述分頻電路的分頻比，對應形 成塔載之動態型RAM的記憶格資訊保持時間，經由可設定 可程式，於製造步驟的參差，可得實施適應之最適更新。 將記億於記憶電路的更新時間設定資訊，呈令記憶格 之未寫入狀態於短時間加以實施之更新動作呈有效之記憶 資訊，經由令寫入狀態於短時間加以實施之更新動作呈有 效之記憶資訊，對寫入資訊之不足乃至揮發化的錯誤而言 ^紙張尺度適用中國國家榇準（CNS ) A4規格（210X297公釐） 』 -48 - ---τ----、}裝------、玎 J--^---2 (請先閩讀背面之注意事項再填寫本頁) 經濟部令央標準局員工消费合作社印製 Α7 Β7 五、發明説明（46) ，可防止記億保持資料被破壤之動作，可得高可靠性的效 果。 動態型記億格被矩陣配置之記億陣列，和進行有關動 態型記憶格之選擇動作的位址選擇電路1和具備接受由外 部端子供給之控制信號或定時信號，形成動作模式判定和 對應其之定時信號的控制電路的複數動態型RAM，和產生 對應形成於此等複數之動態型RAM之動態型記憶格中，較 最短資訊保持時間爲短之更新周斯之周期性脈衝的計時器 電路，和計數有關計時器電路之輸出脈衝，生成更新位址 的更新位址計數器，和分頻有關更新位址計數器的進位信 號的分頻電路，和經由上述更新位址，進行讀取動作，於 複數之動態型RAM中，對應連接於經由上述更新位址選擇 之字元線之動'態型記憶格之最短資訊保持時間，記億對應 上述計時器電路之輸出脈衝或分頻電路的分頻輸出之更新 時間設定資訊的記億電路，和對應經由上述更新位址，將 對各動態型RAM經由僅RAS更新動作加以實施之更新動作記 憶於上述記憶電路的更新時間設定資訊，而呈有效/無效 ，經由上述分頻電路的輸出，令有關更新時間設定資訊呈 無效所成適應更新控制器，共同安裝於基板塔載構成記億 模組，以圖記億模組之更新動作之大幅消耗電力化之效果 〇 對應將上述計時器電路和上述分頻電路的分頻比形成 於上述動態型RAM之記億格資訊保持時間，各呈可設定可 程式，可不必選擇動態型RAM的同時，可得最佳更新之設 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210 X W7公釐） (請先閏讀背面之注意事項再填寫本頁) 訂 -49 A7 B7 五 '發明説明（47 ) 定的效果者。 對應上述動態型記憶格中較最短資訊保持時間爲短之 更新周期之第1脈衝，和計數第1之脈衝的更新位址，和形 成分頻各該一回之更新動作所產生之進位信號的第2脈衝 ，對應各有關對應更新位址之複數字元線，將對應上述第 1之脈衝或第2之脈衝之更新時間設定資訊記億於記憶電路 ，對應將經由上述更新位址實施之更新動作由上述記憶電 路述取之更新時間設定資訊，呈有效/無效，經由上述第2 之脈衝，將由記憶電路讀取之更新時間設定資.訊呈無效地 ’可得實施將適合形成於DRAM之動態型記憶格之資訊保持 時間的更新動作效果。 上述第1之脈衝和第2之脈衝的周期係由此，對應進行 更新動作之動態型記憶格之資訊保持時間，經由設定呈可 程式’可得實施適合於DRAM之製造參差之更新動作的效果 [圖面之簡單說明】 經濟部中央標隼局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 【圖1】 顯示有關此發明之動態型RAM之一實施例的概略方塊圖 【循2】 顯示對應圖1之1個陣列區塊之一實施例的概略方塊圖< 【圖3】 顯示爲說明圖2之1個陣列區塊之動作的定時圖。 【圖4】 矣紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐} -50 - 4 41 10 3 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（48) 顯示設於圖2之記憶矩陣之X解碼器之一實施例的電路圖° [圖5】 顯示有關說明此發明之動態型RAM的適應更新動作

I cr I 圖。 【圖6】 顯示此發明所適用之動態型R AM的一實施例記億陣列和其 周邊電路部之方塊圖。 【圖7】 顯示此發明所適用之動態型RAM的一實施例輸岀入界面和I 控制電路部之方塊圖。 [圖8】 顯示有關此發明之動態型RAM的記憶陣列部之一實施例的 要部電路圖。 【圖9】 顯示此發明適用之動態型RAM之一實施例的記億陣列部之 一部分布線圖。 [圖1 0】 顯示此發明適用之動態型RAM之一實施例的記億陣列部之 剩餘一部分布線圖。 【圖1 1】 顯示有關此發明適用之動態型RAM的其他實施例的概略布 線圖。 【圖12】 顯示圖1 1之動態型RAM之一實施例的布線圖。 本紙张尺度適用中國國家標準（CMS ) A4規格（2丨0X297公釐） IT—τ-----}:裝------訂丨.—”α (請先閲讀背面之注意事項再填寫本頁) -51 - Γ 4 41 10 3 A7 B7 五、發明説明（49) 【圖13】 爲說明圖1 2之記憶陣列之主字元線和副字元線關係的要部 方塊圖。 【+圖14】 爲說明圖1 2之記憶陣列之主字元線和感測放大器關係的要 部方塊圖。 【圖15】 有關此發明DRAM之其他一實施例的概略方塊圖》 【圖1 6】 用於有關此發明塔載於DRAM之適應更新控制器的PROM陣列 之記憶格的一實施例構成圖。 【圖1 7】 顯示圖16之PROM之一實施例概略電路圖。 【圖1 8】 顯示圖16之PROM之其他一實施例概略電路圖。 【圖1 9】 顯示圖16之PROM之其他一實施例概略電路圖。 經濟部中央標準局員工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 〔圖20】 顯示圖19之PROM之2個分記億格之一實施例構成圖。 【圖2 1】 顯示有關此發明DRAM之一實施例概略布線圖。 【圖22】 -1 1 顯示使用有關此發明適用更新控制器之PROM之記憶格之其 他實施例電路圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公:t ) -52 - 經濟部中央標準局員工消費合作社印— ^ 4 41 10 3 A7 _____B7 _^___ 五、發明説明（50) 【圖23】 顯示有關此發明記憶模組之一實施例方塊圖。 【圖24】 顯示說明有關此發明更新方法之記憶格資訊保持時間和累 積度數的關係特性圖。 【圖25】 顯示有關此發明起動適應更新控制器之一實施例的時間圖 【圖26】 顯示說明此發明記憶格資訊保持時間和累積度數的關係特 性圖。 【圖27】 顯示說明有關此發明適應更新方法之長周期和平％胃新1胃 期的關·係特性圖。 【圖28】 顯示說明形成於SOI基板之DRAM資訊保持時間和累$ ^胃 的關係特性圖。 【符號說明】 MATO〜MAT7···記憶矩陣 MARY0，MARY1…記億陣列 XD0〜XD7…解碼電路 W D 0〜W D 7…字元裝置 SA01〜SA67…感測放大器 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） —Do (諳先閱讀背面之注意事項再填寫本頁) 訂 4 4110 3 A7 B7 經濟部中央榇準局負工消費合作社印製 五、發明説明（51) XDEC…列解碼電路 ARYCTRL···陣列控制電路 YDEC···行解碼電路 MATCTRLO〜MATCTRL3…矩陣控制電路 TG·"時間控制電路 I / 0…輸出入電路 RAB…行位址緩衝器 CAB…列位址緩衝器 AMX…多工器 RFC…更新位址計數器電路 XRD，YPD…預解碼電路 X-DEC…列系冗長電路 XIB…解碼電路 MWD…主字元裝置 SWD…副字元裝置' ACTRL…陣列控制器 Q 卜 Q14··· MOSFET BLL，/BLL."位元線 CSP，CSN…共通源極 YS…行選擇信號 HVC…半預充電電壓 Ml〜M3…金屬（鋁）層 TH1，TH2…通孔 C N T…連接器 ^^1 , " r ,}¾ (請先閱讀背面之注意事項再填寫本頁)

、1T 本紙張尺度適用中國國家標準（CNS ) A4規格（2【Ο X 297公釐） —54 - 經濟部中央標準局員工消費合作社印製 4 4 1 1 Ο 3 Α7 Β7 五、發明説明（52 ) FG…第1層多矽層 (請先閱讀背面之注意事項再填寫本頁) ¾衣. 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨Ο X 297公釐） -55 -

Claims (1)

1. 經濟部智慧財產局員工消f合作社印货 V、申請專利範圍 第8 4 1 0 8 9 5 6號專利申請案 · 中文申請專利範圍修正本 民國89年3月修正 1. 一種動態型RAM，具備動態型記億格被矩陣配置之 記憶陣列，和進行上述記憶格之選擇動作的位址選擇電路 ，和接受由外部端子供給之控制信號或定時信號，形成動 作模式判定和對應其之定時信號的控制電路中，其特徵係 在於設置 上述動態型記億格中，產生對應較最短資訊保持時間 爲短之更新周期之周期性脈衝的計時器電路，和計數有關 計時器電路之輸出脈衝，生成複數之字元線共通分配之更 新位址的更新位址計數器，和分頻有關更新位址計數器的 進位信號的分頻電路，和於上述更新位址分配之各複數字 元線，記憶相當上述計時器電路之輸出脈衝之更新時間設 定資訊或相當於上述分頻輸出之更新時間設定資訊的任一 方之記億電路|和對應將經由上述更新位址'實施之更新動 作記憶於上述記億電路之更新時間設定資訊，於各字元線 呈有效/無效地，經由上述分頻電路的輸出脈衝，令有關 更新時間設定資訊呈無效所成適應更新控制器所成者》 2. 如申請專利範圍第1項之動態型RAM·其中，分配於 上述更新位址之複數字元線係對應複數之陣列區塊加以設 置 > 而有關陣列區塊係由進行字元線之選擇動作的X解碼 器和字元裝置，矩陣控制電路及感測放大器控制電路被各 別設置所成1至複數之記億矩陣所成，有關1至複數之記憶 (請先閱讀-t面之注意事項再填寫本頁) 訂----：---：！線 本紙張尺度適用中0國家標準（CNSM4規格（210 X 297公釐） 1 ψ!——.——i *^: (M^sff#Mr*零ff<75?敫||闶^^) 8CJ 8D 80 8V - __- Z - (苏0Z6ZXOIZ)毋赤斜急囡囡银货才 鹏Τ * Φ萁‘ wva瓸馘獾：？玢I蚩圍缠脉，窜纈由陴 i 1 。萆Y rn 2摧基黑3兽 公繁‘擄的羽鈕諝竹Πίί嚮采暮朋踅申戤掷瀏葡诹T铖 < 铤 斟21智獬>L3 dSOW宙_誔弭职名釾蕺顔纽脸夏掷潮搿鼷县 贫导《斟濟敕剷褂留:挪晷鳏乪圍等2齒τ瞢铋势镅ms] 聰孑‘中萁‘ WVil鹿觀曙：？氐1蚩圍踽阽葷瞿由D$ .9 。#Y簞明璀慕斟.21¾諶逞SY取阖盘班T钻 申鐵‘掛斟312蕻敏阖搪亩迪抱*圇盘名.雄I斑导罾圍缠盥 鋪‘ T掛聲顳彙丁圍璉迪猙劫3ίΖ蚩氓I軎關萆鉢，園 缠迪独#其2蚩2舊罐親胡圃腺訝迪_迪级氓.圍璉迪碰 #9Π蚩名齒磲鄴：？酹建氓厨鄱迪講迪领宙遥势瑚塵斟躍 踱τ ‘ Φ茸* wva鹿翦瞎2玢1輋園鵾撾輦驅_ ms 袅璲鄉WFF?鹦巌谷蚩诹：r甲鐵势摧峯革德谁 腺侈襁剧凝蕺2羞耶级·。袅革褙臊谷符邶窗剧凝戢2泪嘿 巋谷_萆鄴摇菇势摧裏革德谁Η诹T *杲Φ·靡侈2蚩朗 靡芬讨叫虿兩騵藓芬I泰毕睐* ffi鸚藓第迪猙势劁m靡 孖班：Γ ‘ Φ茸‘ wva藤韻檲？玢I患圍缠脉韋靡由fl$] 。袅T绺莾I Ο S领迪递势铤斟3IWT4丟Φ 茸《 HVH薜龍曙2蛰2镍滇T蚩圍踽阽簞瞿 ' 。导膊釾灯D/ί ®硼W _邬劁 m靡侈氓摧摹铷ft斟暹踱丁藓褂鹞爵截藹辋τ岑‘ 棊脾砑刼聰g薪‘鹆勤翹諝劁琪2雞榼眧劈申澍势劁蠆脾 砑锱¥紐祗·氍迓铷蓮睥砑‘冨餚Ϊ古1¾餵趙3(阽_強 • 国镌岵貪磐i、¥ ε ο ι 11717 4 41 10 3 Λ8 BS CS D8 申請專利範圍 記億電路係使用動態型記憶格，於有關記憶格之章訊記憶 電容器，作用高電場，經由產生絕緣破壞I進行記億資訊 之寫入者9 8 .如申請專利範圍第1項之動態型RAM *其中上述計 時器電路和上述分頻電路的分頻比，對應形成於其被塔載 之勖態型RAM的記憶格資訊保持時間，可呈設定可程式者 9 .如申請專利範圍第6 之動態型RAM，其中， 上述記憶電路係令未寫入狀態同述計時器電路的輸 出脈衝加以實施之更新動作呈有效之記憶資訊*寫入狀態 則同步於上述計時器電路的輸出脈衝加以實施之更新動作 呈無效之記憶資訊者。 10. —種記憶體模組|其特徵係在於具備動態型記憶 格被矩陣配置之記億陣列，和進行有關動態型記億格之選 擇動作的位址選擇電路，和接受由外部端子供給之控制信 號或定時信號，形成動作模式判定和對應其之定時信號的 控制電路的複數動態型RAM，和產生對應形成於上述複數 之動態型RAM之動態型記億格中，較最短資訊保持時間爲 短之更新周期之周期性脈衝的計時器電路，和計數有關計 時器電路之輸出脈衝，生成上述複數之動態型RAM更新位 址的更新位址計數器，和分頻有關更新位址計數器的進位 信號的分頻電路，和經由上述更新位址’進行讀取動作’ 於複數之動態型RAM中，對應經由上述更新位址連接於選 擇之字元線之動態型記億格之最短資訊保持時間，記億對 請 先 閱 讀 .背 面 之 注 意 事 項 再 填 寫 頁 I 訂 線 經濟部智慧財產局員工消f合作社印則代 木紙尺度適用中國國家標準（CNSM4規格（210 x 297公发） 3 f 4 41 10 3 A8 B8 C8 Π8 經濟部智慧財產局員工消f合作社印封 t、申請專利範圍 應上述計時器電路之輸出脈衝或分頻電路的分頻輸出之更 新時間設定資訊的記憶電路，和經由上述更新位址，對應 將實施之更新動作記憶於上述記億電路的更新時間設定資 訊’於各動態型RAM呈有效/無效，經由上述分頻電路的輸 出脈衝，令有關更新時間設定資訊呈無效所成適應更新控 制器者。 1 1.如申請專利範圍第10項之記億體模組，其中，上 述適用更新控制器係經由1個半導體積體電路裝置形成者 〇 12. 如申請專利範圍第1Q項或第u項之記億體模組， 其中’上述計時器電路和上述分頻電路的分頻比係對應形 成於上述動態型RAM之記憶格資訊保持時間，各呈可設定 可程式者" 13. —種動態型RAM之更新方法，其特徵在於對應上述 動態型記億格中較最短資訊保持時間爲短之更新周期之第 --1脈衝，和計數第1之脈衝的更新位址，和形成分頻各該一 回之更新動作所產生之進位信號的第2脈衝，對應各有關 對應更新位址之複數字元線的同時，對應於各同一之更新 位址所分配之各1個字元線*將對應上述第1之脈衝或第2 之脈衝之更新時間設定資訊記億於記億電路，對應將經由 上述更新位址實施之更新動作由上述記憶電路讀取之更新 時間設定資訊，於各字元線呈有效/無效，經由上述第2之 脈衝，將由記億電路讀取之更新時間設定資訊呈無效者》 14. 如申請專利範圍第13項之動態型RAM之更新方法， 本紙張尺度適用中國國家標準（CNS)A4規格（210^ 297公釐） -4 - (請先閱讀背面之注意事項再填寫本頁) .衣，f I ---i ---- II1---^ - I · 經濟部智慧財產局員工消費合作社印 4 4110 3 b8 D8 六、申請專利範圍 其中，上述第1之脈衝和第2之脈衝的周期係由此，對應進 9·- 行更新動作之動態型記憶格之資訊保持時間，設定呈可程 式者。 15. —種半導體記憶裝置，具有複數之記憶區塊*和 . 輸出接收周期性脈衝信號之更新位址信號的更新位址計數 器，和接受上述更新位址信號之字元線選擇電路者，其特 徵係在於， 上述複數之記憶區塊包含具複數第1字元線和結合於 上述複數第1字元線之矩陣配置的複數第1動態型記憶格的 第1記憶區塊，和具複數第2字元線和結合於上述複數第2 字元線之矩陣配置的複數第2動態型記憶格的第2記憶區塊 上述控制電路係包含保持各上述複數之第1字元線及 上述複數之第2字元線的更新周期資訊之更新周期保持電 路， 控制將對應於上述更新位址信號之上述複數第1字元 線中的一個則以第1更新周期加以選擇，且對應上述更新 位址信號之上述複數第2字元線中的一個以較上述第1更新 周期呈長之周期的第2更新周期加以選擇的寶訊，於上述 更新周期保持電路加以保持之時，上述控制電路係上述字 元線選擇電路則於上述複數之第1字元線中，同時選擇對 應上述更新位址信號之一個，和上述複數之第2字元線中 ，對應上述更新位址信號之一個，控制上述字元線選擇電 路，或上述字元線選擇電路於上述複數第1字元線中，選 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） {請先閱讀背面之注意事項再填寫本頁) -------^訂！!---線— -5 - 申請專利範圍 擇對應上述更新位址信號之一個|且上述複數之第2字元 線中|不選擇對應上述更新位址信號之一個的上述字元'線 選擇電路。 請 先 閱 讀 背 面 之 注 意 事 項 再 填 \ j A 本· 頁 I ! I訂 線 經濟部智慧財產局員工消f合作社印製 本紙張尺度適用中國囤家標準（CNS)A4規格（210 x 297公釐） 6