JPH1196799A - 可変ドメイン冗長置換構成を使用してメモリ装置をフォールト・トレラントにする方法 - Google Patents
可変ドメイン冗長置換構成を使用してメモリ装置をフォールト・トレラントにする方法Info
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- JPH1196799A JPH1196799A JP10191401A JP19140198A JPH1196799A JP H1196799 A JPH1196799 A JP H1196799A JP 10191401 A JP10191401 A JP 10191401A JP 19140198 A JP19140198 A JP 19140198A JP H1196799 A JPH1196799 A JP H1196799A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
用するフォールト・トレラント・メモリ装置を製作する
方法を提供する。 【解決手段】 一次メモリ・アレイをサポートする各冗
長ユニットは、複数の冗長要素を含む。従来の固定ドメ
イン冗長置換方式とは異なり、少なくとも2つの可変ド
メインに冗長ユニットが割り当てられ、ドメインの少な
くとも一部が他のドメインの一部と共通する。VDRR
により、最も効果的なドメイン、より具体的には、ラン
ダムな障害の修復のためのより小さなドメインと集中し
た障害の修復のためのより大きなドメインのいずれかを
選択することができる。
Description
れた「Variable Domain Redundancy Replacement confi
guration for a Momory Device」という名称の米国特許
出願S/N 08/ 号(代理人整
理番号HQ9−97−006)に関連する。
方式を使用してメモリ装置をフォールト・トレラントに
する方法に関し、具体的には、ギガビット級のDRAM
における可変ドメイン冗長置換構成の使用に関する。
ンピュータ市場が広範囲な消費者に対して急激に開かれ
るようになった。現在、マルチメディア・アプリケーシ
ョンは少なくとも8MBのメモリ、好ましくは16MB
のメモリを必要とする。それによってコンピュータ内の
メモリ・システムの相対的コストが高くなる。近い将
来、32MBや64MBのコンピュータが一般的になる
と思われる。これは、256MbのDRAM(ダイナミ
ック・ランダム・アクセス・メモリ)やそれを超えるD
RAMの潜在需要があることを意味する。まだ開発段階
ではあるが、ギガビット級のDRAMの開発が進んでお
り、メモリ装置の設計と製造の複雑さが増しても製品の
信頼性を保証できる新技術の導入が必要になっている。
大型のアレイ・サイズとそれに伴うリソグラフィ上の難
点に鑑みて、チップ歩留まりを高めることがこれまで以
上に重要である。プロセス技術者は絶えず、マスク欠陥
を減らし、最終的には完全になくすか最小限にしようと
試みている。チップ内に不可避的に残る障害は、一般
に、特別な回路設計、具体的には冗長置換を使用して解
消される。
規な構成である。本発明に記載のドメインは、厳格で明
確な境界によってくくられていない。複数のメモリ・ア
レイを含む大きなドメインや、1つのメモリ・アレイの
いくつかの部分しか含まない小さなドメインがある。大
きさに関係なく、各ドメインはそのドメイン内で検出さ
れた障害を置換するいくつかの冗長回路を備える。ドメ
イン間での重なり合いを可能にすることによって、その
2つのドメインによって処理されるアレイ内に障害があ
れば、重なり合うドメインの共通領域内に配置された冗
長回路のいずれかを使用して所与のメモリ・アレイ内の
障害を修復することが可能になる。障害の数がそのアレ
イを処理する1つまたは複数のドメイン内の使用可能な
冗長回路の数を超える場合は、この方式は通用せず、メ
モリは修復不能である。しかし、本発明によると、第1
のドメイン内のすべての冗長回路が使用し尽くされた場
合、第1のドメインと重なり合うもう一つのドメイン内
の未使用の冗長回路が、第1のドメイン内に未処理のま
ま残された残りの障害を修復する手段として使用され
る。
ことができ、任意の構成に構成することができる。ドメ
インは、互いに重なり合うことも並び合うこともでき
る。重なり合ったドメインの利点は、そのようなアーキ
テクチャによって、両方のドメインに共通する領域内に
ある障害をその2つのドメインのいずれか一方に配置さ
れた冗長要素を使用して処理することができることであ
る。この利点が特に重要な理由は、1つのドメイン内で
使用可能な修復手段を所与の時点で完全に使い尽くすこ
とができ、第2の重なり合うドメインの可用性を有利に
利用して第1のドメインを支援し、処理されずに残され
た修復ジョブを完了することができるためである。
めることができ、あるいは1つのドメイン内にいくつか
のアレイを含めることができる。このようにして、設計
者は所与のドメイン構成とサイズの選定をより有利に利
用して設計の修復可能度を最適化することができる。
冗長性をもたせるために冗長要素を使用して固定サイズ
のドメイン内の欠陥要素を置換する固定ドメイン冗長置
換(FDRR)アーキテクチャを採用している。
り様々な構成が成功裡に実施されてきた。低密度DRA
Mに一般的に使用されている典型的なFDRR構成を図
1に示す。図1には、固定サイズ・ドメイン内の障害要
素を置き換えるために使用され、メモリを構成する各サ
ブアレイに付加される複数の冗長ユニットが図示されて
いる。各冗長ユニット(RU)は複数の冗長要素(R
E)を含み(たとえば1つのRUについて2つのREが
図示されている)、対応するサブアレイ内にある障害
(Xと符号が付してある)を修復するために使用され
る。この方式はブロック内置換と呼ばれ、高密度メモリ
でサブアレイの数が増えるにつれて、後述する冗長領域
オーバヘッドが増大する。これは、各サブアレイが置換
のための固定ドメインを含み、異なるサブアレイ内のド
メインが互いに排他的であるためである。この方式は、
各サブアレイ内に少なくとも1つ、好ましくは2つのR
Uを必要とする。したがって、柔軟性がないためにRU
の効率はかなり悪く、障害が所与のサブアレイに集中し
て発生した場合、チップ歩留まりが大幅に低下する。上
述の方式については、T.キリハタ等の「A 14ns 4MB D
RAM with 300mW Active Power」(IEEE Journal of Sol
id State Circuits, Vol.27, pp.1222-1228、1992年9
月)と題する論文に記載されている。
冗長置換構成を図2に示す。図2には、メモリ内の任意
の場所にある障害要素を選択的に置換するRUの大きな
固定ドメインとして、単一の冗長アレイを有するメモリ
が図示されている。この構成では、RU内のREはメモ
リ内のどのサブアレイにある障害(Xと符号が付してあ
る)でも修復することができる。この構成が前述のブロ
ック間置換より優っている利点は、特定の数のRUを有
する1つのセクション、すなわち冗長アレイを有利に使
用して、メモリを形成する任意の数のサブアレイを処理
することができることである。その結果、メモリを形成
するすべてのサブアレイを適切に処理するためにかなり
の量の追加の制御回路が必要ではあるが、前述の方式と
比較して面積(基板面積とも呼ぶ)が大幅に節約され
る。
合いについては、T.キリハタ等の「A Fault-Tolerant
Design for 256Mb DRAMs」(Digest of Technical Pap
ersof the 1995 Symposium on VLSI Circuits、pp.107-
108)と題する論文、T.キリハタ等の「A 30ns 256Mb
DRAM with Multi-divided Array Structure」(IEEEJou
rnal of Solid State Circuits、Vol.28, pp.1092-109
8, Nov.1993)と題する論文、およびH.L.カルター
(Kalter)等の「A 50ns 16Mb DRAM with a 10ns Data
Rate and On-Chip ECC」(IEEE Journal of Solid Stat
e Circuit, Vol.25, pp.1118−1128、
1990年10月)と題する論文に記載されている。
RR)構成は、複数の固定サイズのドメインから成り、
各ドメインを個別に使用してそのドメイン内に含まれる
障害を置換することができる。この概念をチップに拡大
すると、各ドメインが固定サイズの互いに相互排他的な
いくつかのドメインがあり、それによってチップ内のす
べての障害を修復する。
ンにより、最小限の回路で障害を修復することが可能な
ブロック内置換に使用することができる。しかし、この
ような構成は、障害の集合を修復するには非効率的であ
る。第2のFDRR構成、すなわち柔軟冗長置換アーキ
テクチャは、そのようなアーキテクチャに典型的な大き
なドメインによって、集中発生障害をうまく修復するこ
とができる。しかし、回路オーバーヘッドが大幅に増大
し、重大な欠点となる。
するにはきわめて効率的であり、それらの障害がビット
線(単一ビットまたは複数ビット)やワード線(単一ワ
ードまたは複数ワード)など(これらはすべて「ハード
障害」の範疇に入る)に影響を与える場合には特にそう
である。しかし、柔軟冗長置換には他の明確な欠点があ
る。それは、DRAMセルを形成するキャパシタに記憶
されたビットが、弱いセルで時間が経過すると消え、そ
れによって障害が生じる、「保持障害」と呼ばれる第2
の種類の障害を克服するのに、相当数のRU(およびそ
れに対応する制御回路)を必要とすることである。保持
障害の数はハード障害の数をはるかに上回るため、これ
は特に問題となる。
プの障害は集中発生する傾向がある。したがって、ブロ
ック内置換手法は柔軟性が乏しいために通常は対処する
ことができない。ハード障害は一般にはあまり数は多く
なく、理想的に大きなドメイン内のより少ないRUで修
復することができる。柔軟冗長置換は、より少ないRU
を持つ単一の大きなドメインによって処理することがで
きるハード障害を修復する優れた手法である。たとえ
ば、ドメインに4つの集中発生障害がある場合、そのド
メイン内でそれらを置換するのに4個のRUが必要であ
る。ブロック内置換手法を使用してそれぞれの小さなド
メイン内に4個のRUを設計するのは、必要なオーバー
ヘッドが増え過ぎることになる。このオーバヘッドが受
容可能であるとしても、たとえば5個の集中発生障害が
ある場合、欠陥の置換ができない可能性がある。結論と
して、柔軟冗長手法を使用してドメイン・サイズを大き
くすることが、ハード障害の修復にはきわめて重要であ
る。
に発生し、その数は一般に多いが、チップ全体にわたっ
てランダムに発生するという明確な利点がある。ランダ
ムな障害の場合、障害は多くの小さなサブアレイに統計
的に分布しているため、ブロック内置換の欠点は少な
い。ブロック内置換は、柔軟冗長置換に必要な冗長回路
よりも少ない冗長回路で障害を修復することができる。
ランダムに発生する保持障害を検出する目的で各サブア
レイに1つのRUを設計した場合、サブアレイ内に少な
くとも1つの保持障害があるとすれば、そのような構成
は保持障害の検出にとって理想的であろう。一方、保持
障害は、障害の数が多く、メモリ装置内の使用可能な修
復回路で対処しきれないことが多いため、柔軟冗長置換
手法で修復するのは困難である。柔軟冗長手法は使用可
能な冗長回路で多数の障害を修復するのにより大きなオ
ーバーヘッドを要するため、柔軟冗長置換手法によって
数の多すぎる障害を修復するのは不利である。
目的は、ハード障害と保持障害を、メモリ全体にランダ
ムに分散しているか集中しているかを問わず、複雑な冗
長領域オーバーヘッドによって生じる厄介な負担をかけ
ずに修復することである。一般に、このオーバーヘッド
は、冗長要素オーバーヘッドと冗長制御回路オーバーヘ
ッドとに分けられ、メモリの良好な修復可能性を達成
し、最適パフォーマンスを維持するには両方とも最小限
にする必要がある。
構成については、以下の参考資料に記載されている。
柔軟冗長メモリ・ブロック要素の分割アレイ・アーキテ
クチャ方式での実装について記載されている。この構成
は、読取りバスに結合されたメモリおよび冗長メモリ・
ブロックの両方を有し、1つのメモリ・サブアレイ内の
冗長メモリを第2のサブアレイによって共用することが
できるようになっている。
冗長構成を有するメモリについて記載されている。適切
なアドレス信号が障害セルのアドレスと一致する場合、
冗長構成が備える予備のセルが起動されて障害セルを置
き換える。
行冗長回路を他の2つの予備行デコーダと共に使用し、
ヒューズ・ボックスの賢明な使用により、行冗長制御回
路が発生させる信号によって障害行を予備行に置き換え
ることができるようにする。
障害のあるメモリ・セルを処理する通常のワード線が存
在する場合、障害メモリ・セルを冗長セルに置き換える
ことができるようにする冗長構成を備えたメモリについ
て記載されている。
冗長性を目的としてデコーダをプログラムするヒューズ
・ダウンロード・システムが記載されている。ヒューズ
・セットは冗長デコーダに動的に割り当てることがで
き、それによってメモリ内の障害行/列の多次元割り当
てを可能にする。
障害サブアレイを適切な冗長要素に置き換える2レベル
冗長構成について記載されている。
DRAMに関するものであったが、当業者なら、上記の
構成またはアーキテクチャあるいはその両方は、SRA
M、ROM、EPROM、EEPROM、フラッシュR
AM、CAMなどの他のタイプのメモリにも等しく適用
可能であることが十分にわかるであろう。
目的は任意のサイズのメモリをフォールト・トレラント
にする方法を提供することである。
いに重なり合っており、可変ドメイン冗長置換構成(V
DRR)を使用して、少なくとも2つの可変ドメインに
よって障害要素を選択的に置き換えることである。
いに重なり合っており、冗長ユニットを使用し、少なく
とも2つの可変ドメインで障害を修復することである。
高い修復ドメインを選択することによってハード障害と
保持障害の任意の組合せを含む任意のサイズのメモリを
動的に修復し、メモリ装置内の障害をなくすことによっ
てチップの歩留まりを向上させることである。
を他方のタイプの障害を犠牲にして修復することなく、
メモリ内のハード障害と保持障害を同時になくすことで
ある。
換(VDRR)構成を使用して、従来の相互に排他的な
固定ドメイン冗長置換(FDRR)構成を置き換えるこ
とである。
して、RUとそれに付随する回路要件を最小限にするこ
とである。
害と保持障害の修復が追加の電力消費なしに、メモリ速
度を低下させることなく達成されるように保証すること
である。
一部が互いに重なり合った少なくとも2つの可変ドメイ
ンのうちからより効率的で効果的な置換ドメインを使用
できるようにする、本明細書で可変ドメイン冗長置換
(VDRR)として記載する新規で改良された冗長構成
を使用する方法である。本発明人等は、修復のために相
互に排他的な固定ドメインを使用する従来の固定ドメイ
ン冗長置換(FDRR)構成の欠点がVDRRによって
解消されると考える。
・トレラントなメモリ装置を製作する方法であって、メ
モリを複数の一次メモリ・アレイに細分するステップ
と、ドメインのうちの少なくとも1つのドメインが一次
アレイのうちの少なくとも2つの一次アレイの一部と重
なり合う、他のドメインと共通する部分を有するドメイ
ンを画定して重なり合ったドメイン領域を形成するステ
ップと、各ドメイン内に含まれる障害を置き換えるため
に各ドメインに冗長手段を割り振るステップと、ドメイ
ンのうちの少なくとも1つのドメイン内の障害のうちの
少なくとも1つの障害が前記1つのドメインに結合され
た冗長手段によって置き換えられるように指示するステ
ップとを含み、前記少なくとも1つの他の障害が重なり
合ったドメイン領域内に位置する場合、前記1つのドメ
インの少なくとも1つの障害がドメインのうちの他のド
メインに結合された冗長手段によって置き換えられる方
法が提供される。
ト・トレラントなメモリ装置を製作する方法であって、
複数のドメインを画定するステップと、各ドメインの少
なくとも一部が他のドメインと共通していて重なり合っ
たドメイン領域を形成する、一次メモリ・アレイのうち
の少なくとも1つの一次メモリ・アレイの全面に延びる
ドメインのうちの少なくとも1つのドメインを有する一
次メモリ・アレイにメモリ装置を構成するステップと、
各ドメイン内に含まれる障害を置き換える冗長手段を各
ドメインに結合するステップと、ドメインのうちの1つ
のドメイン内の障害のうちの少なくとも1つの障害がド
メインに結合された冗長手段によって置き換えられるよ
うに制御するステップと、少なくとも1つの他の障害が
重なり合うドメイン領域内に位置する場合、前記1つの
ドメインの前記少なくとも1つの他の障害をドメインの
うちの他のドメインに結合された冗長手段に置き換える
ステップとを含む方法が提供される。
ルト・トレラントなメモリを製作する方法であって、メ
モリ装置を一次メモリ・アレイに細分するステップと、
各ドメインの少なくとも一部が他のドメインと共通して
いて重なり合ったドメイン領域を形成し、ドメインの少
なくとも一部が一次アレイのうちの少なくとも2つの一
次アレイの一部と重なり合うようにドメインを画定する
ステップと、各ドメイン内に含まれる障害を修復する修
復手段を各ドメインに結合するステップと、少なくとも
1つの他の障害が重なり合ったドメイン領域内に位置す
る場合、各ドメインのうちの1つのドメイン内の障害の
うちの少なくとも1つの障害をドメインのうちの他のド
メインに結合された修復手段によって修復するステップ
とを含む方法が提供される。
ルト・トレラントなメモリ装置を製作する方法であっ
て、複数のドメインを画定するステップと、各ドメイン
の少なくとも一部が他のドメインと共通していて重なり
合ったドメイン領域を形成する、一次メモリ・アレイの
うちの少なくとも1つの一次メモリ・アレイの全面に延
びるドメインのうちの1つのドメインを有する一次メモ
リ・アレイにメモリ装置を細分するステップと、各ドメ
イン内に含まれる障害を修復する修復手段を各ドメイン
に結合するステップと、各ドメイン内の障害のうちの少
なくとも1つの障害がドメインに結合された修復手段に
よって修復されるように制御するステップと、少なくと
も1つの障害が重なり合ったドメイン領域内に位置する
場合、前記1つのドメインの前記少なくとも1つの他の
障害をドメインのうちの他のドメインに結合された修復
手段によって修復するステップとを含む方法が提供され
る。
R)は、冗長オーバーヘッドを低減すると同時に、優れ
た修復可能性を維持する統計的手法である。n個の障害
がm個のドメイン全体にランダムに分布している場合、
所与のドメイン内のx個の障害を検出する確率Pは、以
下のベルヌーイ分布によって求められる。 P=nCx・(1/m)x・(m−1/m)n-x (1)
びm=4の場合の、nおよびxに対する所与のドメイン
内の累積障害確率ΣPを示す。
ンA(m=16)、図6のドメインB(m=4)、およ
び図7のドメインC(m=1)の物理構成を示す。16
個のドメイン内に64個の障害がランダムに分布してい
る場合、ドメインA(m=16)におけるゼロ障害の確
率は無視可能なほど低い(2%以下)。各(A)ドメイ
ンには少なくとも1個の障害がある確率がある。より大
きなドメイン、たとえば(B)(m=4)に8個未満の
障害しかない確率も同様にきわめて低い(1%以下)。
本発明人等は、64個の障害のうち32個の障害を、そ
れぞれ1個および4個の冗長要素(RE)を有する可変
ドメイン(A)および(B)によって実質的に修復可能
であると推測した。64個の障害のうちの残り32個の
障害は、ドメイン(C)(m=1)内の完全柔軟冗長置
換を使用して修復可能である。したがって、より大きな
ドメイン内に含まれたドメインを作成し、そのより大き
なドメインをさらにより大きなドメインの一部として組
み込み、より小さな各ドメインにはない必要な冗長ユニ
ットまたは要素を設けることができる。ランダムに分布
している障害を修復する利点に加えて、VDRR手法
は、保持障害とハード障害を修復することができるので
有利であり、固定ドメイン冗長置換(FDRR)よりも
少ない冗長オーバーヘッドでそれらの結果を達成するこ
とができる。本明細書の従来の技術の項で前述したよう
に、保持障害は通常サブアレイ全体にランダムに分布
し、小さなドメイン(A)で有効に修復することができ
る。一方、ハード障害は、所与のサブアレイに集中する
傾向がある。しかし、ハード障害は数が多く、より大き
なドメイン、たとえば(C)によって処理した方がよ
い。可変ドメイン(A)、(B)、および(C)は重な
り合う。この重なり合いにより、障害のタイプと大きさ
に応じて可能な最善の修復ドメインを選択することがで
きる。
(A)、(B)、および(C)は、ベルヌーイ式によっ
て求められる、所与のドメイン内の障害を検出する累積
障害確率を説明しやすいように、互いに分けて図示して
ある。しかし実際には、図8に示すようにこの3つのド
メインはすべて互いに重ね合わされている。重ね合わさ
っていることにより、障害が2つのドメインに共通して
いる場合、1つのドメイン内の冗長回路を使用して他の
ドメイン内の障害を修復することができる。
256Mb DRAMアーキテクチャが図示されてい
る。256Mb DRAMチップ10は、16個の16
Mb一次アレイ15を含む。各ユニット15は、アレイ
・ブロック19と、256Kb冗長ブロック22と、冗
長制御回路RUCNT24とから成り、これらについて
以下で説明する。16Mb一次アレイ19は8,192
本(16×512(1Mbブロック当たり))のワード
線(WL)を有し、16個の1Mbブロック(サブアレ
イ)を含み、各サブアレイは1Mセルを有する。図9の
左側に、一次16Mbアレイ19の両端間にわたる3つ
のドメインA、B、およびCが図示されている。参照番
号18が付されている最小のドメイン(A)は1Mbサ
ブアレイから成る。参照番号21が付されているその次
の大きさのドメイン(B)は4Mbサブアレイから成
り、その境界内に(A)を完全に包含している様子が図
示されている。最後に、参照番号23が付されているド
メイン(C)は、16Mb一次アレイ19全体にわたっ
て延び、ドメイン(A)18と(B)21の両方を含
む。
形成する2つのセルが図示されており、各セルはNMO
Sデバイス20とキャパシタ25とを含む。各ワード線
WLには2,048個のNMOSデバイス20が結合さ
れている。1Mbブロックには512本のWL(すなわ
ち512WL×2,048セル)があるが、(16個の
うちから)特定の1Mbブロックがアクティブにされる
とき1つのWLだけが選択される。(注:16Mbアレ
イ内で8,192本のWLのうちの1本のWLだけがア
クティブである。)キャパシタ25に蓄えられた容量性
電荷が対応するビット線BLに送られる。ビット線BL
上の電荷はセンス増幅器28によって増幅される。増幅
されたビット情報(すなわちデータ)は、対応する列ア
ドレス(図示せず)によって選択され、データ出力回路
(図示せず)に送られる。
L)を設計する代わりに、各16Mb一次アレイ19に
128本のRWLを含む256K冗長ブロックを使用す
る。冗長ブロック22は64個のRUを含む。例示とし
て、各RUは2本のRWLを含んでいる。固定1Mbド
メインを使用するブロック内置換や単一の固定16Mb
ドメインを使用する柔軟冗長置換とは異なり、この64
個のRUは、(A)1Mb18、(B)4Mb21、お
よび(C)16Mb23の3つの可変ドメインに割り当
てられる。16個のRU(RU0〜15)のそれぞれに
は、1個の1MBドメイン(A)(m=16)が関連づ
けられ、他の16個のRU(RU16〜31)が4Mb
ドメイン(B)(m=4)で使用され、残りの32個の
RU(RU32〜63)は16Mb置換ドメイン(C)
(m=1)全体に関連づけられている。3つのドメイン
(A)、(B)、および(C)は互いに重なり合うよう
に設計されている。この重なり合いにより、障害のタイ
プに応じて最も有効かつ効率的なドメインを選択するこ
とができ、それによって、ハード障害および保持障害が
あった場合にユニットの修復可能度が向上する。
のRUがある場合(4/1M)、各4Mドメインについ
て16個のRUがある場合(16/4M)、16Mドメ
インに64個のRUがある場合(64/16M)の3つ
の場合と、((A)1/M+(B)4/4M+(C)3
2/16M)の組合せにVDRRを使用する場合につい
て、ランダムに分布した障害の数nに対する16Mb一
次アレイ19の歩留まりをシミュレートした図を示す。
16Mbアレイ当たりのエレメント総数はすべての場合
に同じであることに留意されたい。柔軟ドメイン冗長置
換方式(16Mbドメイン内に64個のRU)によって
達成可能な回復可能度と本質的に等しい程度の回復可能
度を、VDRRによって達成することができる。
Mを基準にしたヒューズ数(冗長オーバーヘッドを測定
するための重要なパラメータである)と、95%の歩留
まりを可能にするための修復可能障害数の比較を示す表
である。4/1M、16/4M、および64/16Mの
冗長組合せは、それぞれ1M、4M、および16Mにつ
いて独立して制御可能な4個、16個、および64個の
冗長ユニットが存在することを前提としている。
リ・アレイの修復可能度は向上するが、必要ヒューズ数
が増える様子が示されている。
在する確率が高いため、小さなドメインに割り当てられ
ているRUのうちのいくつかを有効に使用することがで
きる。これらのRUのためのドメインがより小さいと、
必要な合計ヒューズ数が少なくなる。したがって、VD
RRは、柔軟ドメイン冗長置換方式(64/16M)に
よって達成可能な程度と本質的に等しい修復可能度を可
能にすると同時に、使用ヒューズ数が96個少ない。
合、VDRRの利点はさらに大きくなる。これは、本発
明によると、ドメイン(C)によって集中障害を有効に
修復する事ができると同時に、ランダムに分布した障害
をドメイン(A)および(B)によってより有効に修復
することができる。
ト制御RUCNT回路24をイネーブルにすると、一次
16Mbアレイ19内の8,192本のWLがすべてデ
ィスエーブルにされる。256Kb冗長ブロック22内
の128本のRWL(冗長WL)のうちの1本がアクテ
ィブにされる。NMOSデバイス20とキャパシタ25
とセンス増幅器28とを含む冗長組合せ構成の動作は、
デバイス30とキャパシタ35とセンス増幅器38を含
む組合せ構成にも適用される。次に、制御回路の詳細な
動作について説明する。
冗長ブロック22内のRWLは、それぞれの冗長ユニッ
ト制御回路(RUCNT)24によって制御される。こ
れについて図11を参照しながら詳述する。パフォーマ
ンスを向上させるために、これらの回路は物理的に冗長
ブロック22の下(すなわちユニット15の下端)に配
置すれば最も有利である。
ブロック図を示す。ユニット15内に含まれる制御回路
は、ワード線デコーダ(WLDEC)と、冗長ワード線
デコーダ(RWLDEC)と、ドメイン(A)の場合は
それぞれ8個のアドレス・ヒューズと1個のマスタ・ヒ
ューズを有するRUCNT0〜15として示されている
冗長ユニット制御回路(RUCNT)、ドメイン(B)
の場合はそれぞれ10個のアドレス・ヒューズと1個の
マスタ・ヒューズを有するRUCNT16〜31として
示されている冗長ユニット制御回路、およびドメイン
(C)の場合はそれぞれ12個のアドレス・ヒューズと
1個のマスタ・ヒューズを有するRUNCNT32〜6
3として示されている冗長ユニット制御回路と、ワード
線ドライバ(WLDRV)と、冗長ワード線ドライバ
(RWLDRV)と、ワード線ディスエーブル発生回路
(WLDISGEN)とを含み、これらはすべて図のよ
うに適切に相互接続されている。本発明のVDRR構成
の動作を例示するために、16Mb一次アレイ19(図
9)において、(16Mb一次アレイ19内の8,19
2本のWLのうちの)1本のWLまたは(冗長ブロック
22内の64本のうちの)1本のRWLがアクティブで
あるものと仮定する。当業者なら、図11に示す回路に
わずかな変更を加えるだけで、16Mbユニット15内
で2本以上のWLがアクティブになれるようにすること
ができることが容易にわかるであろう。
ード、および3)可変冗長アクティブ・モードの詳細な
動作について、以下に説明する。
ADD、ノードN、ノードNR、制御線WLON、WL
ディスエーブル信号bWDIS、RWLE、WL、およ
びRWLの、対応する同じ名前を有する線/ノード上の
最も妥当な信号のタイミング図を示す。
がイネーブルになっていないとき)、制御線信号WLO
Nは低(すなわち0)のままであり、それによって、W
LDEC出力信号N、RWLDEC出力信号NR、およ
びRUCNT出力信号RWLEの状態に関係なく(すな
わち「ドントケア」条件)、WLおよびRWLはすべて
ディスエーブル(すべて0)になる。チップがイネーブ
ルにされると(すなわちアクティブ・モード)、WLま
たはRWLがアクティブになる(ただし両方ともではな
い)。WLがイネーブルにされると(すなわち1)、チ
ップはいわゆる通常アクティブ・モードになる。あるい
は、RWLがアクティブにされたとき(それによってW
Lがディスエーブルにされる)、チップは可変冗長アク
ティブ・モードであると言う。
の冗長ワード線イネーブル信号RWLEは低のままであ
り、ワード線ディスエーブル発生回路WLDISGEN
の出力信号(bWLDIS)を高(すなわち1)に維持
する。以下に、RWLE信号を発生する回路24の詳細
な動作について説明する。16Mb一次アレイ19(図
9および図11)がイネーブルにされると、13ビット
のアドレス情報がWLDECに送られ、8,192個の
ノードのうちの1つのノードNがイネーブルにされる。
これによって、信号WLONが高に切り替わると8,1
92本のWLのうちの1本のWLをアクティブにするこ
とが可能になる。
ワード線のアクティブ化は、a)RUCNTとb)RW
LDECとを介する2パス・デコードによって制御され
る。前述のように、2本のRWLを含むRUがそれぞれ
のRUCNTによって制御される。RUに含まれる各R
Eは代替パスb)、すなわちRWLDECによって制御
される。両方のデコード・パスは並列して機能し、RU
CNTおよびRWLDECの結果の最終デコードは、R
WLDRVで実施される。次に、可変冗長アクティブ・
モード時の本発明の動作について詳述する。
RUCNTによって検出され、制御線WLON上に信号
が到着する前にRUCNTがそれぞれのRWLEをアク
ティブにする(この検出フェーズを冗長一致検出フェー
ズと呼ぶ)。この検出によって、WLDISGENの出
力にある信号bWLDISが強制的に0に切り替わり、
それによって、16Mb一次アレイ内のワード線がアク
ティブにならないように阻止される。RUCNT冗長一
致検出フェーズ中に、少なくとも1つのRU内のREを
選択する代替パスがRWLDECでデコードされる。そ
れと並行して、それぞれのRWLDECがアドレス情報
によってアクティブにされ、対応するNRが1に切り替
えられる。
て、2本のWLを2本のRWLに同時に置き換えるもの
と仮定する。1Mbドメイン(A)は512本のWLを
含み、そのうち2本はRUCNT0〜15によってサポ
ートされる。したがって、各RUCNT0〜15は各1
Mbドメイン(A)内の512本のWLのうちの2本の
WLをデコードするのに8個のアドレス・ヒューズと1
個のマスタ・ヒューズを必要とする。16個の1Mbド
メイン(A)のうちの対応する1つのドメインが選択さ
れると、16個のRUCNT0から15のうちの1つの
RUCNTだけがアクティブにされる。16Mbユニッ
ト内の16個のドメイン(A)のうちの対応する1つの
ドメインは、アドレス9〜12によって決まる。4Mb
ドメイン(B)を制御する各RUCNT16〜31は、
各4Mbドメイン(B)内の2048本のWLのうちの
2本をデコードするのに10個のアドレス・ヒューズと
1個のマスタ・ヒューズを必要とする。対応するドメイ
ン(B)が選択されると、同じ4Mbドメイン(B)に
割り当てられている16個のRUCNT16〜31のう
ちの4個のRUCNTが同時にアクティブにされる。1
6Mbユニット内の4個の4Mbドメイン(B)のうち
の対応する1つのドメインは、アドレス11〜12によ
って決まる。16Mbドメイン(C)を制御する各RU
CNT32〜63は、8096本のWLのうちの2本の
WLをデコードするのに12個のアドレス・ヒューズと
1個のマスタ・ヒューズを必要とする。ドメイン(C)
は16Mbユニット全体を処理するため、RUCNT3
2〜63はどのアドレスも使用せずに常にアクティブに
される。アドレス・ヒューズの数とアドレス・デコード
以外は、RUCNT0〜63は同じ回路である。
のRWLのうちの1本をデコードするために使用され
る。この1bデコードは、ドメイン(A)、(B)、お
よび(C)に関係なく、RWLDEC内でイネーブルに
される。このパスは、冗長モードであるか通常モードで
あるかを問わず、独立して制御される。RWLをアクテ
ィブにする最終決定は、RWLDRV内のNRとRWL
Eのデコード結果によって決まる。RUCNTがRUを
アクティブにするパス1と、RWLDECが1つのRU
について2本のRWLのうちの1本をデコードするパス
2の、前述の2パス・デコードにより、WLONが高に
切り替わったときにすでに前もってデコードされている
適切なアドレス指定を使用して(速度上の不利を引き起
こさずに)1本のRWLをアクティブにすることが可能
になる。
路RUCNTのブロック図とタイミング図をそれぞれ示
す。この回路は、デコーダ(すなわちANDゲート)を
駆動する複数のヒューズ・ラッチFLATを備える。従
来の固定ドメイン冗長置換(FDRR)制御回路とVD
RR制御回路RUCNTとの唯一の相違は、各ドメイン
に必要なアドレス・ヒューズの数だけである。そのほか
に、各RUCNTに1つのマスタ・ヒューズMFLAT
も必要である。前述のように、回路RUCNTは、ドメ
インが選択されたときにだけアクティブになり、ドメイ
ンはドメイン構成に応じて対応するアドレスによってイ
ネーブルにされる。
マスタ・ヒューズを切断する必要がある。マスタ・ヒュ
ーズが切れない限り、MFLAT(図14)の出力MF
は0のままである。したがって、アドレスに関係なくA
NDゲートの出力RWLEは0のままである。マスタ・
ヒューズが切れ(MFが1に設定される)、RUCNT
が対応するアドレス・ビットによってアクティブにされ
ると、RWLEがFLATの出力すなわちFADDの組
合せによって制御される。対応するアドレス入力ADD
がプログラムされているヒューズ情報と一致しない場
合、FADDは0に切り替わる。あるいは、対応するA
DDがプログラムされているヒューズ情報と一致する場
合、FADDは1に切り替わる。すべてのヒューズ・プ
ログラム・アドレスがADD入力値と一致し、MFが切
断された場合にのみ、RWLEが強制的に1に切り替え
られる。
チFLATの略図が図示されている。FLATはアドレ
ス−ヒューズ比較器として図示されている。図16の図
に示すように、FPUPおよびFPUNによるチップの
電源投入フェーズ中に、60、65、および68によっ
て形成されたCMOSラッチがデバイス80および82
によって設定される。電源投入時にヒューズ83が切断
されない場合、ノードN0、N1、およびN2がそれぞ
れ0、1、および0に設定される。あるいは、ヒューズ
83が切断された場合、ノードN0、N1、およびN2
はそれぞれ1、0、および1に設定される。ノードN
0、N1、およびN2のこの特定の状態は、CMOSラ
ッチ回路60、65、および68にラッチされる。ノー
ドN1およびN2の状態に応じて、CMOS伝送ゲート
70と75のどちらかが開く。ADDおよび(回路69
によって反転された)ADDバーが、それぞれCMOS
伝送ゲート70および75に結合される。ヒューズが切
断されない限り(すなわち0)、FLAT47の出力F
ADDはADDバーに従う。ヒューズが切断された場
合、FADDはADDに従う。ADDとヒューズの両方
が0または1の場合、FADDは1に切り替わり、その
結果、アドレスとヒューズの一致が検出される。ただ
し、ADDバーは次のものを表す。
AT(またはマスタFLAT)が含まれており、これを
該当するタイミング曲線(図16)と共に示す。FPU
PおよびFPUNによるチップの電源投入フェーズ中
に、60、65、および68によって形成されたCMO
Sラッチが図に示すように設定される。電源投入中にヒ
ューズ83が切断されない場合、N0、N1、およびN
2(MFとも呼ぶ)がそれぞれ0、1、0に切り替わ
る。MFが0の場合、RUCNT(図13)内のAND
ゲートがディスエーブルにされる。それに対して、ヒュ
ーズ83が切断された場合は、電源投入時にN0、N
1、およびN2(MFとも呼ぶ)がそれぞれ1、0、1
に切り替わり、MFが1の間、それによってRUCNT
(図13)内のANDゲートがイネーブルにされる。
の事項を開示する。
する方法であって、メモリを複数の一次メモリ・アレイ
に細分するステップと、ドメインのうちの少なくとも1
つのドメインの少なくとも一部が他のドメインと共通し
ていて重なり合うドメイン領域を形成し、前記ドメイン
のうちの少なくとも1つのドメインが前記一次アレイの
うちの少なくとも2つの一次アレイの一部と重なり合う
ように、複数のドメインを画定するステップと、前記各
ドメイン内に含まれる障害を置き換える冗長手段を各ド
メインに割り振るステップと、前記ドメインのうちの1
つのドメイン内の障害のうちの少なくとも1つを前記1
つのドメインに結合された前記冗長手段によって置き換
え、少なくとも1つの他の障害が前記重なり合ったドメ
イン領域内に位置する場合、前記1つのドメインの前記
少なくとも1つの他の障害を前記ドメインのうちの他の
ドメインに結合された前記冗長手段によって置き換える
ステップとを含む方法。 (2)前記メモリ装置が、DRAM、SRAM、RO
M、EPROM、EEPROM、フラッシュRAM、お
よびCAMから成るグループから選択される、上記
(1)に記載の方法。 (3)前記冗長手段が冗長制御回路によって制御され
る、上記(1)に記載の方法。 (4)前記冗長回路が、比較器に結合されたマスタ・ヒ
ューズを含むマスタ・ヒューズ・ラッチを設けるステッ
プと、各ヒューズ・ラッチが複数のヒューズと比較器と
を有し、アドレス線によって制御され、冗長ワード線ド
ライバとワード線ディスエーブル回路とをイネーブルに
する信号を発生するゲート手段にそれぞれ結合された複
数のヒューズ・ラッチを設けるステップとをさらに含
む、上記(3)に記載の方法。 (5)前記制御手段が、ワード線ディスエーブル回路に
よって制御されるワード線ドライバに少なくとも1つの
ワード線を結合するステップと、アドレス線を設けるこ
とによって前記少なくとも1つのワード線に少なくとも
1つのワード線デコーダを結合するステップと、冗長ワ
ード線ドライバに少なくとも1つの冗長ワード線を結合
するステップと、アドレス線を設けることによって少な
くとも1つの冗長ワード線ドライバに少なくとも1つの
冗長ワード線デコーダを結合し、前記少なくとも1つの
冗長ワード線ドライバが前記冗長ワード線デコーダのう
ちの1つによって制御されるようにするステップと、前
記冗長ワード線ドライバによって少なくとも1つの可変
ドメイン冗長制御回路をイネーブルにし、前記ワード線
ディスエーブル回路をイネーブルにして、前記ワード線
のうちの対応する1つのワード線を抑止するステップと
をさらに含む、上記(1)に記載の方法。 (6)前記冗長ワード線ドライバによって複数の冗長ワ
ード線をそれぞれ制御するステップと、前記ワード線ド
ライバによって複数のワード線をそれぞれ制御するステ
ップとをさらに含む、上記(5)に記載の方法。 (7)前記少なくとも1つの冗長制御回路によって前記
ワード線ディスエーブル回路を制御するステップをさら
に含む、上記(5)に記載の方法。 (8)前記少なくとも1つの冗長制御回路がANDゲー
トである、上記(5)に記載の方法。 (9)フォールト・トレラント・メモリ装置を製作する
方法であって、メモリ装置を各一次メモリ・アレイが複
数のメモリ要素を含む複数の一次メモリ・アレイに細分
するステップと、可変ドメイン冗長ユニットのうちの少
なくとも1つの可変ドメイン冗長ユニットが各前記一次
メモリ・アレイに結合され、各可変ドメイン冗長ユニッ
トが複数の冗長要素を有する可変ドメイン冗長ユニット
を画定するステップと、各前記一次メモリ・アレイ内の
障害要素が前記冗長ユニットに置き換えられるようにす
る制御手段を割り振るステップとを含む方法。 (10)フォールト・トレラント・メモリを製作する方
法であって、メモリを複数の一次メモリ・アレイに細分
するステップと、ドメインのうちの少なくとも2つのド
メインが各前記アレイ内に含まれるドメインを画定する
ステップと、各前記ドメイン内に含まれる障害を置き換
える冗長手段を各ドメインに結合するステップと、前記
ドメインのうちの1つのドメインに含まれる前記障害の
うちの少なくとも1つを前記ドメインに結合された前記
冗長手段によって置き換えるステップとを含む方法。 (11)フォールト・トレラント・メモリ装置を製作す
る方法であって、複数のドメインを画定するステップ
と、メモリ装置を、各前記ドメインのうちの少なくとも
1つが一次メモリ・アレイのうちの少なくとも1つの一
次メモリ・アレイの全面に延び、各前記ドメインの少な
くとも一部が他のドメインと共通していて重なり合うド
メイン領域を形成している一次メモリ・アレイに構成す
るステップと、各前記ドメイン内に含まれる障害を置き
換える冗長手段を各前記ドメインに結合するステップ
と、前記ドメインのうちの1つのドメイン内の前記障害
のうちの少なくとも1つの障害を前記ドメインに結合さ
れた冗長手段によって置き換え、少なくとも1つの他の
障害が前記重なり合うドメイン領域内に位置する場合、
前記1つのドメインの前記少なくとも1つの他の障害を
前記ドメインのうちの他のドメインに結合された冗長手
段によって置き換えるステップとを含む方法。 (12)フォールト・トレラント・メモリ装置を製作す
る方法であって、メモリ装置を一次メモリ・アレイに細
分するステップと、ドメインのうちの第2のドメインの
一部に重なり合う前記ドメインのうちの第1のドメイン
を有するドメインを画定するステップと、各前記ドメイ
ン内に含まれる障害を置き換える冗長手段を各前記ドメ
インに結合するステップと、ドメインのうちの1つのド
メイン内の前記障害のうちの少なくとも1つの障害を前
記ドメインに結合された冗長手段によって置き換え、少
なくとも1つの他の障害が前記第1のドメインと前記第
2のドメインとに共通する一部内に位置する場合、前記
第1のドメインの前記少なくとも1つの他の障害を前記
ドメインのうちの前記第2のドメインに結合された冗長
手段によって置き換えるステップとを含む方法。 (13)フォールト・トレラント・メモリ装置を製作す
る方法であって、重なり合ったドメイン領域を形成する
ように可変サイズ・ドメインのうちの他の可変サイズ・
ドメインと共通する可変サイズ・ドメインのうちの1つ
の可変サイズ・ドメインの一部を有する可変サイズ・ド
メインを画定するステップと、各前記ドメイン内に含ま
れる障害を置き換える冗長手段を各前記ドメインに結合
するステップと、前記ドメインのうちの1つのドメイン
内の前記障害のうちの少なくとも1つの障害を前記ドメ
インに結合された冗長手段によって置き換え、少なくと
も1つの他の障害が前記重なり合うドメイン領域内に位
置する場合、前記1つのドメインの前記少なくとも1つ
の他の障害を前記ドメインのうちの他のドメインに結合
された冗長手段によって置き換えるステップとを含む方
法。 (14)可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、可変サイズの重なり合
わないドメインと、各前記ドメインに結合され、各前記
ドメイン内に含まれる障害を置き換える冗長手段と、前
記ドメインのうちの1つのドメイン内の前記障害のうち
の少なくとも1つの障害を前記ドメインに結合された冗
長集団によって置き換えるメモリ装置。 (15)フォールト・トレラント・メモリ装置を製作す
る方法であって、メモリ装置を一次メモリ・アレイに細
分するステップと、各ドメインの少なくとも一部が他の
ドメインと共通していて重なり合ったドメイン領域を形
成し、前記ドメインの少なくとも1つのドメインが前記
一次アレイのうちの少なくとも2つの一次アレイの一部
と重なり合う、前記一次メモリ・アレイ内に含まれるド
メインを画定するステップと、各前記ドメイン内に含ま
れる障害を置き換える冗長手段を各前記ドメインに結合
するステップと、前記ドメインのうちの1つのドメイン
内の前記障害のうちの少なくとも1つの障害を前記ドメ
インに結合された冗長手段によって置き換え、少なくと
も1つの他の障害が前記重なり合うドメイン領域内に位
置する場合、前記1つのドメインの前記少なくとも1つ
の他の障害を前記ドメインのうちの他のドメインに結合
された冗長手段によって置き換えるステップとを含む方
法。 (16)フォールト・トレラント・メモリ装置を製作す
る方法であって、複数のドメインを画定するステップ
と、一次メモリ・アレイのうちの少なくとも2つのメモ
リ・アレイの一部の全面に延びる前記ドメインのうちの
第1のドメインと、前記一次アレイのうちの1つの一次
アレイ内に完全に含まれる前記ドメインのうちの少なく
とも第2のドメインとを有し、前記第1および第2のド
メインの少なくとも一部が互いに共通していて重なり合
うドメイン領域を形成する複数の一次メモリ・アレイに
メモリ装置を細分するステップと、各前記ドメイン内に
含まれる障害を置き換える冗長手段を各前記ドメインに
結合するステップと、前記ドメインのうちの1つのドメ
イン内の前記障害のうちの少なくとも1つの障害を前記
ドメインに結合された冗長手段によって置き換え、少な
くとも1つの他の障害が前記重なり合うドメイン領域内
に位置する場合、前記1つのドメインの前記少なくとも
1つの他の障害を前記ドメインのうちの他のドメインに
結合された冗長手段によって置き換えるステップとを含
む方法。 (17)フォールト・トレラント・メモリ装置を製作す
る方法であって、メモリ装置を一次メモリ・アレイに細
分するステップと、ドメインのうちの他のドメイン内に
完全に含まれて重なり合うドメイン領域を形成する前記
ドメインのうちの少なくとも1つのドメインを有する可
変サイズ・ドメインを画定するステップと、各前記ドメ
イン内に含まれる障害を置き換える冗長手段を各前記ド
メインに結合するステップと、前記ドメインのうちの1
つのドメイン内の障害のうちの少なくとも1つの障害を
前記ドメインに結合された前記冗長手段によって置き換
え、前記重なり合うドメインの少なくとも他の1つの障
害を前記ドメインのうちの他のドメインに結合された前
記冗長手段によって置き換えるステップとを含む方法。 (18)フォールト・トレラント・メモリ装置を製作す
る方法であって、メモリ装置を一次メモリ・アレイに細
分するステップと、他のドメインと共通していて重なり
合うドメイン領域を形成する各前記ドメインの少なくと
も一部を有し、前記ドメインのうちの少なくとも1つの
ドメインが前記一次アレイのうちの少なくとも2つの一
次アレイの一部と重なり合うドメインを画定するステッ
プと、各前記ドメイン内に含まれる障害を修復する修復
手段を各ドメインに結合するステップと、前記ドメイン
のうちの1つのドメイン内の前記障害のうちの少なくと
も1つの障害を前記ドメインに結合された修復手段によ
って修復し、少なくとも1つの他の障害が前記重なり合
うドメイン領域内に位置する場合、前記1つのドメイン
の前記少なくとも1つの他の障害を前記ドメインのうち
の他のドメインに結合された修復手段によって修復する
ステップとを含む方法。 (19)フォールト・トレラント・メモリ装置を製作す
る方法であって、メモリ装置を一次メモリ・アレイに細
分するステップと、少なくとも2つのドメインが各前記
アレイ内に含まれる複数のドメインを画定するステップ
と、各前記ドメイン内に含まれる障害を修復する修復手
段を各ドメインに結合するステップと、前記ドメインの
うちの1つのドメイン内の障害のうちの少なくとも1つ
の障害を前記ドメインに結合された前記修復手段によっ
て修復するステップとを含む方法。 (20)フォールト・トレラント・メモリ装置を製作す
る方法であって、複数のドメインを画定するステップ
と、一次メモリ・アレイのうちの少なくとも1つの一次
メモリ・アレイ全面に延びる前記ドメインのうちの1つ
のドメインと、他のドメインと共通していて重なり合う
ドメイン領域を形成する各前記ドメインの少なくとも一
部とを有する一次メモリ・アレイにメモリ装置を細分す
るステップと、各前記ドメイン内に含まれる障害を修復
する修復手段を各前記ドメインに結合するステップと、
前記ドメインのうちの1つのドメイン内の前記障害のう
ちの少なくとも1つの障害を前記ドメインに結合された
修復手段によって修復し、少なくとも1つの他の障害が
前記重なり合うドメイン領域内に位置する場合、前記1
つのドメインの前記少なくとも1つの他の障害を前記ド
メインのうちの他のドメインに結合された修復手段によ
って修復するステップとを含む方法。 (21)フォールト・トレラント・メモリ装置を製作す
る方法であって、メモリ装置を一次メモリ・アレイに細
分するステップと、ドメインのうちの第1のドメインが
前記ドメインのうちの第2のドメインの一部と重なり合
う複数のドメインを画定するステップと、前記ドメイン
内に含まれる障害を修復する修復手段を各前記ドメイン
に結合するステップと、前記ドメインのうちの1つのド
メイン内の障害のうちの少なくとも1つの障害を前記ド
メインに結合された修復手段によって修復し、少なくと
も1つの他の障害が前記第1のドメインと前記第2のド
メインに共通する一部内に位置する場合、前記第1のド
メインの前記少なくとも1つの他の障害を前記ドメイン
のうちの前記第2のドメインに結合された修復手段によ
って修復するステップとを含む方法。 (22)フォールト・トレラント・メモリ装置を製作す
る方法であって、可変サイズ・ドメインのうちの他のド
メインに共通していて重なり合うドメイン領域を形成す
る前記可変ドメインのうちの1つの可変ドメインの少な
くとも一部を有する可変サイズ・ドメインを画定するス
テップと、各前記ドメイン内に含まれる障害を修復する
修復手段を各前記ドメインに結合するステップと、前記
ドメインのうちの1つのドメイン内の前記障害のうちの
少なくとも1つの障害を前記ドメインに結合された修復
手段によって修復し、少なくとも1つの他の障害が前記
重なり合うドメイン領域内に位置する場合、前記1つの
ドメインの前記少なくとも1つの他の障害を前記ドメイ
ンのうちの他のドメインに結合された修復手段によって
修復するステップとを含む方法。 (23)フォールト・トレラント・メモリ装置を製作す
る方法であって、可変サイズの重なり合わないドメイン
を画定するステップと、各前記ドメイン内に含まれる障
害を修復する修復手段を各前記ドメインに結合するステ
ップと、前記ドメインのうちの1つのドメイン内の前記
障害のうちの少なくとも1つの障害を前記ドメインに結
合された前記修復手段によって修復するステップとを含
む方法。 (24)フォールト・トレラント・メモリ装置を製作す
る方法であって、メモリ装置を一次メモリ・アレイに細
分するステップと、他のドメインと共通していて重なり
合うドメイン領域を形成する各ドメインの少なくとも一
部を有し、前記ドメインのうちの少なくとも1つが前記
一次アレイのうちの少なくとも2つの一次アレイの一部
と重なり合う、前記一次メモリ・アレイのうちの1つの
一次メモリ・アレイ内に含まれるドメインを画定するス
テップと、各前記ドメイン内に含まれる障害を修復する
修復手段を各前記ドメインに結合するステップと、前記
ドメインのうちの1つのドメイン内の前記障害のうちの
少なくとも1つの障害を前記ドメインに結合された修復
手段によって修復し、少なくとも1つの他の障害が前記
重なり合うドメイン領域内に位置する場合、前記1つの
ドメインの前記少なくとも1つの他の障害を前記ドメイ
ンのうちの他のドメインに結合された修復手段によって
修復するステップとを含む方法。 (25)フォールト・トレラント・メモリ装置を製作す
る方法であって、複数のドメインを画定するステップ
と、一次メモリ・アレイのうちの少なくとも2つのメモ
リ・アレイの一部の全面に延びる前記ドメインのうちの
第1のドメインと、前記一次アレイのうちの1つの一次
アレイ内に完全に含まれる前記ドメインのうちの少なく
とも第2のドメインとを有し、前記第1および第2のド
メインの少なくとも一部が互いに共通していて重なり合
うドメイン領域を形成している一次メモリ・アレイにメ
モリ装置を細分するステップと、各前記ドメイン内に含
まれる障害を修復する修復手段を各前記ドメインに結合
するステップと、前記ドメインのうちの1つのドメイン
内の前記障害のうちの少なくとも1つの障害を前記ドメ
インに結合された修復手段によって修復し、少なくとも
1つの他の障害が前記重なり合うドメイン領域内に位置
する場合、前記1つのドメインの前記少なくとも1つの
他の障害を前記ドメインのうちの他のドメインに結合さ
れた修復手段によって修復するステップとを含む方法。 (26)フォールト・トレラント・メモリ装置を製作す
る方法であって、メモリ装置を一次メモリ・アレイに細
分するステップと、ドメインのうちの他のドメイン内に
完全に含まれて重なり合うドメイン領域を形成する前記
ドメインのうちの少なくとも1つのドメインを有する可
変サイズ・ドメインを画定するステップと、各前記ドメ
イン内に含まれる障害を修復する修復手段を各前記ドメ
インに結合するステップと、前記ドメインのうちの1つ
のドメイン内の障害のうちの少なくとも1つの障害を前
記ドメインに結合された修復手段によって修復し、前記
重なり合うドメインの少なくとも1つの他の障害を前記
ドメインのうちの他のドメインに結合された修復手段に
よって修復するステップとを含む方法。
るメモリの略図であり、メモリの様々なセクション内の
障害行を、それぞれの対応するセクション内の障害行を
置き換えるREによって修復する様子を示す図である。
してメモリ内の任意の場所の障害行を選択的に置き換え
る、従来技術のFDRR柔軟冗長置換方式を備えるメモ
リの略図である。
メイン内の少なくともx個の障害を検出する累積障害確
率ΣPを示す図である。
メイン内の少なくともx個の障害を検出する累積障害確
率ΣPを示す図である。
によって処理されるメモリ・アレイを示す略図である。
によって処理されるメモリ・アレイを示す略図である。
によって処理されるメモリ・アレイを示す略図である。
6、および図7に示す3つのドメインA、B、Cを互い
に重ね合わせた略図である。
る様子を示す略図である。
置換を使用するFDRRのシミュレートした信頼性を示
し、その次に、4Mbドメイン内の16個のRUのFD
RRブロック内置換の信頼性と、64Mbドメイン内の
64個のRUの柔軟置換を使用したFDRRと、(A)
1Mbドメイン内の1個のRU、(B)4Mbドメイン
内の4個のRU、および(C)16Mbドメイン内の3
2個のRUの可変ドメインを使用するVDRRの信頼性
とを示す図である。
回路を示す図である。
ング図である。
ブロック図である。
である。
び図13に示す回路によって制御される従来のアドレス
・ヒューズ・ラッチ構成FLATとマスタ・ヒューズ・
ラッチ構成MFLATを示す図である。
図である。
Claims (26)
- 【請求項1】メモリをフォールト・トレラントにする方
法であって、 メモリを複数の一次メモリ・アレイに細分するステップ
と、 ドメインのうちの少なくとも1つのドメインの少なくと
も一部が他のドメインと共通していて重なり合うドメイ
ン領域を形成し、前記ドメインのうちの少なくとも1つ
のドメインが前記一次アレイのうちの少なくとも2つの
一次アレイの一部と重なり合うように、複数のドメイン
を画定するステップと、 前記各ドメイン内に含まれる障害を置き換える冗長手段
を各ドメインに割り振るステップと、 前記ドメインのうちの1つのドメイン内の障害のうちの
少なくとも1つを前記1つのドメインに結合された前記
冗長手段によって置き換え、少なくとも1つの他の障害
が前記重なり合ったドメイン領域内に位置する場合、前
記1つのドメインの前記少なくとも1つの他の障害を前
記ドメインのうちの他のドメインに結合された前記冗長
手段によって置き換えるステップとを含む方法。 - 【請求項2】前記メモリ装置が、DRAM、SRAM、
ROM、EPROM、EEPROM、フラッシュRA
M、およびCAMから成るグループから選択される、請
求項1に記載の方法。 - 【請求項3】前記冗長手段が冗長制御回路によって制御
される、請求項1に記載の方法。 - 【請求項4】前記冗長回路が、 比較器に結合されたマスタ・ヒューズを含むマスタ・ヒ
ューズ・ラッチを設けるステップと、 各ヒューズ・ラッチが複数のヒューズと比較器とを有
し、アドレス線によって制御され、冗長ワード線ドライ
バとワード線ディスエーブル回路とをイネーブルにする
信号を発生するゲート手段にそれぞれ結合された複数の
ヒューズ・ラッチを設けるステップとをさらに含む、請
求項3に記載の方法。 - 【請求項5】前記制御手段が、 ワード線ディスエーブル回路によって制御されるワード
線ドライバに少なくとも1つのワード線を結合するステ
ップと、 アドレス線を設けることによって前記少なくとも1つの
ワード線に少なくとも1つのワード線デコーダを結合す
るステップと、 冗長ワード線ドライバに少なくとも1つの冗長ワード線
を結合するステップと、 アドレス線を設けることによって少なくとも1つの冗長
ワード線ドライバに少なくとも1つの冗長ワード線デコ
ーダを結合し、前記少なくとも1つの冗長ワード線ドラ
イバが前記冗長ワード線デコーダのうちの1つによって
制御されるようにするステップと、 前記冗長ワード線ドライバによって少なくとも1つの可
変ドメイン冗長制御回路をイネーブルにし、前記ワード
線ディスエーブル回路をイネーブルにして、前記ワード
線のうちの対応する1つのワード線を抑止するステップ
とをさらに含む、請求項1に記載の方法。 - 【請求項6】前記冗長ワード線ドライバによって複数の
冗長ワード線をそれぞれ制御するステップと、前記ワー
ド線ドライバによって複数のワード線をそれぞれ制御す
るステップとをさらに含む、請求項5に記載の方法。 - 【請求項7】前記少なくとも1つの冗長制御回路によっ
て前記ワード線ディスエーブル回路を制御するステップ
をさらに含む、請求項5に記載の方法。 - 【請求項8】前記少なくとも1つの冗長制御回路がAN
Dゲートである、請求項5に記載の方法。 - 【請求項9】フォールト・トレラント・メモリ装置を製
作する方法であって、 メモリ装置を各一次メモリ・アレイが複数のメモリ要素
を含む複数の一次メモリ・アレイに細分するステップ
と、 可変ドメイン冗長ユニットのうちの少なくとも1つの可
変ドメイン冗長ユニットが各前記一次メモリ・アレイに
結合され、各可変ドメイン冗長ユニットが複数の冗長要
素を有する可変ドメイン冗長ユニットを画定するステッ
プと、 各前記一次メモリ・アレイ内の障害要素が前記冗長ユニ
ットに置き換えられるようにする制御手段を割り振るス
テップとを含む方法。 - 【請求項10】フォールト・トレラント・メモリを製作
する方法であって、 メモリを複数の一次メモリ・アレイに細分するステップ
と、 ドメインのうちの少なくとも2つのドメインが各前記ア
レイ内に含まれるドメインを画定するステップと、 各前記ドメイン内に含まれる障害を置き換える冗長手段
を各ドメインに結合するステップと、 前記ドメインのうちの1つのドメインに含まれる前記障
害のうちの少なくとも1つを前記ドメインに結合された
前記冗長手段によって置き換えるステップとを含む方
法。 - 【請求項11】フォールト・トレラント・メモリ装置を
製作する方法であって、 複数のドメインを画定するステップと、 メモリ装置を、各前記ドメインのうちの少なくとも1つ
が一次メモリ・アレイのうちの少なくとも1つの一次メ
モリ・アレイの全面に延び、各前記ドメインの少なくと
も一部が他のドメインと共通していて重なり合うドメイ
ン領域を形成している一次メモリ・アレイに構成するス
テップと、 各前記ドメイン内に含まれる障害を置き換える冗長手段
を各前記ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の前記障害のう
ちの少なくとも1つの障害を前記ドメインに結合された
冗長手段によって置き換え、少なくとも1つの他の障害
が前記重なり合うドメイン領域内に位置する場合、前記
1つのドメインの前記少なくとも1つの他の障害を前記
ドメインのうちの他のドメインに結合された冗長手段に
よって置き換えるステップとを含む方法。 - 【請求項12】フォールト・トレラント・メモリ装置を
製作する方法であって、 メモリ装置を一次メモリ・アレイに細分するステップ
と、 ドメインのうちの第2のドメインの一部に重なり合う前
記ドメインのうちの第1のドメインを有するドメインを
画定するステップと、 各前記ドメイン内に含まれる障害を置き換える冗長手段
を各前記ドメインに結合するステップと、 ドメインのうちの1つのドメイン内の前記障害のうちの
少なくとも1つの障害を前記ドメインに結合された冗長
手段によって置き換え、少なくとも1つの他の障害が前
記第1のドメインと前記第2のドメインとに共通する一
部内に位置する場合、前記第1のドメインの前記少なく
とも1つの他の障害を前記ドメインのうちの前記第2の
ドメインに結合された冗長手段によって置き換えるステ
ップとを含む方法。 - 【請求項13】フォールト・トレラント・メモリ装置を
製作する方法であって、 重なり合ったドメイン領域を形成するように可変サイズ
・ドメインのうちの他の可変サイズ・ドメインと共通す
る可変サイズ・ドメインのうちの1つの可変サイズ・ド
メインの一部を有する可変サイズ・ドメインを画定する
ステップと、 各前記ドメイン内に含まれる障害を置き換える冗長手段
を各前記ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の前記障害のう
ちの少なくとも1つの障害を前記ドメインに結合された
冗長手段によって置き換え、少なくとも1つの他の障害
が前記重なり合うドメイン領域内に位置する場合、前記
1つのドメインの前記少なくとも1つの他の障害を前記
ドメインのうちの他のドメインに結合された冗長手段に
よって置き換えるステップとを含む方法。 - 【請求項14】可変ドメイン置換構成を備えるフォール
ト・トレラント・メモリ装置であって、 可変サイズの重なり合わないドメインと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を置き換える冗長手段と、 前記ドメインのうちの1つのドメイン内の前記障害のう
ちの少なくとも1つの障害を前記ドメインに結合された
冗長集団によって置き換えるメモリ装置。 - 【請求項15】フォールト・トレラント・メモリ装置を
製作する方法であって、 メモリ装置を一次メモリ・アレイに細分するステップ
と、 各ドメインの少なくとも一部が他のドメインと共通して
いて重なり合ったドメイン領域を形成し、前記ドメイン
の少なくとも1つのドメインが前記一次アレイのうちの
少なくとも2つの一次アレイの一部と重なり合う、前記
一次メモリ・アレイ内に含まれるドメインを画定するス
テップと、 各前記ドメイン内に含まれる障害を置き換える冗長手段
を各前記ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の前記障害のう
ちの少なくとも1つの障害を前記ドメインに結合された
冗長手段によって置き換え、少なくとも1つの他の障害
が前記重なり合うドメイン領域内に位置する場合、前記
1つのドメインの前記少なくとも1つの他の障害を前記
ドメインのうちの他のドメインに結合された冗長手段に
よって置き換えるステップとを含む方法。 - 【請求項16】フォールト・トレラント・メモリ装置を
製作する方法であって、 複数のドメインを画定するステップと、 一次メモリ・アレイのうちの少なくとも2つのメモリ・
アレイの一部の全面に延びる前記ドメインのうちの第1
のドメインと、前記一次アレイのうちの1つの一次アレ
イ内に完全に含まれる前記ドメインのうちの少なくとも
第2のドメインとを有し、前記第1および第2のドメイ
ンの少なくとも一部が互いに共通していて重なり合うド
メイン領域を形成する複数の一次メモリ・アレイにメモ
リ装置を細分するステップと、 各前記ドメイン内に含まれる障害を置き換える冗長手段
を各前記ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の前記障害のう
ちの少なくとも1つの障害を前記ドメインに結合された
冗長手段によって置き換え、少なくとも1つの他の障害
が前記重なり合うドメイン領域内に位置する場合、前記
1つのドメインの前記少なくとも1つの他の障害を前記
ドメインのうちの他のドメインに結合された冗長手段に
よって置き換えるステップとを含む方法。 - 【請求項17】フォールト・トレラント・メモリ装置を
製作する方法であって、 メモリ装置を一次メモリ・アレイに細分するステップ
と、 ドメインのうちの他のドメイン内に完全に含まれて重な
り合うドメイン領域を形成する前記ドメインのうちの少
なくとも1つのドメインを有する可変サイズ・ドメイン
を画定するステップと、 各前記ドメイン内に含まれる障害を置き換える冗長手段
を各前記ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の障害のうちの
少なくとも1つの障害を前記ドメインに結合された前記
冗長手段によって置き換え、前記重なり合うドメインの
少なくとも他の1つの障害を前記ドメインのうちの他の
ドメインに結合された前記冗長手段によって置き換える
ステップとを含む方法。 - 【請求項18】フォールト・トレラント・メモリ装置を
製作する方法であって、 メモリ装置を一次メモリ・アレイに細分するステップ
と、 他のドメインと共通していて重なり合うドメイン領域を
形成する各前記ドメインの少なくとも一部を有し、前記
ドメインのうちの少なくとも1つのドメインが前記一次
アレイのうちの少なくとも2つの一次アレイの一部と重
なり合うドメインを画定するステップと、 各前記ドメイン内に含まれる障害を修復する修復手段を
各ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の前記障害のう
ちの少なくとも1つの障害を前記ドメインに結合された
修復手段によって修復し、少なくとも1つの他の障害が
前記重なり合うドメイン領域内に位置する場合、前記1
つのドメインの前記少なくとも1つの他の障害を前記ド
メインのうちの他のドメインに結合された修復手段によ
って修復するステップとを含む方法。 - 【請求項19】フォールト・トレラント・メモリ装置を
製作する方法であって、 メモリ装置を一次メモリ・アレイに細分するステップ
と、 少なくとも2つのドメインが各前記アレイ内に含まれる
複数のドメインを画定するステップと、 各前記ドメイン内に含まれる障害を修復する修復手段を
各ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の障害のうちの
少なくとも1つの障害を前記ドメインに結合された前記
修復手段によって修復するステップとを含む方法。 - 【請求項20】フォールト・トレラント・メモリ装置を
製作する方法であって、 複数のドメインを画定するステップと、 一次メモリ・アレイのうちの少なくとも1つの一次メモ
リ・アレイ全面に延びる前記ドメインのうちの1つのド
メインと、他のドメインと共通していて重なり合うドメ
イン領域を形成する各前記ドメインの少なくとも一部と
を有する一次メモリ・アレイにメモリ装置を細分するス
テップと、 各前記ドメイン内に含まれる障害を修復する修復手段を
各前記ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の前記障害のう
ちの少なくとも1つの障害を前記ドメインに結合された
修復手段によって修復し、少なくとも1つの他の障害が
前記重なり合うドメイン領域内に位置する場合、前記1
つのドメインの前記少なくとも1つの他の障害を前記ド
メインのうちの他のドメインに結合された修復手段によ
って修復するステップとを含む方法。 - 【請求項21】フォールト・トレラント・メモリ装置を
製作する方法であって、 メモリ装置を一次メモリ・アレイに細分するステップ
と、 ドメインのうちの第1のドメインが前記ドメインのうち
の第2のドメインの一部と重なり合う複数のドメインを
画定するステップと、 前記ドメイン内に含まれる障害を修復する修復手段を各
前記ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の障害のうちの
少なくとも1つの障害を前記ドメインに結合された修復
手段によって修復し、少なくとも1つの他の障害が前記
第1のドメインと前記第2のドメインに共通する一部内
に位置する場合、前記第1のドメインの前記少なくとも
1つの他の障害を前記ドメインのうちの前記第2のドメ
インに結合された修復手段によって修復するステップと
を含む方法。 - 【請求項22】フォールト・トレラント・メモリ装置を
製作する方法であって、 可変サイズ・ドメインのうちの他のドメインに共通して
いて重なり合うドメイン領域を形成する前記可変ドメイ
ンのうちの1つの可変ドメインの少なくとも一部を有す
る可変サイズ・ドメインを画定するステップと、 各前記ドメイン内に含まれる障害を修復する修復手段を
各前記ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の前記障害のう
ちの少なくとも1つの障害を前記ドメインに結合された
修復手段によって修復し、少なくとも1つの他の障害が
前記重なり合うドメイン領域内に位置する場合、前記1
つのドメインの前記少なくとも1つの他の障害を前記ド
メインのうちの他のドメインに結合された修復手段によ
って修復するステップとを含む方法。 - 【請求項23】フォールト・トレラント・メモリ装置を
製作する方法であって、 可変サイズの重なり合わないドメインを画定するステッ
プと、 各前記ドメイン内に含まれる障害を修復する修復手段を
各前記ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の前記障害のう
ちの少なくとも1つの障害を前記ドメインに結合された
前記修復手段によって修復するステップとを含む方法。 - 【請求項24】フォールト・トレラント・メモリ装置を
製作する方法であって、 メモリ装置を一次メモリ・アレイに細分するステップ
と、 他のドメインと共通していて重なり合うドメイン領域を
形成する各ドメインの少なくとも一部を有し、前記ドメ
インのうちの少なくとも1つが前記一次アレイのうちの
少なくとも2つの一次アレイの一部と重なり合う、前記
一次メモリ・アレイのうちの1つの一次メモリ・アレイ
内に含まれるドメインを画定するステップと、 各前記ドメイン内に含まれる障害を修復する修復手段を
各前記ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の前記障害のう
ちの少なくとも1つの障害を前記ドメインに結合された
修復手段によって修復し、少なくとも1つの他の障害が
前記重なり合うドメイン領域内に位置する場合、前記1
つのドメインの前記少なくとも1つの他の障害を前記ド
メインのうちの他のドメインに結合された修復手段によ
って修復するステップとを含む方法。 - 【請求項25】フォールト・トレラント・メモリ装置を
製作する方法であって、 複数のドメインを画定するステップと、 一次メモリ・アレイのうちの少なくとも2つのメモリ・
アレイの一部の全面に延びる前記ドメインのうちの第1
のドメインと、前記一次アレイのうちの1つの一次アレ
イ内に完全に含まれる前記ドメインのうちの少なくとも
第2のドメインとを有し、前記第1および第2のドメイ
ンの少なくとも一部が互いに共通していて重なり合うド
メイン領域を形成している一次メモリ・アレイにメモリ
装置を細分するステップと、 各前記ドメイン内に含まれる障害を修復する修復手段を
各前記ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の前記障害のう
ちの少なくとも1つの障害を前記ドメインに結合された
修復手段によって修復し、少なくとも1つの他の障害が
前記重なり合うドメイン領域内に位置する場合、前記1
つのドメインの前記少なくとも1つの他の障害を前記ド
メインのうちの他のドメインに結合された修復手段によ
って修復するステップとを含む方法。 - 【請求項26】フォールト・トレラント・メモリ装置を
製作する方法であって、 メモリ装置を一次メモリ・アレイに細分するステップ
と、 ドメインのうちの他のドメイン内に完全に含まれて重な
り合うドメイン領域を形成する前記ドメインのうちの少
なくとも1つのドメインを有する可変サイズ・ドメイン
を画定するステップと、 各前記ドメイン内に含まれる障害を修復する修復手段を
各前記ドメインに結合するステップと、 前記ドメインのうちの1つのドメイン内の障害のうちの
少なくとも1つの障害を前記ドメインに結合された修復
手段によって修復し、前記重なり合うドメインの少なく
とも1つの他の障害を前記ドメインのうちの他のドメイ
ンに結合された修復手段によって修復するステップとを
含む方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/895249 | 1997-07-16 | ||
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JPH1196799A true JPH1196799A (ja) | 1999-04-09 |
JP3850988B2 JP3850988B2 (ja) | 2006-11-29 |
Family
ID=25404214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19140198A Expired - Fee Related JP3850988B2 (ja) | 1997-07-16 | 1998-07-07 | 可変ドメイン冗長置換構成を使用してメモリ装置をフォールト・トレラントにする方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5881003A (ja) |
EP (1) | EP0892350B1 (ja) |
JP (1) | JP3850988B2 (ja) |
KR (1) | KR100305936B1 (ja) |
DE (1) | DE69811155T2 (ja) |
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DE69811155D1 (de) | 2003-03-13 |
KR19990013942A (ko) | 1999-02-25 |
EP0892350A3 (en) | 2000-02-02 |
TW410288B (en) | 2000-11-01 |
US5881003A (en) | 1999-03-09 |
EP0892350B1 (en) | 2003-02-05 |
KR100305936B1 (ko) | 2001-11-05 |
JP3850988B2 (ja) | 2006-11-29 |
EP0892350A2 (en) | 1999-01-20 |
DE69811155T2 (de) | 2003-10-23 |
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Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040720 |
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A02 | Decision of refusal |
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A521 | Written amendment |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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RD14 | Notification of resignation of power of sub attorney |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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