TW410288B - Method of making a memory device fault tolerant using a variable domain redunancy replacement configuration - Google Patents
Method of making a memory device fault tolerant using a variable domain redunancy replacement configuration Download PDFInfo
- Publication number
- TW410288B TW410288B TW087103771A TW87103771A TW410288B TW 410288 B TW410288 B TW 410288B TW 087103771 A TW087103771 A TW 087103771A TW 87103771 A TW87103771 A TW 87103771A TW 410288 B TW410288 B TW 410288B
- Authority
- TW
- Taiwan
- Prior art keywords
- domain
- fault
- domains
- redundant
- repair
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/804—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout to prevent clustered faults
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/81—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a hierarchical redundancy scheme
Description
4X0288 經濟部中央標隼局員工消費合作社印聚 A7 __________ B7 五、發明説明(1 ) 申諳者— 本申凊案係與美國專利申請案S/N 08/895,061有關,(代理 人衣號HQ9-97-006) ’名稱"記憶體裝置用的變動域冗餘替 換配置’此申請案與本案同時申請並且經讓授予同一受 讓人。 ijg之释._ 本發明一般係關於使用冗餘替換配置以使記憶器裝置可 谷錯又方法,更具體言之,係關於使用具有十億位元範園 之動態隨機接達記憶器(DRAM)中變動域冗餘替換配置。 發明之背景 由於互補金屬氧化物半導體(CM〇S)技術之發展,因此 I腦市場迅速對廣大之消費者開放。今日多媒體應用至少 需要8百萬位元(Mb)及甚至1 6百萬位元(Mb)之記憶器,其 增加電腦内記憶器系統之相對成本。在不久將來,3 2百萬 位元(Mb)及64百萬位元(Mb)之電腦將變為很普通,此即意 指未能將需要256百萬位元(Mb)及超過2 5 6百萬位元(Mb) 之DRAM。在此開發時期,十億位元範圍之dram業已在 開發中,此需要引進新技術以保證儘管在設計及製造此種 記憶器方面之複雜性增加,但產品仍有其可靠性。鑒於隨 之將會有巨大之陣列尺寸及微影方面之困難,因之増加晶 片良率較之以前更為重要。製程i程師經常試圖及最終可 消除光罩之缺陷或將此缺陷減至最小。留於晶片中無法避 免之故障一般係藉使用特別電路設計,更具體言之係藉使 用冗餘替換,而予以消除。 -4- 本紙張尺度適用中國國家標準(CNS )六4說格(210Χ297公釐)
--------裝-- (請先閑靖背面之注意事項再填寫本頁J 訂
410236 —-------- 五、發明説明(2 ) 本發明根據镇域觀念之—新穎配i本發明中所稱之域 並非由嚴格及定義週全之邊界所限制。某些域可能很大及 包括多個記憶器陣列;其他則可能很小 陣列之若干部分。但不計其大小如何,每—域中均肴= 几餘€路以替換其中之錯誤。藉由使域與域之間重疊,可 使用重域中^共同區域中之任何冗餘電路修復一指定記憶 器陣列中之故障,惟假定此故障係發現於由此二重疊之域 所維修之陣列中。顯然,如果故障之數目超過維修此陣列 尤域中可有又冗餘數目’此配置即失效及此記憶器無法修 復。然而’根據本發明,如果在第一域中之所有冗餘業已 用盡’在另一與此第一域重疊之域中存在之未經使用之冗 餘即可為修復留於第一域中未經維修之錯誤。 領域可使其配合任何大小及可安排成任何配置。領域可 彼此重疊或並排設置。重疊領域之一項優點為此種結構為 可使用二域中任一域之冗餘單元維修二域中共同區域中之 故障。此優點特別重要因為一域中之可用修復單元於一特 定時間可能完全用盡,此時一第二備用之重疊域因此可用 以協助第一域以完成遺留下之未完成之修復工作。 數個域可包含於一陣列中或者數個陣列亦可包含於一個 域中。根據此種方式,設計者遂可以更有效利用一設定之 域配置及選擇域之大小以獲致最.之可修復性設計。 傳之冗餘配置一般係使用固定域冗餘替換架構(FDRR) ’ 其中冗餘單元係用以替換一固定大小之域中之每一列及之 故障單元。 -5- 本紙張又度適用中國國家標牟(CNS ) A4規格(210X297公釐) —^------9^------訂·------}線 (請先閲讀背面之注意事項再填寫本S·〕 經濟部中央標孪局員工消費合作社印製 410288 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明(3 ) FDRR架構中之各種不同配置業已行之多年,且效果良 好。一般用於低密度DRAM之一典型FDRR配置經示於圖 1 a中。圖中顯示多個用於替換固定大小域中之故障單元 之冗餘單位,此等冗餘單位附加於包括記憶器之每一子陣 列。每一冗餘單位(RU)包括多個冗餘單元(REs),(例如, 圖中所例示之每一 R U有二個R E ),此等單元用以修復對 應子陣列中之現有之故障(以X標示)。此種設計稱作塊内 替換’且當子陣列之數目由於高密度記憶器而增加時,遂 有如後文所述使冗餘區域成本增大,此係因為每_子陣列 包括用於替換之一固定域及不同子陣列中之域係彼此互 斥。此種設計於每一子陣列中需要至少—個R U,或較佳 需要二個R U S。因此,鑒於R U之缺乏適應性’故其效率 甚差’當故障叢集於一特定之子陣列中時,此種特性使晶 片良率大幅減少=上述之設計說明於丁. Kirikata等人之文 覃之中,文章之名稱為,,具有300毫瓦有效電源之ϊ 4毫微 秒’ 4 Mb位元之DRAM",此文章發表於I"2年之IEEE固態 電路學報第2 7卷第1222-1228頁。 另一稱作適應性冗餘替換配置之FDRR冗餘替換配置經 示於圖1 b中’其中一記憶器具有一單獨冗餘陣列作為— 大型固定r U域,俾可以選擇性替換記憶器中任何位置之 故障單元。在此配置中’ r U中之R E可修復記憶器中任何 子陣列中之故障(以X標示)。此種配置相較於前述之塊内 替換之優點為具有某—數目之R U之一區段(亦即冗餘陣歹,j ) 可以有利方式用以維修形成此記憶器之任何數之子陣列。 -6 本纸張尺度適國家標準("CNS )7^:( 2】0><297公釐) — --— --^------------訂------J 線 (諳先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 410288 A7 B7 五、發明説明(4 ) 雖然此種配置需要相當大數量之額外控制電路以便能適.當 維修形成此記憶器之所有子陣列,但其對於先前之設計 言’可造成相當大之地區(亦稱作地產)節省。 有關上述配置之進一步之詳情及各種不同之折衷選擇可 見於T. Kirihata等人之文章"用於256 Mb位元DRAM之容錯 設計",此文章刊行於1995年VLSI電路研討會之技術論文 文摘弟107-〗〇8頁;T.Sugibayashi等人之文章11具有多重分 割之陣列結構之3 0愛微秒,256Mb位元DRAM,,,此文章刊 行於I"3年1 1月之IEEE固態電路學報第2 8卷1092-1098 頁,H.L. Kalter等人之文章"具有i 〇亳微秒資料率及晶片 ECC”,此文章刊行於】99〇年i 〇月之IEEE固態電路學報第 25 卷 I I 18-1 128 頁。 簡T之’ 一固定域冗餘替換(FDIlR)配置由多個固定大 小t域組成,每一域可以單獨使用以代替包含於該域中之 敁障。擴張此觀念至晶片,遂可發現有數個域,每一域有 固疋大小及彼此互斥以修復晶片中所有故障。 FDRR架構可用於一塊内替換配置中’其中小面積之域 可藉由最少電路來修復故障。然而,此種配置無能力修復 叢集 < 故障a根據第二種F DRR配置,亦即適應性冗餘替 換架構,代表此種架構之大面積域提供對於叢集故障之良 好工修復性。但是额外之電路則會顯著增加,此為—重大 缺點。 週應性冗餘替換在修復有限數目故障方面極為有效,特 本纸張尺錢财 ——^------φ.裝------訂-------}線 (請先閲讀背面之注意事項再填寫本頁) 410238 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(5 ) 幻係S此等故障影響位元線’(單獨之位元或多個位元); 字線(單獨之字或多個字),及類似情形時為然,所有此等 故障均屬於硬故障,,之類。但是適應性冗餘替換遭受另 明顯缺點’即需要一相當大數目之r U (及相對應之電路) 2克服被。稱作"留置"之故障,在此種情況下,儲存成於 _ DRAM單元之電容器中之一位元隨時間衰退而成一弱單 凡,因此產生一故障。此缺點特別使人煩惱,因為留置故 障之數目遠超過硬故障故障之數目。 1再回頭參看記憶器中之硬故障,此種類型之缺點為有 叢本足趨向。因此,塊内替換方法由於其不良之適應性而 丄骨失效。硬故障之數目—般不會太多,故在大面積域 中可以較少< R U而得良好之修復。適應性冗餘替換為修 復硬故障之良好方法,硬故障可藉一單獨大面積域而得維 修。舉例而言,如果一域包含4叢集缺陷,遂可需要4 RUs 了以t彳又以替換此域中之缺陷。於每一小域中使用塊内替 換万法設計4 RUs可能需要太多之成本。即使此成本可以 接叉亦然,但是例如有叢集缺陷存在時,則缺陷之替換即
可能失效。總之,使用適應性冗餘方法增加域之面積對於 修復硬故障極為重要D 在另一方面,留置故障係以隨機方式發生於整個記憶器 中,此種故障之數目一般均很大」但是由於在整個晶片中 係隨機發生,此為—明顯之優點。對於隨機發生之故障而 言,塊内之替換產生之缺點較少,因為故障係以統計式分 佈於很多小面積之子陣列中。塊内替換較之適應性冗餘替 -8- 本纸乐尺度適用中國國家標準(CNS)A4規格(210x297公楚) (請先閑讀背面之注意事項再填寫本頁) ------------良------iT-----、'線----”--^---------- ^10286 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(6
換需要較少之冗餘電路以修復故障。顯然,如果於每一子 陣列中設計一 RU用以檢測隨機發生之留置故障,、且假定 於涊子陣列中至少有—故障存在,則此配置即非常適合檢 測留置故障。在另—方面’ @置故障很難用適應性冗餘替 換方法修復,此係由於此種故障數目很大,經常使記憶器 衣置t之修復電路不勝負荷。使用適應性冗餘替換修復太 多心故障並無益處,因為適應性方法以現有之 復此等故障需要甚至更多之成本。 C 鑒於上述,理想之冗餘配置之一主要目的為在不引進由 ~複雜之冗餘面積成本所造成之繁重負荷情沉下,修復硬 故障及留置故障。在一般之情況下,此冗餘面積成本分成 几餘單元成本及一冗餘控制電路成本,二者均應使之減 至最小以達成良好之修復性及維持記憶器之最佳性能。 包括有上述若干種類之冗餘替換配置之相關之冗餘替換 配置係說明以下之參考文獻中: 年2月i 3日頒予pheian之美國專利第5,491,664號, 此專利說明根據一分割之陣列架構設計對於一適應性冗餘 記憶器塊單元之實施。此配置備有記憶器及冗餘記憶器 塊’此二者耦合至一讀取匯流排以使在一記憶器子陣列中 之冗餘記憶器由一第二子陣列共用。 1995年1 2月1 2日頒予Fujiwae之美國專利第5,475,648 號’此專利說明備有一冗餘配置之一記憶器,俾當一適當 之位址信號與一有缺陷之記憶器單元之位址相一致時,由 冗餘配置所提供之一備份之記憶器單元即被啟動以替換失 9- 本紙張尺度通用中國國家標芈(CNS ) A4規格(210Χ297公釐) (請先閲讀背面之注意事項再填寫本頁) .裝· 410288 經濟部中央標準局員工消費合作社印製 A7 B7 五'發明説明(7 ) 效之記憶器單元。 1995年10月24日頒予Seung-Cheol Oh之美國專利第 5,461,587號,係連同二其他備份列解碼器而使用一列冗餘 電路’根據此專利由於明智方式使用溶絲盒,因此由一列 冗餘控制電路產生之信號使其能以備份之列替換失效之 列。 1995年10月17曰頒予Rieger等人之美國專利第5>459,690號 說明一備有一冗餘配置之記憶器,此配置在備有用於維修 有缺陷之記憶器單元之正常之字線時,可以冗餘之單元替 換故障之記憶器單元。 1S>95年7月4曰頒予Hiltebeitel等人之美國專利第 5,430,679號說明用於程式規劃解碼器以供冗餘目的之一溶 絲下載系統。此溶絲組可以動態方式指定予冗餘解碼器, 如此可有記憶器中故障列/行之多維指定。 I"4年3月I 5曰頒予Stephens, Jr.等人之美國專利第 5,295,10]號說明一一階層几餘指定用以適當之冗餘單元替 換故障子陣列。 雖然於上文中係以DRAM說明先前技術及予以討論,但 應用本行技術人士當可充分瞭解上述之配置及(或)架構可 同樣應用於例如為 SRAM,ROM ’ EPROM,Flash,ram , CAM等之其他型式之記憶器。 發明之目的 因此,本發明之一目的為提供一種製造具任何大小之可 容錯之記憶器的方法。 -10- 本纸伕尺度適用中國國家標準(CNS ) Α4規格(210Χ297公;t ) (請先W請背面之注意事項再填窝本頁) ------μ—j-i------------ιιτ-----}線,-- 410288 A7 B7 經濟部中央樣準局員工消費合作社印製 五、發明説明( 本發明之另一目的為使用一種可變域冗餘替換配置 (VDRR),以其使用至少二可變域以選擇方式替換失效單 元,其中此等域中若干部分係彼此重疊。 本發明之另一目的為使用冗餘單元以至少二可變域修復 故障’其中此等域中若干部分係彼此重疊。 本發明之另一目的為改善晶片之良率,其方式為藉動態 方式修復包含任何硬故障及留置故障之组合之不同尺寸記 憶器及選擇最有效之修復域以消除記憶器裝置中之故障。 本發明之另一目的為同時消除記憶器中之硬故障及留置 故障,且不會因修復—故障而犧牲另一故障。
本發明之另一目的為使用變動域冗餘替換(VDrR)配置 以取代傳統互斥固定域冗餘替換(FDRR)配置D 本發明之一更特別目的為使用VDRR配置以將R U及相關 電路需求減至最少。 本發明之另一目的為確使在無需耗費額外電源及減少記 憶器速度之情況下,完成對於記憶器中之硬故障及留置故 障修復。 發明之概诚 本發明之一主要特點為使用有如本文所說明之變動域冗 餘替換(VDRR)之新穎及改良之冗餘配置之方法。以其自 至少二變動域中使用一更經濟有敦之替換域’且在此等域 中有若干部分係彼此重疊。本案之發明人相信VDRR可消 除使用互斥固定域以為修復用途之更為傳之固定域冗餘替 換(FDRR)配置之缺點。 -11 - 本紙張尺度適用中國國家標準(CNS ) A4規格(2ί〇Χ297公釐) :--^5------裝-- (請先閲讀背面之注意事項再填寫本頁) 、-* '線 410286 經濟部_夬標荜局負工消費合作社印製 A7 B7 五、發明説明(9 ) 、根據本發明〈一具體實例,一種製造容錯記憶體裝置之 2法I括以下步驟·分割記憶體成多個主記憶體陣列丨界 疋具有與另一域共用若干部分之域以形成—重疊之域,及 ί其t至少有—域與至少二主要陣列中若干部分重疊;將 冗餘單元分配予每一域以替換每一域中所包含之故障;指 引諸域中一域内之至少—故障使其被耦合至一域之冗餘單 元所办& ’其中—域中至少一另一故障被輪合至諸域中另 一域之冗餘單元所替換’但是需要此至少—另一故障係位 於重疊域之區域中。 ”根據本發明之另—具體實例中,—種製造容錯記憶體裝 置 < 方去包括以下步驟:界定多個域;將此記憶體裝置組 '.哉成主记憶體陣列’此等陣列具有至少一域延伸經過主記 憶體陣列t至少-陣列,其中每一域中至少若干部分係與 另域共用以形成一重疊域之區域;耦合冗餘單元至每一 域以替換每一域中所包含之故障;控制諸域中—域内至少 故障使其被耦合至此域之冗餘單元所替換;以耦合至諸 域中另一域之冗餘單元替換該一域之—另一故障,惟需此 至少一另一故障係位於此重疊域之區域内。 根據本發明之第三具體實例,一種製造容錯記憶體裝置 (万法包括以下步騾:分割記憶體裝置成主記憶體陣列; 界疋諸域’其具有諸域中每一域與另—域共用之至少若干 部以形成一重疊域之區域,並且諸域中至少一域與至少二 主陣列义若干部分重疊;將修復單元輕合至每一域以修復 包含於每—域中之故障;以耦合至該域之修復單元修復諸 -12 - 本紙張尺度適用中國國家樣準(CIS's ) Α4規格(mxM7公楚) :--p-----_钟衣—— (#先閱讀背面之注意事項再填寫本頁) ,-ιτ- * 經濟部中央標準局員Η消費合作社印製 A7 ___—— —___ B7__ 五、發明説明(1Q ) 域中之一域内之至少一故障;以耦合至諸域中另一域之修 復單元修復該一域中至少—另一故障,惟需要此至少一另 一故障係位於重疊域之區域中^ 根據本發明之第四具體實例,一種製造容錯記憶體裝置 之方法包括以下步驟:界定多個域;分割記憶體裝置成主 記憶體陣列’此等陣列中之一域延伸通過至少—主記憶器 陣列,每一域中與另一域共用之至少若干部分係形成一重 疊域之區域;將修復單元耦合至每一域以修復每一域中所 包含之故味,控制諸域中—域内之至少一故障’使其以輕 合至該域之修復單元予以修復;以耦合至諸域中另—域之 修復單兀修復該一域中至少一另一故障’惟需要此至少一 另一故障係位於重疊域之區域中。 圖式之簡要說明 本發明之上述目的,特點及優點及獲致彼等之方式,將 可變為更明白易解,而本發明之本身將參考對本發明之具 體實例之詳細說明連同附圖而進一步說明c 圖1(a)顯示備有先前技術之内替換設計之一記憶 盔尤不意圖,另外亦顯示在此記憶體中如何以R E替換每 對應區&中之故障列,來更正記憶體中不同區段之故障 列0 圖1(b)顯示備有先前技術之應性冗餘替換設計之 一記憶器之示意圓,其中叢集於記憶體一端之R E陣列經 用以選擇性替換位於此記憶器中之任何處之故障列。
圖2a-2b顯示於一域中分別相對於故障及域之總之至少X -13- >纸張尺巧用中_家標準(CNS ) 一^( — ------φ-裝-----_丨訂-------}線 {請先閲讀背面之注意事項再填寫本頁) _ 410288 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明(11 ) 故障之累計故障機率Σ P。 圖2c-2e例7F根據本發明之—較佳具體實例中分別由域 A,B,C維修之一記憶器陣列之示意圖。 圖3為根據本發明之較佳具體實例中於圖2c_2e中所示彼 此重登之3個域a,β及c 〇 圖4(a)為一示意圖,顯示VDRR配置如何應用於一 256Mb 位元DRAM。 圖4(b)顯示於一 FDRR*每一百萬位元域中有4 RUs塊内 替換又模擬修復性,繼之為於一 FDRR中每—4Mb域中有 16 RUs之塊内替換;於一 FDRR中每—64Mb位元域中有64 RUs之適應性替換;及於一具有變動域之VC)RR中,(A)每 一 Mb 域 I RU,(B)每一4Mb 域 4 RU,及(C)每一16Mb 域 32 RUs。 圖5(a)顯示根據本發明適用於vdrr配置之一控制電路。 圖5(b)為適用於示於5(昀之VDRR配置之一時序圖。 圖6(a)為根據本發明之一冗餘單元控制電路之—示意方 媿圖。 圆6(b)為適用於圓6(a)之方塊圖之時序圖。 圖7(a)例示一傳統位址熔絲鎖存配置FLat及一主熔絲鎖 存配置’此等配置由圖5(a)&6(a)控制用以替換記憶器中 之故障單元。 圖7(b)為適用於圖7(a)配置之時序圖。 較佳具體實例之詳細說明 變動域冗餘替換(VDRR)為減少冗餘成本額外冗餘之一種 -14 - 本紙浪尺度適用中國囤家標準(CMS ) Α4規格(210X297公釐) 乂------φ-裝------丨訂.------}線 (讀先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 410236 at 87 五、發明説明(12 ) 統計手段’且同時保持良好之可修復性。當η故障以隨機 方式分佈於整個m域時,求出一特定域中X故障之機率ρ 係由下式Bernoulli's分佈決定: P=nCx . (l/m)x ·(卜丄)- (1) Π1 圖2a-2b顯示於一特定域中對於η及X而言累計之故障機率 ΣΡ,式中m值分別為m=16及m=4。 圖2c_2e分別就圖2c中之域A(m=l6),圖2d中之域 B(m=4) ’圖2e中域C(m=:l)所例示之物理配置。當有6 4故障 隨機分於1 6域中,於域A(m= 16)中零故障之機率很小可以 忽略不計(2%) »每一(A)域具有可能至少一故障。於一較 爻域中小於8故障之機率,例如,(Bxm=4)同樣亦十分小 (1 % 。根據本案發明人之推測藉將變動域(A)及(B)組合可 有效將6 4故障中之3 2故障予以修復,此二域分別具有1及 4冗餘單元(RE)。其餘之6 4故障中之3 2故障則使用域 (C)(n^丨)中之全部適應性冗餘替換而予以修復。因此,吾 人可於較大之域中產生若干域,而此等較大之域可為更大 之域之域之一邵分,用以提供每一較小域中所缺少之冗餘 單位及(或)單元。VDRR方法除去有修復隨機分佈之故障 尤優點 < 外,尚可以有利方式修復留置故障以及硬故障, 另外較之固定域冗餘替換(FDRR)而言,可使用較少之冗 餘成本達成此等結果。有如前在發明之背景中所討論者, 留置故障一般隨機分佈於子陣列中並且可以一小域(a)予 以修復。在另一方面,硬故障傾向於叢集於一特定子陣列 中,;.、而硬故障為數不多及可由例如域(匸)之一較大之 -15- 本錄尺度賴巾 .“· 裝------訂-----.丨:線 (請先閲讀背面之注意事項再填寫本頁) 410288 A7 B7 經濟部中央標準局員工消費合作杜印製 五、發明説明(13 ) 域予以最佳處理。變動域(A),(B) ’及(c)為重疊域;此種 重疊可視故障之型式及大小而選擇最佳可能之修復域。 圖2c-2e例示之三變動域(a),(B) ’及(〇係以彼此分開方 式示出,以便可以較佳方式於Bernoulli’s公式所界定之一 特定域中找出一故障之累計故障機率。但是於實施時所有 三域如圖3所示係彼此重疊。當故障為二域共有時,重叠 之情況可使用一域中之冗餘電路以其修復另一域中之一故 障。 現參看圖4〇),圖中顯示具有一VDRR配置之一 256百萬 位元DRAM架構。此256百萬位元DRAM晶片1 0包括1 6個 1 6Mb主陣列15。每一單位1 5包括一陣列塊1 9,一 256Kb冗 餘塊22,及一冗餘控制電路RUCNT 24,此將於後文中說 明。16Mb主陣列19具有8,9 12條(每一 1Mb塊有16X5 12條) 字線(WL)及包括1 6個1 Mb塊(子陣列),每一塊有一百萬單 元。圖4(a)之左方顯示有跨過16Mb主陣列1 9之3域A, B,C。由參數字1 8代表之最小域(A)係由一 1 Mb子陣列組 成。由參考數字21代表之在大小上較前者為大之域(B)係 由一4Mb子陣列組成,其於圖中係將(A)完全包括於其邊 界中。最後由參考數字2 3代表之域(C)係跨過整個16Mb主 陣列1 9及涵蓋域(A) 1 8及(B)2 1二者。 圖4(a)之右上方示出形成部分記憶器陣列之二記憶器單 元,其中每一記憶器單元包括一 N通道金屬氧化物半導體 (NMOS)裝置20及一電容器25。耦合至每一字線WL為 2,048裝置20之閘極。於】Mb塊(即512 WLsX 2,048記憶單元) -16- 本紙張尺度適用中國囤家標隼(CNS ) A4规格(210X 297公釐) ;--T.J-------ίφ裝------1^1-------1 旅 {請先閲讀背面之注意事項再填寫本頁}
41028S 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(14 ) 中存在有5 12 WLs,但當一特別1 Mb( 16中之一個)塊被啟動 時,僅有一W L被選出。(注意:於8,192 WLs中僅有一 W L 在16Mb陣列中為有效。儲存於電容器2 5中之電容性電荷 被傳送至相對應之位元線B L。一感測放大器2 8將位元線 B L上之電荷放大。此經放大之位元資訊(即資料)係由對 應之行位址(未示於圖中)選出,然後傳送至一資料輸出電 路(未示於圖中)。 可就每一〗6Mb主陣列1 9使用包括128冗餘字線(RWLs)之 一 256K冗餘塊,以取代於一 1 Mb塊中設計RWL。冗餘塊2 2 包括64 HUs。為例示起見,每一R U包括二RWL。與具有 1 6固定之1 Mb域之塊内替換或具有一單獨固定之16Mb域 之適應性冗餘替換不同之處,為此64 RUs係被指定於三變 動域(A) IMb 18,(B)4Mb 21,(C)16Mb 23。16 RUs(RU0-15) 中每一 RU係與一 1Mb域(A)(m=16)相關,另外之16 IUJs(RU16-3 1)係用於 4Mb 域(B)(m=4)中,剩餘之 32 RUs(RU32-63)係與整個16Mb替換域(C)(m=l)相關。此三域 (A),(B),(C)經設計為彼此重疊。此項重疊可視故障型式 而能選擇最有用及效率之域,因而增加存在於硬故障及留 置故障之單位故障之可修復性。 圖4(b)顯示對於在三舉例中隨機分佈之故障n之數目, 亦即對於一 1Mb域 4 RUs(4/lM),每一 4M域 16 RUs(16/4M), 一 16Mb域64 RUs(64/16M),及對於((A)l/lm+(B)4/4M + (C)32/16M)之 組合之VDRR而言16Mb主陣列1 9之模擬良率。需注意每一 1 6Mb陣列之單元之總數,對於所有情況言為相同。使用 -17- 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨〇'〆297公釐) I------II (請先閲讀背面之注意事項再填寫本頁)
II yJ:線 A7 410288 五、發明説明(15 ) VDRR之可修復性之程度實質上等於使用適應性冗餘替換 设计(一個16Mb域中有64 RUs)可獲致之程度。 下列表I中顯不相對於塊内替換4/丨Μ及可有95。/。良率之故 障足可修復數與熔絲數目之比較,此項比較為測量额外冗 餘之一重要參數。4/1Μ ’ 16/4Μ及64/16Μ之冗餘组合係假 設對於1Μ,4Μ,16Μ分別可獨立控制之4,丨6,64冗餘單 位之存在。
表I 冗餘 4/1Μ 16/4Μ 64/16Μ VDRR 額外熔絲數 0 128 256 160 可修復之故障數 16 40 64 62 表1例示記憶器陣列之可修復性如何因域之大小而增 加;但需要更多溶絲。 根據V D RR配置,指定予小域中之若干R υ可予以有效使 用,因為故障存在每一域中之機率很高。用於此等r u之 較小之域可使所需燦絲數目減少。結果,vdrr可使修復 性之程度實$上等於使用適應性域冗餘替換設計(6心】6M) 所搜致者’而與此同時可少使用9 6橡絲。 如果若干故障可能為叢集情況,VDRR之優點即可進一 步增強。此係因為根據本發明,域(c)可有效修復叢集故 障,而隨機分佈之故障可使用域 <八)及(8)以更為有效方式 修復。 現再回頭看圖4〇)之舉例,藉啟用冗餘單位控制rucnt 電路24,所有在主16Mb陣列1 9中之8,192 WLs均使之失 -18- 本纸杀尺度適财關家縣(CNS) A4規格(21Qx297公着) (請先閲讀背面之注意事項再填寫本頁) -裝· -5 經濟部中央標準局負工消费合作社印製 A7 ^10288 B7 五、發明説明(16 ) 效。256Kb冗餘塊22中之128 RWLs(冗餘WL)中之一 RWU吏 之啟動。如前文所述包括NMOS裝置2 0,電容器2 5,感測 放大器2 8之冗餘组合操作,亦應用於包括裝置3 0,電容 器3 5 ;感測放大器3 8之組合。此控制電路之詳細操作情 形將隨後予以說明。 16Mb塊中之字線及冗餘塊22中之RWL係由各別之冗餘 單位控制電路2 4控制,此控制情形將參考圖5(a)而作更詳 細之解說。為能獲致較佳性能,此等電路可以最有利方式 完全置於冗餘塊2 2之下方(亦即置單位I 5之底部端)。 圖5(EI)顯示一變動域冗餘控制電路之一示意方塊圖。此 包含單位丨5中之控制電路包括字線解碼器(WLDEC);冗餘 字線解碼器(RWLDEC);冗餘單位控制電路(RUCNT),此電 路以FOJCNTO-15代表,對於域(A)言,每一 RUCNT具有8位 址熔絲及一主熔絲,以RUCNT 16-3 1代表,對於域(B)言,每 一 RUCNT具有I 0位址熔絲及一主熔絲,如以 代表,對於域(C)言,每一 RUCNT具有1 2位址熔絲及一主 熔絲;字線驅動器(WLDRV);冗餘字線驅動器 (RWLDHV);及字線失效產生器(WLDISGEN),以上全部如 圖示而以適當方式相互連接。為能例示本發明之VDRR配 置之操作,假定一WL(為16Mb主陣列1 9中之8,192 WLs中 之一)或一 RWL(為冗餘塊22中之:-)於16 Mb主陣列1 9中為 有效(見圖4 a)。實施本行技術者將會察知,於此16Mb單 位15中可有二個或多個WL變為有效,僅需對示於圖5a中 之電路略作修正即可。 -19- 本紙張尺度適用中國國家標準(CNS ) A4规格(210X 297公釐) ---l·------裝------訂------- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標率局員工消f合作社印製 41028S A7 B7 五、發明説明(17 ) (1)備用模式’(2)正常作用模式’(3)變動冗餘作用模式 之詳細操作將於後文中說明。 圖5 b顯示用於線/節點上最有關之信號之時序圖,此等 信號之名稱以對應方式相同於圖5 a中所使用者,亦即: 位址ADD ’節點N,節點N R,控制線WLON,WL失效信號 bWDIS,RWLEs,WL,及 RWL。
(1) 當於備用模式時(亦即當晶片未被啟動時),不管 WLDEC輸出信號N,RWLDEC輸出信號NR,及RWCNT輸 出乜號RWLEs之狀態(亦即「無關」情況)為何,控制線信 號WLON均維持於使所有WLs及RWLs失效(所有均為「〇」位 準)之低位準(亦即為「0」位準)。當晶片被啟動時(亦即在 有效模式時),W L或RWL為有效(但非二者均有效)。當 W L被啟動時(亦即為1時),晶片進入所謂正常作用模 式。另一種代替方式為當RWL被啟動時(此種啟動使w L 失效)’晶片被稱作在變動冗餘作用模式D (2) 嗓於正常作用模式時’所有冗餘字線啟動信號rwlEs 維持於低位準,因而使字線失效產生器電路wldisgen之 輪1出h ΐ虎(b WLDIS)為兩位準(亦即為「;[」)。用於產生kwle k 7虎之t路2 4之詳細操作情形將於後文中說明。當16Mb 主陣列1 9 (圖4 (a)及5(a))被啟動時,1 3位元位址資訊被傳 送至WLDEC,因而啟動8,丨S>2節點—中之一節點n ;因此當信 號WLON轉換為鬲位準時,遂可將8,192 WLs中之一 w l啟 動。 (3) 當於變動冗餘作用模式時,啟動冗餘字線RWLs之操 -20- ——^------φτ裝-----^-I訂·------}'線 {請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標率(CNS ) ( 210x^7^7 經濟部中央榡準局員工消費合作社印製 410288 A7 B7 五、發明説明(18 ) 作係由一兩路徑解碼控制:(a)經由RUCNT及(b)經由 RWLDEC。如前文所解釋者,包括二RWLs之R U係由分別 RUCNT控制°包含於R U中之每一 R E係由備用路徑(b), > 控制。二解碼路徑係以並聯方式工作,RUCNT及 RWLDEC之結果之最後解碼係於RWLDRV中產生。對於本 發明在變動冗餘作用模式下之操作之詳細情形將於後文中 說明。 變動冗餘作用模式一般係由RUCNT檢測,RUCNT於一信 號抵達控制線WLON之前啟動分別之RWLE。(其檢測相位 即稱作冗餘匹配檢測相位)。此檢測迫使WLDISGEN之輸 出處之信號bWLDIS轉換至「0」,因而禁止16Mb主陣列中 之字線變為有效。在RUCNT冗餘匹配檢測相位期間,用 於在至少一 H U中之一 R E之一代替路徑係於RWLDEC中解 碼。在此同時,各別之RWLDEC以位址資訊而被啟動,因 而將對應之N R轉換至「1」。 如前文所討論者,假定每一域中有一 R U時,二W L s 同日寺可以二RWLs替換。1Mb域(A)包括512 WLs,其中二由 RUCNT0-15支援。每一 RUCNT0-15因此需要8位址熔絲及 —主熔絲以將每一 1 Mb域(A)中5 12 WLs中之二W L s解碼。 1 6 RUCNTO-15中僅有一個於當16 1 Mb域(A)中之對應之域 被選擇時方被啟動。位址9 -1 2決家16Mb單位中之1 6域(A) 中之一對應之域。控制4Mb域(B)之每一 RUCNT 16-3 1需要 1 0位址熔絲及一主熔絲以將每一 4Mb域(B)中2,048 WLs中 之2 WLs解碼。指定予同一 4Mb域(B)之16 RUCNT 16-3 1中4 -21 - 本紙張尺度適用中國國家標準(CNS ) A4说格(210X 297公釐) _ 71 ίϋΐτ 裝[ (請先閱讀背面之注意事項再填寫本頁) 訂 410288 A7 B7 五、發明説明(19 ) 個RUCNT16-31當相對應之域(B)被選擇時而被同時啟動。 位址1 1-12決定I 6Mb單位中4個4Mb域(B)中之對應之域。控 制16Mb域(C)之每一 RUCNT32-63需要1 2位址熔絲及一主 熔絲以將8096 WLs中之2WLs解碼。RUCNT32-63始終無需 使用任何位址而被啟動,因為域(C)支援全部16Mb單位。除 了位址,熔絲數目及位址解碼以外,RUCNT0-63為相同電 路- 位址ADD0用以將相對應之R U中之2 RWLs中之一解碼。 此1 b解碼於RWLDEC中被啟動,不管是否為域(A),(B), 及(C)均如此。此路徑係單獨予以控制,其可屬於冗餘模 式,亦可屬於正常模式。啟動一RWL之最後決定係取決於 RWLDRV中NR及RWLE之解碼結果。上述二路徑包括:路 徑1,其中FUJCNT啟動R U,及路徑2,其中RWLDEC將每 一 R U二R W L s中之一予以解碼,如此可藉適當定址使一 RWL變為有作用(不會招致速度上之損失),此定址業經於 先前當WLON轉換至一高位準時被解碼。 經濟部中央嵘準局員工消費合作衽印製 -m In ml i - I - - - 士—-CI cf f請先聞讀背面之注意事項再填寫本頁} 圖6 a及6 b分別顯示一方塊圖及一單獨R U控制電路 RUCNY之時序圖。此電路配^置有多個驅動一解碼器(Ρρ — AND閘)之熔絲鎖存FLAT。傳統固定域冗餘替換(FDRR)控 制電路與VDRR控制電路RUCNT間之唯一區別為每一域所 需之位址熔絲之數目。此外每一_ RUCNT亦需要一主熔絲 MFLAT。電路ruCNT僅當域被選擇時方被啟動,其係有如 前述,視此域之配置情況而被相對應之位址啟動。 主熔絲熔解以便能啟動一 RUCNT。只要主熔絲保持完 -22- 本紙張尺度適用中國國家標準(CNS ) A4規格(210x297公釐) 經濟部中央標隼局員工消費合作社印製 410286 at B7 五、發明説明(20 ) 整,MFLAT之輸出MF(圖6b)即可維持於「〇」位準。AND 閘之輸出RWLE因此保持在「〇」位準,不管位址為何。當 主炫絲熔解(MF設定為「1」)&RUCnT由相對應之位址Z 元啟動時’ RWLE係由FLAT輸出之组合,即FADD所控 制。當相對應之位址輸入A D D未能匹配經程式規劃之·溶絲 資訊時’ FADD轉換至「〇」。換言之,當相對應之add匹 配經程式規劃之熔絲資訊時,FADD即轉換至「丨」。僅 當所有熔絲經程式規劃之位址匹配ADD輸入時,μ F方溶 解,迫使RWLE轉換至「1」。 現參看圖7 a,圖中示出熔絲鎖存FLAT之示意圖,其中 FLAT經示為一位址熔絲比較器。由6 〇,6 5及6 8所形成之 一 CMOS鎖存器係有如圖7b所示,當晶片由於Fpup及 F P U N而成供電相位期間’由裝置8 〇及8 2設定。如果溶絲 8 3於供電期間未嫁:解,節點n〇,N 1 ’ M2分別設定為 「〇」,「丨」及「0」。另一種方式為如果熔絲83熔解’節 點NO,N丨,N2分別設定為「1」,「〇」,r丨」。節點N〇, N 1 ’ N2之特定狀態鎖存於CMOS鎖存電路60,65,68中。 CMOS傳輸閘7 〇及7 5中之一’視節點n 1及N 2之狀態而開 啟。ADD及ADD(電路69使之反相)分別耦合至CMOS傳輸 間7 0及7 5。只要熔絲保持完整(即位於「〇」位準),FLAT 47之輸出FADD即跟隨ADD。當攀絲溶解時,FADD跟隨 ADD。當ADD及熔絲二者為「〇」或r i」時’ faDD轉換至 「1」,因而產生一位址及溶絲匹配檢測。 電路FLAT(圖7a)中包括電路MFLAT(或主FLAT),此電 -23- 本纸法尺度適用中國國家標準(CNS } A4規格(210X 297公釐) ^--^------φ-裝----·1 丨訂------線 (請先閲讀背面之注意事項再填耗本頁) 410286 勉濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(21 ) 路 與 相 關之時序曲線並列示出。如圓7 b所示。由6〇, 65及 68形 成 之CMOS鎖存器係於品片由於Fp>UP及FPUN而 成 供電 相 位 期 間而被設定。如果於供電期間,熔絲8 3未熔解, 則 Ν0 > N I及N 2 (亦稱作Μ I:)分別轉換為「〇」, 厂1 1 j 7 厂 〇 j ! 0 當MF為「〇」,RUCNT(圖6a)中之AND閘即 使 之失 效 〇 在 另一方面’如果熔絲8 3熔解,則於供電 時 N0, Ν! I - N2(亦稱作M F )分別轉換為「丨」,r 〇」,「】」 9 此時 即 啟 動 HUCNT 中之 AND閘(固 6a)。 本 文 中所說明之本發明可以很多不同之記憶器配 置 模式 設 計 〇 雖然已將本發明以較佳具體實例型式予以說 明 ,但 在 不 背 離本發明之精神及範圍之情況下,熟諳本發 明 之技 藝 人 士 人乃可想出其他之具體實例α本發明因此應 以 後文 中 之 中 請專利範圆予以銜量。 元 件 符 號說明 Ι0 256百萬位元(Mb) DRAM晶片 Ι5 16 Mb主陣列 Ι8 最小區域 19 16 Mb主陣列 20 N通道金屬氧化物半導體⑼M〇s)裝置 21 大小上較前者為大之域 22 256 Kb冗餘塊 23 域(C) 24 冗餘控制電路RUCNT 25 電容器 •24- --T------爭裝------丨訂------’J線 (請先閲讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標率(CNS ) Μ規格(2 ΙΟ X 297公瘦)
-----J
I 410286 五、發明説明(22 ) A7 經濟部中央標準局負工消費合作社印製 28 感測放大器 30 裝置 35 電容器 38 感測放大器 60、65、68 CMOS鎖存器 69 電路 70、75 CMOS傳輸閘 80、82 裝置 83 溶絲 -25- ——------^w.裝— (請先閲讀背面之注意事項再填寫本頁) ,線 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐)
Claims (1)
- ABCD 曹-Γ,ί r:.·* 經濟部中央槁争局員工消費合作社印製 410288 六、申請專利範圍 1. 一種使記憶器容錯之方法’包括下步驟: 將記憶器分割成多個主記憶器陣列; 界定多個域,至少其中一域具有至少一部分係與另一 域共用以形成一重疊域之區域’及其中諸域中至少一域 係與主陣列中至少二陣列之若干部分重疊; 將冗餘單元分配予每—域以替換包含於每一域中之故 障;及 以耦合至諸域中一域之冗餘單元替換此一域中之至少 一故障,及以耦合至諸域中另一域之冗餘單元替換此一 域中至少一另一故障,但需要此至少一另一故障係位於 此重疊域之區域中。 . 2. 根據申請專利範圍第1項之方法,其中記憶器裝置係選 自由一DRAM,SRAM,ROM,EPROM,EEPROM,Flash HAM,及CAM所構成之記憶器分類中。 3. 根據申請專利範圍第1項之方法+ ’其中冗餘單元係由一 冗餘控制電路控制。 4-根據_請專利範圍第3項之方法,其中冗餘控制電路更 包括下述步驟: 提供包括一主;!:容絲之一主溶絲鎖存器,此主溶絲棋合 至一比較器;及 提供若干熔絲鎖存器’每一熔絲鎖存器具有多個熔絲 及比較器’此等溶絲鎖存器由位址線控制,其中溶絲鎖 存器分別耦合至閘控裝置,及此閘控裝置產生一信號以 其啟動一冗餘字線驅動器及—字線失效電路。 -26- (請先閱讀背面之注意事項再填寫本頁) 本紙張纽賴巾 1 〇 X 297i¥T 經濟部中央標準局員工消費合作社印製 410286 A8 B3 C8 D8 六、申請專利範圍 5. 根據申請專利範圍第1項之方法,其中控制裝置另外包 括以下步驟: 將至少一字線耦合至一字線驅動器,此字線驅動器由 一字線失效電路控制; 將至少一字線解碼器耦合至至少一字線驅動器,此耦 合由一位址線提供; 將至少一冗餘字線耦合至一冗餘字線驅動器; 藉提供一位址線將至少一冗餘字線驅動器耦合至至少 一冗餘字線解碼器,此至少一冗餘字線驅動器由諸冗餘 字線解碼器中之一予以控制;及 使用冗餘字線驅動器啟動至少一變動域冗餘控制電 路,另外動字線失效電路以使字線中之一相對應之字線 失效。 6. 根據申請專利範圍第5項之方法,更包括使用冗餘字線 驅動器分別控制多個冗餘字線及另以字線驅動器分別控 制多個字線之步驟。 7. 根據申請專利範園第5項之方法,更包括使用至少一冗 餘控制電路控制字線失效電路之步驟。 8. 根據申請專利範圍第5項之方法,其中至少一冗餘控制 電路為一 AND閘》 9. 一種製造容錯記憶器裝置之方考,包括下述步驟: 將記憶器裝置分割成多個主記憶器陣列,每一陣列有 多個記憶器單元; 界定變動域冗餘單位,每一單位有多個冗餘單元,其 -27- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) {請先W讀背面之注意事項再填寫本頁)經濟部中央標隼局員工消費合作社印製 列中至 其中每 疊域區 包含之 邊故障 UO 早元替 另一·舲 4:i〇38S g D8 六、申請專利範圍 中可變域冗餘單元中至少一單位耦合至每一主記憶器陣 列;及 分配控制裝置用以使每一主記憶器陣列中有缺陷之單 元以冗餘單位取代。 10. —種製造容錯記憶器之方法,包括以下步驟: 將記憶器分割成多個主記憶器陣列; 界定域,其中域中至少二域係包含於每一陣列中; 將冗餘單元搞合至每一域以替換包含於每一域中之故 障;及 以轉合至諸域中一域之冗餘單元替換該一域中諸故障 之至少一故障。 11. 1 霸蒙記憶器裝置之方法’包括以下步驟: 置組織成主記憶器陣列,此等主陣 少有一域延伸通過主記憶器陣列中至少一陣列, 一此等域之至少一部分與另一域共用以形成重 域; 將冗餘單元耦合至每一域用以替換每一域中所 故障;及 以耦合至諸域中一域之冗餘單元替換該一域中 之至少一故障,及以耦合至諸域中另一域之宂餘 換此一.域中至少一另一故障,择是需要此至少〜 障係位於此重疊域之區域中。 12. —種製造容錯記憶器裝置之方法,包括以下步驟 將記憶器裝置分割成主記憶器陣列; 28- 本紙張尺度適用中國國家標準(CNS ) Α4ί^ ( 21〇><297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 8 8 8 8 ABCD ^10288 ^、申請專利範圍 界定域,以諸域中一第一域重疊諸域中之一第二域中 之一部分; (請先閲讀背面之注意事項再填寫本頁) 將冗餘單元耦合至每一域用以替換包含於每一域中之 故障;及 以耦合至諸域中一域之冗餘單元替換此一域中諸故障 中一故障,及以搞合至諸域中第二域之冗餘單元替換第 .一域中至少一另一故障,但是需要此至少一另一故障係 位於第一域與第二域共用之一部分中' 13. —種製造容錯記憶器裝置之方法,包括以下步驟: 界定有變動尺寸之域,此等域中之一域之若干部分係 與此等域中之另一域共用,以形成一重疊域之區域; 將冗餘單元耦合至每一域以替換每一域中所包含之故 障;及 以耦合至諸域中一域之冗餘單先替換該一域中之至少 一故障,及以耦合至諸域中另一域之冗餘單元替換該一 域中至少一另一故障,但是需要此至少一另一故障係位 於重疊域之區域中。 14. 一種備有一變動域替換配置之容錯記檍器裝置,此記憶 器裝置包括: 經濟部中央榇牟局員工消費合作社印製 具有變動尺寸之非重疊域; 耦合至每一域之冗餘單元用以替換包含於每一域中之 故障;及 以耦I合至諸域中一域之冗餘單元替換該一域中至少一 故障。 -29 - 本紙張尺度適用中國國家標準(CNS ) A4現格(210X2?7公釐) ABCD 經濟部中央標-"員工消费合作社印袋 410288 々、申請專利範圍 15. —種製造容錯記憶器裝置之方法,包括以下步驟: 將記憶器裝置分割成主記憶器陣列; 界定包含於主記憶器陣列中一陣列之域,其中每一域 中至少若干部分係與另一域共用以形成一重疊域之區 域,及其中諸域中至少一域與主陣列中至少二陣列之若 干部分重疊; 將冗餘單元韓合至每一域以替換包含於每一域中之故 障;及 以棘合至諸域中一域之冗餘單元替換該一域中至少一 故障,及以耦合至諸域中另一域之冗餘單元替換該一域 中至少一另一故障,但是需要此至少一另一故障係位於 該重疊域之區域中。 16. —種製造容錯記憶器裝置之方法,包括以下步驟: 界定多個域; 將記憶器裝置分割成多個主記憶器陣列,此等主陣列 中至少有一域延伸通過主記憶器陣列中至少二陣列之若 干部分,至少一第二域全部包含於一主陣列中,其中第 —及第二域至少若干部分係彼此共用以形成一重疊域之 區域, 將冗餘單元耦合至每一域以替換包含於每一域中之故 障;及 以耦合至諸域中一域之冗餘單元替換該一域中至少一 故障,及以搞合至諸域中另一域之冗餘單元替換該一域 中至少另一故障,但是需要此另一故障係位於重疊域之 -30 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) (請先閎讀背面之注意事項再填寫本頁)410288 A8 B8 C8 D8 六、申請專利範圍 區域中。 17. —種製造容錯記憶器裝置之方法,包括以下步驟: 將記憶器裝置分割成主記憶器陣列; 界定有變動尺寸之域,此等域中至少有一域係完全包 含於另一域中以形成一重疊域之區域; 將冗餘單元耦合至每一域,用以替換包含於每一域中 之故障;及 以耦合至諸域中之一域之冗餘單元替換在該一域中至 少一故障,及以耦合至諸域中另一域之冗餘單元替換重 疊域中一另一故障。 18. —種製造容錯記憶器裝置之方法,包括以下步驟: 將記憶器裝置分割成主記憶器陣列.; 界定域,以使每一域之至少若干部分與另一域共用.以 形成一重疊域之區域,及該等域中至少一域係重疊主陣 列中至少二陣列之若干部分; 將修復單元耦合至每一域以修復包含於每一域中之故 障;及 以耦合至諸域中一域之修復單元替換該一域中至少一 故障,及以耦合至諸域中另一域之修復單元替換該一域 中至少一另一故障,但是需要此至少一另一故障係位於· 重疊域區域中。 _ _ 19. 一種製造容錯記憶器裝置之方法,包括以下步驟: 將記憶器裝置分割成主記憶器陣列; 界定多個域,其中至少二域係包含於每一陣列中; -31 - l 本纸張尺度通用中國國家標準(CNS ) A4C格(210X297公釐) 11_|_------^裝------訂------〆 (請先聞讀背面之注意事項再填寫本頁) . 經濟部中央標隼局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 將修復單元耦合至每一域中以修復包含於每一域中之 故障;及 以耦合至諸域中一域之修復單元修復該一域中至少一 故障。 20. —種製造容錯記憶器裝置之方法,包括以下步驟: 界定多個域; 將記憶器裝置分割成主記憶器陣列以使諸域中一域延 伸經過主記憶器陣列中至少一陣列,及每一域中至少若 干部分與另一域共用以形成一重疊域區域; 將修復單元耦合至每一域以修復包含於每一域中之故 障;及 以耦合至諸域中一域之修復單元修復該一域中至少一 故障,及以耦合至諸域中另一域之修復單元修復另一域 之至少一另一故障,但是需要此至少一另一故障係位於 重疊域區域中。 21. —種製造容錯記憶器裝置之方法,包括以下步騾: 將記憶器裝置分割成主記憶器陣列; 界定域,其中諸域中一第一域重墨於諸域中一第二域 之一部分; 經濟部中央標準局員工消費合作社印製 {請先閱讀背面之注意事項再填寫本頁) 將修復單元耦合至諸域中每一域以修復包含於每一域 中之故障;及 以耦合至諸域中一域之修復單元修復該一域中之至少 一故障,及以耦合至諸域中第二域之修復單元修復第一 域之至少一另一故障,但是需要此至少一另一故障係位 -32 - 本紙張尺度適用中國國家揉準(CNS ) A4規格(2!0X 297公釐) ABCD U0288 六、申請專利範園 於第一域與第二域共用之一部分中。 (請先閱讀背面之注意事項再填寫本頁) 22. —種製造容錯記憶器裝置之方法,包括以下步驟: 界定有變動尺寸之域,使諸域中一域與諸域中另一域 共用至少若干部分以形成一重疊域之區域; 將修復單元耦合至每一域以修復包含於每一域中之故 障;及 以耦合至諸域中一域之修復單元修復該一域中至少一 故障,及以耦合至諸域中另一域之修復單元修復該一域 中至少一另一故障,但是需要此至少一另一故障係位於 重#域之區域中。 23. —種製造容錯記憶器裝置之方法,包括以下步驟: 界定有變動尺寸之非重疊之域;. 將修復單元耦合至每一域以修復包含於每一域中之故 障;及 以耦合至諸域中一域之修復單元修復該一域中之至少 一故障。. 24. —種製造容錯記憶器裝置之方法,包括以下步驟: 將記憶器裝置分割成主記憶器陣列; 界定包含於主記憶器陣列中一陣列中之域,每一域與 經濟部中央標準局員工消費合作社印製 另一域共用至少若干部分以形成一重疊域之區域,及諸 域中至少一域重疊於主陣列中專少二陣列之若干部分; 將修復單元耦合至每一域以修復包含於每一域中之故 障;及 以耦合至諸域中一域之修復單元修復該一域中至少一 -33 - 本纸張尺度適用中國國家標準(CNS ) A4規格(210X;297公釐) 410288 鉍 C8 D8 六、申請專利範圍 故障,及以耦合至諸域中另一域之修復單元修復該一域 中之至少一另一故障,但是需要此至少一另一故障係位 於重疊域之區域中。 25. —種製造容錯記憶器裝置之方法,包括以下步驟: 界定多個域; 將記憶器裝置分割成主記憶器陣列,此主記憶器陣列 具有諸域中第一域延伸通過主記憶器陣列中至少二陣列 之若干部分,諸域中至少一第二域係冗全包含於主陣列 之一陣列中,及第一及第二域之至少若干部分係彼此共 用以形成一重疊域之區域; 將修復單元耦合至每一域以修復包含於每一域中之故 障;及 以耦合至諸域中一域之修復單元修復該一域中之至少 一故障,及以摘合至諸域中另一域之修復單元修復該一 域中至少一另一故障,但是需要此至少一另一故障係位 於重疊域之區域中。 26. —種製造容錯記憶器裝置之方法,包括以下步驟: 將記憶器裝置分割成主記憶器陣列; 經濟部中央標41局员工消費合作社印製 (請先閱讀背面之注意事項再填寫本瓦) 界定有變動大小之域,諸域中至少一域完全包含於另 一域中,以形成一重疊域之區域; 將修復單元耦合至每一域用0修復包含於每一域中之 故障;及 以耦合至諸域中一域之修復單元修復此一域中至少一 故障,及以耦合至諸域中另一域之修復單元修復重疊域 -34- 本纸&尺度適3中國國家標準:CNS ) A4現格(_ 210X297公釐) 68 ο ί 4» ABCD 申請專利範圍 中至少一另一故障 經滴部中央標华苟員工消費合作社印製 -35- (請先閱讀背面之注意事項再填窩本頁)本紙張尺度適用中國國家標準(CNS ) A4C格(210Χ 2?7公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/895,249 US5881003A (en) | 1997-07-16 | 1997-07-16 | Method of making a memory device fault tolerant using a variable domain redundancy replacement configuration |
Publications (1)
Publication Number | Publication Date |
---|---|
TW410288B true TW410288B (en) | 2000-11-01 |
Family
ID=25404214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW087103771A TW410288B (en) | 1997-07-16 | 1998-03-13 | Method of making a memory device fault tolerant using a variable domain redunancy replacement configuration |
Country Status (6)
Country | Link |
---|---|
US (1) | US5881003A (zh) |
EP (1) | EP0892350B1 (zh) |
JP (1) | JP3850988B2 (zh) |
KR (1) | KR100305936B1 (zh) |
DE (1) | DE69811155T2 (zh) |
TW (1) | TW410288B (zh) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5970000A (en) * | 1998-02-02 | 1999-10-19 | International Business Machines Corporation | Repairable semiconductor integrated circuit memory by selective assignment of groups of redundancy elements to domains |
US6018483A (en) * | 1998-12-10 | 2000-01-25 | Siemens Aktiengesellschaft | Distributed block redundancy for memory devices |
US6101138A (en) * | 1999-07-22 | 2000-08-08 | Eton Technology, Inc. | Area efficient global row redundancy scheme for DRAM |
US6484271B1 (en) | 1999-09-16 | 2002-11-19 | Koninklijke Philips Electronics N.V. | Memory redundancy techniques |
US6243306B1 (en) | 2000-07-19 | 2001-06-05 | International Business Machines Corporation | Defect management engine for generating a unified address to access memory cells in a primary and a redundancy memory array |
US6901498B2 (en) * | 2002-12-09 | 2005-05-31 | Sandisk Corporation | Zone boundary adjustment for defects in non-volatile memories |
TWI262504B (en) * | 2003-04-15 | 2006-09-21 | Ibm | Dynamic semiconductor memory device |
US9017374B2 (en) * | 2004-04-09 | 2015-04-28 | Cardiva Medical, Inc. | Device and method for sealing blood vessels |
US7145816B2 (en) * | 2004-08-16 | 2006-12-05 | Micron Technology, Inc. | Using redundant memory for extra features |
JP5137408B2 (ja) * | 2007-02-05 | 2013-02-06 | パナソニック株式会社 | 電気ヒューズ回路 |
US8879295B1 (en) | 2013-08-05 | 2014-11-04 | International Business Machines Corporation | Electronic circuit for remapping faulty memory arrays of variable size |
US9343185B2 (en) | 2013-09-26 | 2016-05-17 | International Business Machines Corporation | Electronic circuit for fitting a virtual address range to a physical memory containing faulty address |
US10141065B1 (en) * | 2017-08-29 | 2018-11-27 | Cypress Semiconductor Corporation | Row redundancy with distributed sectors |
KR102640830B1 (ko) | 2022-04-22 | 2024-02-23 | 염선해 | 워터젯 가공에 사용된 연마재의 대용량 재생 시스템 및 방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69129882T2 (de) * | 1990-06-19 | 1999-03-04 | Texas Instruments Inc | Assoziatives DRAM-Redundanzschema mit variabler Satzgrösse |
JPH0831279B2 (ja) * | 1990-12-20 | 1996-03-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 冗長システム |
US5295101A (en) * | 1992-01-31 | 1994-03-15 | Texas Instruments Incorporated | Array block level redundancy with steering logic |
JP3040625B2 (ja) * | 1992-02-07 | 2000-05-15 | 松下電器産業株式会社 | 半導体記憶装置 |
EP0636258B1 (de) * | 1992-04-16 | 1996-03-27 | Siemens Aktiengesellschaft | Integrierter halbleiterspeicher mit redundanzeinrichtung |
US5491664A (en) * | 1993-09-27 | 1996-02-13 | Cypress Semiconductor Corporation | Flexibilitiy for column redundancy in a divided array architecture |
KR960008825B1 (en) * | 1993-11-18 | 1996-07-05 | Samsung Electronics Co Ltd | Row redundancy circuit and method of semiconductor memory device with double row decoder |
JP3351595B2 (ja) * | 1993-12-22 | 2002-11-25 | 株式会社日立製作所 | 半導体メモリ装置 |
JP2570203B2 (ja) * | 1994-11-22 | 1997-01-08 | 日本電気株式会社 | 半導体記憶装置 |
US5513144A (en) * | 1995-02-13 | 1996-04-30 | Micron Technology, Inc. | On-chip memory redundancy circuitry for programmable non-volatile memories, and methods for programming same |
-
1997
- 1997-07-16 US US08/895,249 patent/US5881003A/en not_active Expired - Fee Related
-
1998
- 1998-03-13 TW TW087103771A patent/TW410288B/zh not_active IP Right Cessation
- 1998-05-12 EP EP98303690A patent/EP0892350B1/en not_active Expired - Lifetime
- 1998-05-12 DE DE69811155T patent/DE69811155T2/de not_active Expired - Lifetime
- 1998-07-07 JP JP19140198A patent/JP3850988B2/ja not_active Expired - Fee Related
- 1998-07-16 KR KR1019980028858A patent/KR100305936B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE69811155D1 (de) | 2003-03-13 |
KR19990013942A (ko) | 1999-02-25 |
EP0892350A3 (en) | 2000-02-02 |
US5881003A (en) | 1999-03-09 |
EP0892350B1 (en) | 2003-02-05 |
KR100305936B1 (ko) | 2001-11-05 |
JP3850988B2 (ja) | 2006-11-29 |
EP0892350A2 (en) | 1999-01-20 |
DE69811155T2 (de) | 2003-10-23 |
JPH1196799A (ja) | 1999-04-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2948564B2 (ja) | メモリをフォールトトレラントにする可変サイズ冗長置換アーキテクチャ | |
KR100790442B1 (ko) | 글로벌 리던던시를 갖는 메모리소자 및 그 동작 방법 | |
KR950011728B1 (ko) | 온-칩 ecc 및 최적화된 비트 및 워드 여유도를 갖는 dram | |
TW410288B (en) | Method of making a memory device fault tolerant using a variable domain redunancy replacement configuration | |
JP3862330B2 (ja) | 半導体記憶装置 | |
US5831913A (en) | Method of making a memory fault-tolerant using a variable size redundancy replacement configuration | |
JP3683818B2 (ja) | メモリ・デバイス | |
KR100352310B1 (ko) | 용장메모리회로를 갖는 반도체 메모리장치 | |
JPH0877794A (ja) | 半導体記憶装置 | |
US11211142B2 (en) | Memory repair scheme | |
JP3850986B2 (ja) | メモリ装置用可変ドメイン冗長置換構成 | |
KR100336243B1 (ko) | 메모리 디바이스 및 그 복구 방법 | |
JP2000222898A (ja) | 半導体メモリおよび半導体メモリの歩留りを向上させる方法 | |
JP2002124096A (ja) | 半導体記憶装置及びその試験方法 | |
EP1137010B1 (en) | Semiconductor memory devices | |
US6574157B2 (en) | Modular memory structure having adaptable redundancy circuitry | |
Lu et al. | Built-in self-repair for divided word line memory | |
KR100295928B1 (ko) | 내결함성메모리디바이스및그제조방법 | |
US20050276122A1 (en) | Efficient recovery of failed memory cell |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |