TW200841339A - Semiconductor memory device, semiconductor device, memory system and refresh control method - Google Patents

Description

200841339 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種針對半導雜 ^ DRAM(%SFt 之技術，侧於將設於-記憶單元;"刀^車列自我更新方法 於待命模式之耗電流。 ⑦陣列之部分區域更新，以減少 【先前技術】 近年來，傾向於將大容量之n 行動電話中。為了達成將行二^„置，例如 低，希望減少DRAM於自我更之電力消耗降 出一種部分陣列自我更新方^^耗。因此，有人提 method > rPASRj Self_refreSh 4-118938)。依照該PASR，於一:見曰夕本專=期公開號 元陣列中，針對节情廉中 括夕數§己诫庫之記憶單 作。於此情形需ί 或二ΐ選擇峨行自我更新操 新插作可僅針對於此記憶庫執行。 冬五目我更 入一 ii3顯示上述？獄之—設定例。依照該伙狄，例如輸 (如一Η ΐίΐ定指令，以便將設定f訊寫人—奴暫翻之一部分 H t Γ位3位元)。若驗％總共具4個記憶庫A、B、 則作為更新目標而應將其資料保持之記憶庫數目，可依 據，疋貪訊’選擇性地設定為以下3個設定其中之一，包括：「所 卑」二2個圮憶庫」（記憶庫a/b)及「1個記憶庫」（記憶 )。選擇記憶庫係依據如圖13所示之2-位元記憶庫選擇位址 ΒΑ0及BA1執行。 评 圖14為一方塊圖，顯示用於達成控制圖13所示該pasr之 =RAM主要構成。於圖14 ,僅顯示了 DRAM全體構成中之一部 刀包括·自我更新控制器101、一 PASR狀態控制器1〇2， 及5己饫庫啟動控制器103。於開始/結束自我更新操作時，一 200841339 PAiR進入/退出訊號各被輸入於該自我更新控制器101、該PASR 狀態控制器102及該記憶庫啟動控制器103。再者，對應於2種 類型的更新^標記憶庫(2姻記憶庫/丨個記憶庫)以作為^定圖13 之PASR的資訊的控制訊號，被輸入於該pASR狀態控制器搬。 v 當自我更新操作開始，該更新計數器1〇lb開始往上^數並 且同步於一内部時脈依序地輸出一列位址，該内部時脈 一 定間隔從自我更新控制器101之自我更新振盪器1〇la產生。於 狀態控制器1()2，回應於圖13之設”訊，當設定2個記 —暫存器㈣設絲高辦，及當設定1個記憶庫， 則一暫存器R11設定為高位準。2個暫存器、謂及Rl . ί wltiTw A1° ^A11 ^1^ pasr ，Uiij 5fU虎偶合於此等之其他輸入端子，且and M㈣及 A11 ’將記憶庫停止訊號si及S2分別輸出。 入=記Ϊ庫啟動控期，4個解碼訊號其中之-，被依照輸 BA1 “而擇解ΐ器1G4 < 2_位元記憶庫選擇位址BA〇及 $入於該記憶庫選擇解輔1G4之該PAS $ 1 =巧活性訊號產生器1〇5a、105b、105c及_。’i者，該 5己k庫停止訊號S1被輸入於該記憶庫c及D 这 =生器咖及！，該記憶庫停止訊號S2 記^ Λ 記憶庫活性訊號產生器娜、_及K)5d。 生器_至丽號產 如、Ab、Ac iAd啟動。因此，當^性訊號 執行，僅有該記憶庫活性訊號Aa啟動，而:: f己憶庫 2個記憶雜行，财2個記憶作係針對 自我更新週期期間，更新操作被執行，其；，僅有欲盖口 200841339 庫中選定字元線會依照一列俊址被啟動，該列位址係以預定間隔 從更新計數器101b輸出，而針對於非更新目標之記憶庫中之更新 操作則搁置。 圖15顯示一自我更新操作例，其中1個記憶庫(記憶庫A) 言，^為欲更新。於自我更新週期期間，一内部時脈從自我更新振 盪器101a於間隔t0輸出，及與其同步之一内部指令REF從一指 碼器被提供。於此點，該記憶庫A，依照於設定暫存器之言 1 疋貝訊’被指定成一更新目標，因此僅有該記憶庫活性訊號八&， 於圖14之構成被選擇性地啟動。因此，對於記憶庫A中選定字 ^^執行一更新操作，並且對於其他記憶庫B、c及D不執 彳相同操作以間隔t〇重複，直到自我更新週期之終點。 1永^ ^\許自我更新週期期間作為更新目標之記憶庫數目減 夕大1^對，地，於待命模式DRAM之耗電流可以減少。' 上之元料陣列中’在該選定字元線 爾形’當啟_取！個= 才 决取谷置專同於對應於該選定字元绫的1徊百二 所有的記憶庫朗時地啟動且存取，例如於一 ，非更二我 被經常執行，因此希望τ於上拉式中，自我更新操作 巧體。㈣，該PASR g被設定保持於快取 =極大化，且目此於待賴雜新以使快取 發生以下問題:難以藉由習知DRAM，同、、= 咸少。以此方式，會 之快取容量最錢，以及減姆PASR1= 顺得所有記憶庫 200841339 【發明内容】 本發明之目的在於提供一種半導體記情 附隨於多數記憶庫之快取記憶體，同時，夢由，此有效地利用 作時保持資料之區域，以減少於待命模式之餐^彳^"自我更新操 本發明之一態樣為一半導體記憶襄置，2流二 列，其中配置在多數字元線及多數位元線 !·一記憶單元陣 分成.多數記憶庫；乡難取記㈣，附_^的記憶單元， 存經過列位址選擇的字元線資料；一 的記憶庫且各儲 單元陣列之資料保持容量，贿得於自我^= 7設定該記憶 持之保持區域及於自我更新週㈣料未被_=縣U料被保 通地包括於該錄記憶庫中之各啡座./、s之非鱗區域’共 並用於在-啟動的記憶庫中，針舰更新之—列位址’ 定字元線，執行-更新操作;及-記i庫:二列位址的選 字元線包括於非保持區域當該選定 依照本發明之半導體記愫梦署，各、庫不啟動。 該快取記憶體於正常操作心資料I狀m斤^該記憶庫之 期’會檢查以預定間隔輪出之欲更新_^始該自我更新週 各記憶庫之保魏域的更新固±顺址，並且執行針對 之非保持區域之更新操作。於此針對於各記憶庫 限定，然而共通地包括於記憶“伴==之^己憶庫數目不 =:憶庫之_域的:包括 可在不減何得快取容量if週__被_。所以， 流。 下，減少於PASR於待命模式之耗電 於本發明之半導體印壯 大器列，包括多數减庫放口該快取記憶體可為-感應放 _、放大盗，用於通過該多數位元線，將記憶 8 200841339 庫中該選定字元線之該記憶單元資料放大。 料佯半導體記縣置，該設定機構可選擇性地設定資 财巾之—，錢型魏記料元_之儲存 樣本構成選擇所望晴數)。藉此，可藉由簡單的

欲被ΐίίΓιΓ轉體記憶健’該記憶庫控_可依據包括於 於太^位址之〖位兀樣式’來判定保持區域及非保持區域。 在六之半導體記憶裝置，各該記憶庫可分成各具相同儲 之夕數記憶墊，且保持區域及非保持區域可配置於各J 揠兮ϊΐί明之半導體記職置’舰址包姉1位元，用於選 區域。據凡之樣式，來判定保持區域及非保持 含· 一$产蒂—置=早一曰曰片，其中該記憶體積體電路包 i點之ΐΐ:兀:fj;中配置於多數字元線及多數位元線間之 ；ί；ί?ί~;：Τ:ίί^ 紹SF於 ΐ 該多數記憶庫中之各記憶庫；-更新控制 “ 更新週期期間以預定間隔依序輸出欲被更新之列 ΐί元i i 庫，針對對應於欲被更新之雜址之選 定HP勃>少仃占更新刼作，及一記憶庫控制器，用於依據以預 疋巧執狀-自我更新操作中欲被更新 |丰 J線，於保持區域’將所有該多數記憶庫啟動，並；:當ϋί 子70線包括於非保持區域’將所有該多不動= 9 200841339 ，正常操作’並麟控綱始/結絲記料轉新 :作;及一運算機構，用於至少使用儲存於 執行一運算，而達成一預定功能。 己U體之貝枓 於本發明之半導體裝置，該記憶體控制哭 !體1路，—指令，用於針對該設定機該 1，及-指令，用於指示開始/結束自我更新操 貝科保持合 本發明之-態樣為-記憶系統，包含：—主 夕數記憶庫；多數快取塊體，其附隨於 ^且^ 選定擇之各記憶庫之區域的資料;_設忒亚 該主要記憶體之資料保持容量，以便將自病 用於δ又疋 1之保持ϋ域及於自我更新職卿未轉^ π%田收到自我更新请求，針對該主要記情 =輪=二之=在i我更新週期期間:以預定= 制器，用於依據以默=3^丁倉乍，及一記憶庫控 二;保持區域’將所有該多數記憶庫 憶ί不ίί 子凡線包括於非保持區域，將所有該多數記 結束自我更新操作 朋雜補主要記賴以開始/ -快ΐϊίί::ΐϊΪΓ己憶系統更新控制方法，細^ _期間保持資料之Ui貝忍保持谷！ ’以便將自我更新 保持資料之非保持區之育自我更新週期期間未 庫；指示開始自我更^ ς”=於該多數記憶庫中之各記憶 更新31期’在自我更新週期期間以預定間隔依 200841339 序輸出欲被更新之列位址；依據欲被更新的列位址，當該選定字 ，線包括於保持區域，將所有該多數記憶庫啟動，並於當該選定 字兀線包括於非銳轉域，將所有該多數記鱗不啟動;於一啟 ，的記憶^ ’針對對應於欲被更新之舰址之該選定字元線，執 行一更新操作；及指示結束自我更新週期。 於本發明之更新控制方法，當對應於相同列位址之選定字元 ，匕括於該夕數、《丨$庫之保持區域，則該多數記憶庫可同時被 動及更新。 细μ如ΐί述，依照本發明’於半導體記憶裝置之自我更新週期 更新之触址，可贿針對共通設紐多數記憶 部分資2新操作。因此’當該記憶庫之保持區域之 ^ ^存峰記紐，錄記㈣可林祕PASR而 班術1旦1此當使用該具多數記憶庫之半導體記憶裝置，最大化 S3i^ipASR之耗電流’均能達成。再者，本發明之 一職^*除了半導觀餘置以外，在具記紐積體電路及 能S成:’電路之半導體裝置、記憶系、统，及更新控制方法，均 【實施方式】 (實施發明之最佳形態) 將敘圖敘述本發明之—較佳實施賴。於此實施形態， 於:dram ’該dram構成為具有執行分成多 歎2U厍之§己饫早儿陣列之自我更新操作。 此趣方塊圖，顯示本實施形態之DRAM整體概要構成。 4 &己,=—DRAM ’具51篇位元整體的儲存容量，並具_ -列周。於圖1所示〇應，包括：一記憶單元陣列10、 址緩衝區Τ4 電路12 :-歹!位，衝區13、-行位 17 — ώ也 4工制态15、一指令解碼态16、一設定暫存哭 17、一自我更新控制器18、一 PASR狀態控制器19，及一 200841339 啟動控制器20。 該記憶單元陣列1〇分成4個記憶庫Α、β f具相同儲存容量(128M位元)及相同構成, ，且口 §己憶 括配置在多數字元線及多數位 早兀陣列10包 1〇, 自我操作’並於待命模式執行 元線列== 置及

之列位^路1卜對應於儲存在列位址緩衝區D 括XL , 14之仃位址的一位兀線被選擇。對應於兮、- 線及位7〇線的記憶單元資料，心、疋子兀 出或輸入/輸出到外部。精由〇H 15從外部輸入/輸 部指:=入的外_令解碼’並產生-對應的内 之—被送到DRAM的各部分。同時，當一預定 令輸人於該指令解碼器16，用於設^ DRAM := 二的所需貧訊’被寫人該設讀存器17 於艾 if區14。於此實施形態中舰— 占^中之一，依據2-位元記憶庫選擇位址被選擇。 ^我更新控制器18控制DRAM於待命模式之 J持該ASR之設定資訊，並依據來自於自我更Ϊ ^ °。之列位址，控制以選擇性地切換是否將各記憶庫更 12

V

200841339 3 憶庫啟動控制器20依照pasr 'Ab'""Ad 作用為本癸明之兮H 191該5己拖庫啟動控制器20整合地 狀離；制‘ 19 ;?:严控制器。該自我更新控制器18、該PASR 於ίΪί 庫啟動控制器2〇之具體構成及操作，將 圖2顯#具該4個記憶庫構成之該記憶 $ 3。該記憶單4列1G分成該記憶庫及歹;^ ^，之位凡線之一區域。關於圖2上侧之該記憶庫 =,‘、、員不了列位址之上位3位元xu、Χ12及χι =3二’ ί 32位元叫。至華間的關係。於以下敘述， =$庫構成’但其他記憶庫B、C及D假定有相同 如圖2所不，該記憶庫A分成上部及下部區域，夾著沿著位 7G線延伸方向排列的列解碼器(XDEC)2卜故使得對應於χΐ3=〇 之上部區’對應於X13=l之下部區，對稱地排列。再者，該記憶 庫Α分成左區及右區’线沿著字元線延伸方向排狀行解碼^ (YDEC)22，且使得左區及右區對稱排列。再者，該記憶庫a之 各上、下、左及右區，各分成對應於DQ(輸入/輸出端子)之4個 位元的群組，並顯示單元區域UR，各包括各具4位元dq之2 個群組。各個XII、XI2、XD及Y0，在單元區域DQ之各群组 為相因。- 例如，具DQ0至DQ7之一單元區域UR被排列於該記憶庫 A、之上左&’而對應於相同Xu、XI2、XI3及γ〇之4個單元區 域UR，排列於位元線延伸方向。該4個單元區域^包括32_二 元DQ0至DQ31 ’並且於整體的記憶庫a，共排列16個單元區 域UR ’且DQ0至DQ31(32x4)中之4組，被包括於字元線延伸方 向。以此方式，本實施形態之DRA1V[具32-位元輸入/輸出構成， 因此對應於一指定位址之32-位元資料可以於位元線延伸方向通 13 200841339 過該4個單元區域ur同時輸入/輸出。 心ί圖t #記憶庫A之—給定之列位址被紋，則啟動之-ΐΐίϊ線，’ U粗線表示°該選定字元線m對應於X13， f上秋下福域其中之一分成4條線，且回應於γ〇判定之2 被選擇，以便使該選定字元線WL上之各 各己憶早兀可被存取。 圖3顯示在各該記憶庫a至D中，單元區域皿之一展開 ϋ圖示’圖2之1鮮元區域顶再分成32個記憶墊M。 排列於位元線延伸方向，2個記憶墊M排列於字 ϊίϋί 要字元驅動11 SWD _在各記‘隨Μ之字元 ^ ί Ϊ兩端。再者’感應放大器列SR排列於各記憶墊Μ f j延伸方向的兩端。能針對於圖3所示各記憶墊Μ，存取 一5己fe早兀=該記憶單元排列於從列位址之9位元χ〇至χ8 選^之一字兀線以及從行位址之7位元γι至γ7選出之一位 ，交點。再者’關於在字元線延伸方向相鄰之2個記憶墊Μ: DQ0、DQ2、DQ4及DQ6被分配給上部記憶藝Μ，叫卜、 DQ5及DQ7被分配給下部記憶墊μ。 次要字兀驅動器、SWD為-電路，其用於啟動排 墊Μ(次要字元線)之字元線。圖3顯示之“ft 、-·σ疋之列位址被指定’在縱向相鄰於2個記憶墊M内之選定 線。WL ’被對應之次要字元驅動器SWD所啟動。同時，感應放 大益列SR包括許多感應放大器，以用於通過於記憶數 位讀將㈣放大，且由2個記錄Μ在兩端翻。於圖3之配 置，包括34個錢放大糾SR，且附隨於包括啟動的選 線WL之2個記憶墊Μ的4個感應放大器列311，以陰影表示。 於本實施形態之DRAM，上述感應放大器列队作為一快 記憶體。卩卩給定之記憶庫情據—躲址於該敎字元 =被啟動^從該記憶單元讀取之資料之後保持於感應放大器列 s。於此狀恶，以指定行健.存取DRAM會料縣於感應放 14 200841339 且資料可依照行位址被出' R各作用為快取記憶體， 於該整體的單一印橹志 m 行存取之8-位元行位址了過口憶體之資料可以依據於 定字元線之-個頁面的資料^箄讀出’故對應於該選 施形態之DRAM，f位元。同時，於本實 情形。: 該4個記憶庫之 料容量為进位元。快之快取記憶體之資 之操作將於後敘述。 讀谷嫌取容量)及該p皿 將敘sr(r则顺該記錄m之關。此後 將敘逑右侧感應放大器列1 叉 ^ SR(L) 條位元線構成一位元線對:4J忒互=+ 4曰之f憶墊M ’2 ▲ 3 $於感^放大SRm SR(R)。例如，—位元線對· H在感應放大器列呵11)連接於感應放大器SA。 元.^SA ’將由於累積記憶單元转所產生之各位 兀線對BP的則、電位放大。感應放大器SA之輸出 選擇電晶體ST連接於1對本地I/Q線。—麵控觀ys被施用 於^對選擇電晶體ST之閘’針對於各位元線對各不相…於圖4 =例，顯示於感應放大器列SR(R)中，對應於一位元線對之 BL1B及BL1T之-選擇控制線YS1，及對應於位元線對bl3b及 BL3T之-選擇控制線YS3。當此選擇控制線Ys回應於一行位址 被啟動，該對選擇電晶體ST開啟，且感應放大器SA可連接於 本地I/O線。 、 、其次，將敘述用以儲存本實施形.態之該PASR之設定資訊作 為本發明之δ又疋機構的设疋暫存器17。圖5顯示設定暫存、哭17 之一具體設定例。於圖5所示設定暫存器17，下位3位元被^定 15 200841339 給該PASR之設定資訊，於 位元之位元赋設定。觸縣量可回應於該3 更新之保持11域之資料保17 ’於自我更新操作欲被 定，包括「所有區域」、^121^’可選擇性地從以下5種類型設 6彻位元及32M位元。如2M=、2fM位元、12猶位元、 容量與列位址之位tX5 5種類型資料保持 敘述。 主X8板式的關係，但具體操作將於後 操作主圖示與態之DRAM的自我更新 之開始/結束，各從指令解^出訊號，於自我更新操作 哭18、今PAST? & ^馬态16(圖U，被送至該自我更新控制 ί應。_ ^ 及該記憶庫啟__。再者， 制哭19，i從指令解碼器16被送到該伙张狀態控 1二Ϊ為從設定暫存器17讀取之該騰之設定資訊。 數哭Ή Ί控制益18包括：一自我更新振盪器30及一更新計 之二箱J我更新振1器30產生符合DRAM之資料保持特性 我』；之内部時脈。更新計數器31為-計數器，與自 出铲〇之内部時脈同步’且對應於一計數值，依序輸 ΐ列位址。如 6所示’㈣於更新計數器31之列 控制ΐΐ的4個位元Χ5、Χ6、Χ7及X8 ’被輸入於MSR狀態

該1狀悲控制器19包括4個暫存器R〇至R3，8個AND 二六1至A7，及3個〇R閘〇〇至〇2。於上述4個類型之資料保 、$軍中’對應於包括在設定暫存器17之設定資訊的1個類型 =貢料保持容量，暫存器R0至R3其中之一設定為高位準。該4 =Αϊ^>閑A〇至八3具一輸入端子，該4個暫存器則至犯之輸 偶合於此輪入端子，並具其他輸入端子，上述PASR進入/退出 16 200841339 夕眘祖仅姓六旦1口輸入鳊子回應於設定暫存器17 ϊ、R〇至113其中之一變化為高位準， 號我更新操作時，藉由該黯進入/退出訊 AND同Α/Ϊ.狀励W AG及料Χ8讀倾輸入於 1 Γ址之2個位元幻及Χ8被輸入於⑽閘00， 之3個/ ⑽閘〇〇之輸出被輸入於AND閘Α5。列位址 門01之屮、^ Χ8被輸入於0R閘01，且AND閘Α2及0R i m t輸入於崖閘A6。列位址之4位元奶至划被 日f間A3 *0R閑02之輸出被輸入於屢

；! D夕^ 閉A4至A7 ’針對於該記憶庫A、B、C 及D之順序’依序輸出記憶庫停止訊號&、％、&及別。 ，产啟動控制器2〇，包括一記憶庫選擇解碼器32及該 C庫^憶庫活性訊號產生器33(33a、33b、33e及33d)。 2:兀，己k'庫選擇位址BA0及BA1及該pASR進入/退出訊號， 逆二二該== 唬疋否啟動，該4個解碼訊號為啟動的。 ， 記憶二對應=自於該 t庫活性職產生器33，緣給予各記憶庫 3活性訊號Aa、Ab、Ac及Ad被輸出。例如， 3有ί入ί停止訊號Sa i Sd處於一不啟動狀態(低位準） 於雌狀g(高辦），該針對該記憶庫A之記 Ϊ i f a將針對該記憶庫A之該記憶庫活性訊號

Aa啟動。另-方面，當任_該記憶庫停止訊號&至％處於一啟 17 200841339 針對該記,it庫/ ^碼減胁—顿触態(低位準），則 庫B、C及D，料二以己，庫活性訊!虎Aa不啟動。針對其他記憶 的控制。 ；該s己憶庫活性訊號Ab、Ac及Ad執行相同 操作。敘述依據該PASR所設定資料保持容量之 制器I9輪出之設定為”所有區域”，從該PASR狀態控 於不啟動狀f所曰有门該4個記憶庫停止訊號以、Sb、Sc及Sd處 20輪出之所^^此，自我更新操作’從該記憶庫啟動控制器 動。另一方^ 庫活性訊號Aa、Ab、Ac及Ad輸出啟 元、_[位元心2°^針對部分區域（256M位元、128M位 咖是二 r、 晴纖狀自蚊=== 下至 圖7顯示於自我更新週期期間 應於一預定資料保持容量之保持區域。 士 ’更新二十數裔31所輪出之列位址的下位9位元假愛二曰。 4二緊(fjf自我更新操作開始’列位址之位元X5至X8 二 4個吕己憶庫同時被該記憶庫活性訊號^ $ =被選擇為欲更新，對於該行更新 : =Μ往上計數直到列位址之位元χ5至χ 庫停止訊號Sa至Sd於某時序啟動。闵屮該5己思 為於-不啟動狀態，且對應於各非保持區域成 間帶，及該相記憶庫之雜#之—時 圖8顯示將圖7中針對於該PASR之不m 我更新操條-時關上比較。顯示糊5之^^里=自 中設定的5種麵資料簡錢，魏序包括「财區 18 200841339 位兀、128M位元、64M位元， 啟動的時間帶(以陰影線方形該4個記憶庫同時 間帶(以空心方开彡声千彳々)及該4個記憶庫為不啟動的時 中列位址於各單；ί更新操作之時間範圍内顯示，其 位9位元Χ0至Tm代表將列位址之下 新所需要的時間。者51m^ 中所有字元線依序更 Χ0至Χ8選^; τ條3線於記憶塾Μ被列位址之9位元 昔冼守間m滿足以下關係：Tm=512xt0。 _ ，如圖8A所示，當資料保持容量設定成「所有 元，該4徐二二圖士8B所不’當貢料保持容量設定為256M位 作，:於其餘二夺間期J 並執行更新操 地，如圖8所示，隨資料伴持容量&庫為不啟動。同樣 位元、32Μ朽一斗/七呆符谷里之扠疋減少如128Μ位元、64Μ 下順序減少：被啟動及更新之期間，以如 狀態之期_對地延1及Tm/16，賴4個記憶庫於不啟動 構成圖I=該PASR之不同資料保持容量，強調該記憶墊m之 ，成如圖8之5種類型資料保持容量之各類型，顧示一保 其中在自我更新週期期間，資料保持於記 i。圖9 區域空心方形表示），其中資料未被保 甘θ 貝β例中，係假定字元線於記憶墊Μ以縱向延伸，且 右增加。於記憶墊Μ中的512條字元線當中，包 字元線數目’針對於各類型保持區域顯示。若資 寺谷篁以相同方式設定，保持區域及非保持區域之構成，對 於4個記憶庫的所有該記憶墊Μ為共通的。 」欠〜如圖9所示’ ^資料保持容量設定成「所有區域」，包括512 味子元線之整體的記憶墊Μ被使用於作為保持區域。同時，當保 持區域設定為256Μ位元，於位元χ8從〇變化為j之位置二於 保持區域及非保持區域中字元線數目均為256條。同樣地，、 19 200841339 資料保持容量限定於例如128M位元、641V[位元及321V[位元，保 持區域依照位元X5至X8之樣式而變小，於保持區域之字元秦良 數’ ^ 128、64及32之順序減小。由於保持區域及非保持區域 間之差異，可㈣位址判定’欲保持之資料需儲存於保持區域， 而將容許於自我更新週期期間破壞之資料，儲存於非保持區域。 再者，於儲存保持區域之資料當中保持於快取記憶體之丨個頁面 的資料，能於跨自我更新週期之時間週期内有效地利用。、 其次，使關1GA及励敘述制本實細彡態之該pAS 情形。® 10A顯示關於具此實施形態中所述規格之dram 應於該P^R之龍保持容量’ _命模紅耗電敍於行存取 之快取容I的表。再者’圖應顯示關於針 MSR.之DRAM，其中儲存容量及該記憶庫 = DRAM，相對於圖l〇A之比較例。 4灵崎心之 如圖10A所示，於待命模式DRAM之耗電凉，料 容量成比例變化，且只要轉換為此容量之記憶庫數“同气則^

但是本貫施形態之資料簡容量可料受限 己H 少，以便*對應的耗電流可以減少。 而， 庫於此實施形態被更新，因此於行存取之快取容量，g 知MSR中，保存資料之記憶庫量=於習 ㈣之該pasr具以下優點:不會減少快‘容2 =t f'㈣保持容量而降低耗電流之= 用。iimpAsR ’不限於應用在繼以，而具有久種庫 及D之-記憶體電斤ϋί 包括分成4個記憶庫A、Β、c 及一自我更新控制哭43。以此衝區41、一指令解碼器42， 本實施_之DRAM解 20 200841339 儲存容量，該記憶庫構成與上述實施形態相同者。 各記憶庫之記憶體電路40,具備一 128M-位元主要記憶體及 一 8k-位元快取記憶體，且對於該記憶體電路4〇之存取，依據一 14-位兀列位址(χ〇至X13)及一 8_位元行位址(γ〇至γ乃控制。再 者，各記轉之該記憶體銳4G之主輕缝分成—保持區域 RH及一非保持區域腹，其與12祖位元之資料保持容量具相同 設定。因此，保持區域紐之儲存容量為32M位元，乃各記憶 之1/4 ’且非保持區域聰之儲存容量為％M位元，乃各記 之3/4。於®1 11，為求簡化，顯示分成保持區域RH及非保持區 域RN之例，然而亦可包括許多分隔區域。 、 衝區41依據一輸入時脈CLK及一輸入反向時脈 ，產生用於控制操作時序之一内部時脈。指令解碼器42匈 定具有從外部輸入之控制訊號、CASB、及C^之费 式的一指令，並依據該記憶庫選擇訊號ΒΑ〇及BA1， 二 1控制訊3。士並且，指令解碼器42，於開始/結束自我；新操作 k ’以預定時序供給進人/退出訊號給自我更新控㈣43。自 f斤ΐϊί二3夂Γ'我更新週期期間’針對各記憶庫控制更新操 =亚且.α自的記憶庫’供給對應於欲更狀字元線的列位 於自我更新週期綱，财各記憶庫之主要記憶體的保 ，RH被更新’然非保持區域⑽不更新。此點 开^能: ^RAM _，且於自我糊祕德奴心齡 式’總共4個頁面之資料(32k位元)儲存於該 叔 =情形’各快取記紐可在超過自我更新週躺關週期内梧 大化利躲取容量及減少於自餘_作之電簡’取 其次’於圖12將敘述將本發明之該PA 統整合晶片）作為半導體裝置之例。於圖12所示 21 200841339 本實施形態之DRAM的電路，包括用於控制DRAM之電路之全 體系統被整合在一晶片上。如圖12所示，整體的分成為一 記憶體積體電路CM及一邏輯積體電路CL。該記憶體積體^路 CM之構成同圖11，故相關敘述省略。 、 ， 邏輯積體電路CL包括：一時脈產生器.51、一記憶體控制界 52及一邏輯運算電路53。時脈產生器51依時序為基礎各^生^ ’ 脈CLK及反向時脈CLKB，並將其等供給予該記憶體積體電路 CM之時脈緩衝區41。該記憶體控制器52對應於上述指令，產 生控制訊號RASB、CASB、WEB、CKE、一列位址(X0至&13)、 _ 一行位址(Y0至丫…及一記憶庫選擇訊號^汹及从卜並且將 此等供給予該記憶體積體電路CM之指令解碼器42。邏輯運算 電路53在該a己丨思體控制器52之控制下，使用通過dq從該4 個記憶庫之各快取記憶體輸入之32-位元資料，執行一預定Λ 算。 、 於圖12之SOC，自我更新週期期間之操作以及其效果， 與圖11相同。於此情形，因為維持了降低於PASR之耗電流的 政果，且同時可達成最大化利用快取容量，因此改善於邏 算電路53之運算效率。 _ 以上本發明已依據本實施形態具體地敘述。然而，本發明

不限於上述實施形態，且可於不偏離本發明範疇下進行各種的 修飾二例如，本發明可應用於一記憶軍元陣列1〇，分成任意數 的纪憶庫，而不僅是4個記憶庫。同樣地，本發明可應用於具 各^構成之記憶庫，包括例如分成記憶墊Μ。再者，該pASR 乂 狀，控制态19及該記憶庫啟動控制器20之構成及操作不限於 本實施形態，可採用各種構成。 、 - 本發明不限於上述實施形態，且在不偏離本發明範疇之 下’可作各種變化及修飾。 本申睛案係基於提申於2006年12月26之日本專利申請 案2006-350684，其全體内容納入於此作為參照。 22 200841339 【圖式簡單說明】 本發明之以上及其他目標與特徵，參照圖式以及說明將更 顯明。其中，實施例僅為例示之用; 圖1為一方塊圖，顯示於一實施形態中DRAM之概要整體 構成。 二圖2顯不具4個記憶庫構成之該記憶單元陣列與列及址 的關係。 圖3顯示各記憶庫A至D中，單元區域UR之展開構成。 圖4顯示作為快取記憶體之感應放大器列SR構成例。 圖5繹示設定暫存器之一具體設定例。 圖6為一方塊圖，顯示本實施形態之DRAM中，關於自我 更新操作之主要構成。 〜一圖7顯示於自我更新週期期間之一更新操作，其中對應於一預 疋貧料保持容量之保持區域針對各記憶庫設定。 圖8顯示針對於PASR之不同資料保持容量，將圖7之自我更 新刼作於時間軸上比較。 圖9顯示該PASR之不同資料保持容量比較，強調於記憶墊 Μ之構成。 圖1〇士及10Β顯示採用本實施形態之該PASr時之效果。 圖11說明應用本發明之該PASR概念於一般記憶系統。 圖12說明將本發明之該pASR概念作為半導體應用於 S〇C(糸統整合晶片）。 圖13顯示習知pAsR之設定例。 圖14為一方塊圖，顯示用於達成控制習知pASR之DRAM主 要構成。 圖15顯示於習知PASR之自我更新操作例，其中丨個記憶庫 怳庫A)設定為被更新。 【主要元件符號說明】 23 200841339 A、B、C及D記憶庫 AO、A7、A10、All AND 閘

Aa、Ab、Ac、Ad記憶庫活性訊號 BAO、BA1記憶庫選擇訊號 BL1B、BLIT 位元線對 BL3B、BL3T 位元線對 BP 位元線對 CASB 控制訊號 CKE 控制訊號

CLK 時脈 CLKB 反向時脈 CM 記憶體積體電路 Μ 記憶墊 00至020R閘 R0至R3暫存器 R10 暫存器 R11 暫存器 RASB 控制訊號 REF 内部指令 RH 保持區域. RN 非保持區域 SI、S2記憶庫停止訊號 SA 感應放大器

Sa、Sb、Sc、Sd 記憶庫停止訊號 SR、SR(L)、SR(R)感應放大器列 ST .選擇電晶體 SWD 次要字元驅動器 to 間隔 UR 單元區域 24 200841339

WEB 控制訊號 YS 選擇控制線 YS1 選擇控制線 YS3 選擇控制線 10 記憶單元陣列 11 列周邊電路 12 行周邊電路 13 列位址缓衝區 14 行位址缓衝區 15 1/0/控制器 16 指令解碼器 17 設定暫存器 18 自我更新控制器 19 PASR狀態控制器 20 記憶庫啟動控制器 21 列解碼器(XDEC) 22 行解碼器(YDEC) 30 自我更新振盪器 31 更新計數器 32 記憶庫選擇解碼器 33 > 33a、33b、33c 及 33d 40 記憶體電路 41 時脈緩衝區 42 指令解碼器 43 自我更新控制器 51 時脈產生器 52 記憶體控制器 53 邏輯運算電路 101 自我更新控制器 記憶庫活性訊號產生器 25 200841339

101b 更新計數器’ 102 PASR狀態控制器 103 記憶庫啟動控制器 104 記憶庫選擇解碼器 105a、105b、105c及105d 記憶庫活性訊號產生器 26

Claims (1)

1. 200841339 十 ι·- k申請專利範圍： 種半導體記憶裝置，包含·· 點之記憶單元，分^/數ζ,Α置於乡數字⑽及錄位元線交 由-庫’且各快取記憶體儲存 .一设疋機構，用於設定該記憶單元陣列之次θ :憶庫； L純括於該多數記憶庫中之各記 更新ί列=之—選定字元線，執行更新操^及對應於欲 欲被器二執行之自我更新操作中 所有該多數記憶庫不疋子_包括於非保持區域時，將 專利㈣第1項之半導體記憶裝置，1中，夂兮比 取記憶體為-感應放大器列，包括多數感應放大器?：多 放大器用时由該錄位元_ 中 記憶單元之資料放大。 、疋予兀線上之該 3·如申請專利範圍第！項之半導體記憶裝置， 〜 機構可從各具該記憶單元_之儲存容量的1/2如人^3 Μ之整數；)之Μ類型之資料保持容量中，選擇性地設定、』; 4·如申請專利範圍第丨項之半導體記憶裝置，: 庫控制器依據包括於欲被更新之列位址的[位元樣 := 持區域及非保持區域。 Λ判疋保 5·如申请專利範圍第1項之半導體記憶裝置，其 憶庫分誠各具相_存容量之錄滅墊，调區域及 27 200841339 區域配置於各記憶墊中。 申請專·圍第5項之半導體滅裝置，料，兮m 址包括用於選擇該記憶墊的第久:該列位 之字元線㈣2位元，且該_^^^=_中 到定保持區域及非保持區域。息依據弟2位兀之樣式， 路^記«積體電路及-邏輯積體電 該5己憶體積體電路包含： -記憶單元陣列’其中配置於多數字 交點的記憶單元，分成多數記憶庫；Λ及讀位4線間之 £數，取記憶體’附隨於各記憶庫且 擇之字7L線的資料； 門位址選定 一設定機構，用於設定該記憶單元陳 便使於自我更__間倾資料 ’以 持資料之非保持區域，共通地包括於該多=以= =器並1=我動更的=期= 該列位址之一選定字元線，執行更新操作；"及、、^於欲更新之 -記憶庫控制H，依據以該預定間隔執行 彳 欲被更新的該列位址，於該選定字元線包 作中 有該多數記憶庫啟動；且於該選定字元線句乂^北品域％，將所 所該多數記憶庫不啟動； ，將 且該邏輯積體電路包含： 、，-記憶體控制ϋ，胁控綱記憶體積 亚用於控制該記憶單元陣列中之自我更新摔 ^作， :運算機構，用以至少使_存於該快取;^ 及 一運算，而達成一預定功能。 听心U體之貝枓執行 8.如申請專利範圍第7項之半導體妓，其中該記憶體控制 28 200841339 ίϊϊϊΐΐ，體電路’送出用於針對該設定機構設定該資料 ②持谷里的指令’並送出用於指示開始/結束自我更新_ = 9·一種記憶系統，包含： 一主要記憶體，分成多數記憶庫； -位隨於各記憶庫，且各快取記憶體儲存由 、疋释之各圮憶庫之一區域的資料； 使於_容量，以便 口貝枓之非保持區域，共通地包括於該多數記憶庫中之 一指令解碼器，用以在收到一自选 記憶體控制-自我更新操作；1我更新Μ求針對該主要 之該位址”定區ΐ且隐庫及，針 數記憶庫啟動，·且口;=;於保持區域時，將所有該多 多數記憶庫不4 域包括於雜域時，將所有該 10.如申請專纖圍第9項之記憶系統，更 一體控制器，用於指示該主 作，憶—正常操 記憶庫之記料施;取T體且分成多數 期期間保持資料之料區域 ^使於自我更新週 29 200841339 列位址 ^我更新·_，以預定間隔鱗地輪纽被更新的— 依據該欲被更新之列位址，於該選定字 時，將所有該錄記憶庫雌；秘該選區域 區域時，將所有該多數記憶庫秘動；子7包括於非保持 選 於啟動的記憶庫中，針對於對應於欲被更 定字元線，執行一更新操作；及 ， 止的該 指示結束自我更新週瘤。 12·如申請專利範圍第n項之更新控制 2¾時定=更包r多數記憶庫々 十一、圖式： 30