KR20140028598A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20140028598A
KR20140028598A KR1020120095164A KR20120095164A KR20140028598A KR 20140028598 A KR20140028598 A KR 20140028598A KR 1020120095164 A KR1020120095164 A KR 1020120095164A KR 20120095164 A KR20120095164 A KR 20120095164A KR 20140028598 A KR20140028598 A KR 20140028598A
Authority
KR
South Korea
Prior art keywords
signal
bank
active
decoded
decoding
Prior art date
Application number
KR1020120095164A
Other languages
English (en)
Inventor
이현규
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120095164A priority Critical patent/KR20140028598A/ko
Publication of KR20140028598A publication Critical patent/KR20140028598A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

본 기술에 따른 반도체 메모리 장치는 테스트모드 신호, 액티브 신호 및 프리차지 신호에 응답하여, 뱅크 그룹을 선택하는 뱅크 그룹 신호 및 상기 뱅크 그룹의 뱅크를 선택하는 뱅크 어드레스 신호를 디코딩하여 로우 액티브 동작이 수행되는 뱅크를 선택하는 디코딩 신호를 생성하는 디코딩 신호 생성부; 및 상기 디코딩 신호를 입력받고, 상기 프리차지 신호가 인에이블되면 디스에이블된 로우 액티브 신호를 생성하고 상기 프리차지 신호가 디스에이블되면 인에이블된 상기 로우 액티브 신호를 생성하는 액티브 신호 생성부를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적회로에 관한 것으로, 구체적으로 반도체 메모리 장치의 로우 액티브 신호 생성회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 수신된 데이터를 메모리 셀에 저장하고, 메모리 셀에 저장된 데이터를 외부로 출력하는 기능을 수행한다. 반도체 메모리 장치를 구성하는 메모리 셀들 각각에 데이터를 기록하거나 메모리 셀들로부터 데이터를 독출하기 위해서 메모리 셀들에 연결된 워드라인들을 활성화시킨다. 워드라인들은 액티브 커맨드에 응답하여 인에이블 되고, 프리차지 커맨드에 응답하여 디스에이블된다.
일반적인 반도체 메모리 장치에서 로우 경로(row path)는 로우 어드레스가 입력되어 다수의 워드라인 중에서 로우 어드레스에 해당하는 워드라인을 선택하고, 선택된 워드라인에 접속된 메모리 셀에 저장된 데이터가 비트 라인에 전하 분배(charge sharing)에 의해 전달되고, 비트 라인 감지 증폭기가 비트 라인에 실린 미소 데이터 신호를 감지하여 풀 스윙(full swing) 폭을 갖는 레벨로 증폭하는 일련의 과정을 포함한다.
도 1은 일반적인 로우 액티브 신호 생성회로의 개략적인 블록도이다. 로우 액티브 신호 생성회로는 디코딩 신호 생성부(10) 및 액티브 신호 생성부(20)를 포함한다.
디코딩 신호 생성부(10)는 뱅크 어드레스 신호(BK 1:2), 뱅크 그룹 신호(BG 1:2), 제 1 데이터 출력라인 선택신호(X4), 제 2 데이터 출력라인 선택신호(X8) 및 제어신호(TPARA)에 응답하여 뱅크 선택 신호(BAI<0:15>)를 생성한다.
액티브 신호 생성부(20)는 뱅크 선택 신호(BAI<0:15>), 오토 리프레쉬 신호(Auto Refresh, AREF), 셀프 리프레쉬 신호(Self Refresh, SREF), 부분 어레이 셀프 리프레쉬(Partial Array Self Refresh, 이하 PASR), 리셋신호(RST), 프리차지 신호(PCG) 및 액티브 신호(ACT)에 응답하여 로우 액티브 신호(RACT)를 생성한다.
한편, 일반적인 로우 액티브 신호 생성회로는 디코딩 신호 생성부(10)에서 뱅크 선택 신호(BAI<0:15>)를 생성하는 동안, 액티브 신호 생성부(20)에 입력되는 액티브 신호(ACT)를 소정 시간 지연한다. 따라서, 액티브 신호(ACT)를 소정 시간 지연할 때, PVT 변동(Process, Voltage, Temperature Variation, 이하 "PVT 변동")에 의해 액티브 신호(ACT)의 지연량이 달라질 경우 정확한 타이밍에 로우 액티브 신호(RACT)를 출력할 수 없는 문제점이 발생하였다.
본 발명은 로우 액티브 신호 생성회로를 변경하여, PVT 변동에 관계없이 정확한 타이밍에 로우 액티브 신호를 출력할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 테스트모드 신호, 액티브 신호 및 프리차지 신호에 응답하여, 뱅크 그룹을 선택하는 뱅크 그룹 신호 및 상기 뱅크 그룹의 뱅크를 선택하는 뱅크 어드레스 신호를 디코딩하여 로우 액티브 동작이 수행되는 뱅크를 선택하는 디코딩 신호를 생성하는 디코딩 신호 생성부; 및 상기 디코딩 신호를 입력받고, 상기 디코딩 신호가 인에이블되면 인에이블된 로우 액티브 신호를 생성하고 상기 디코딩 신호가 디스에이블되면 디스에이블된 상기 로우 액티브 신호를 생성하는 액티브 신호 생성부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 액티브 신호 및 프리차지 신호를 논리 연산하여 생성된 신호를 제어신호로 입력받아 반도체 메모리 장치의 뱅크를 선택하는 디코딩 신호를 생성하는 디코딩 신호 생성부; 및 상기 뱅크 디코딩 신호에 응답하여 로우 액티브 신호를 생성하는 액티브 신호 생성부를 포함한다.
본 발명은 로우 액티브 신호 생성회로를 변경함으로써, 반도체 메모리 장치의 동작의 신뢰성을 확보할 수 있다.
도 1은 일반적인 로우 액티브 신호 생성회로의 개략적인 블록도,
도 2는 본 발명의 실시예에 따른 로우 액티브 신호 생성회로의 개략적인 블록도,
도 3은 도 2의 디코딩 신호 생성부의 회로도,
도 4는 도 2의 액티브 신호 생성부의 회로도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 로우 액티브 신호 생성회로의 개략적인 블록도이고, 도 3은 디코딩 신호 생성부(100)의 회로도이며, 도 4는 액티브 신호 생성부(200)의 회로도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 로우 액티브 신호 생성회로는 디코딩 신호 생성부(100) 및 액티브 신호 생성부(200)를 포함한다.
도 3을 참조하면, 디코딩 신호 생성부(100)는 제 1 디코딩부(110), 제 2 디코딩부(120) 및 디코딩 신호 출력부(130)를 포함한다. 제 1 디코딩부(110)는 제 2 제어신호 생성부(111)를 포함한다.
제 1 디코딩부(110)는 제 1 뱅크 그룹 신호(BG1)를 반전하는 제 1 인버터(IV1), 제 1 데이터 출력 라인 선택 신호(X4) 및 제 2 데이터 출력 라인 선택 신호(X8)를 논리 연산하는 제 1 노아게이트(NR1), 제 1 노아게이트(NR1)의 출력신호를 반전하는 제 2 인버터(IV2), 제 2 인버터(IV2)의 출력신호 및 제 2 뱅크 그룹 신호(BG2)를 논리 연산하는 제 1 낸드게이트(ND1), 액티브 신호(ACT)를 반전하는 제 11 인버터(IV11), 프리차지 신호(PCG)를 반전하는 제 12 인버터(IV12), 제 11 인버터(IV11)의 출력신호 및 제 12 인버터(IV12)의 출력신호를 논리 연산하여 제 2 제어신호(ACTPCG)를 출력하는 제 2 낸드게이트(ND2)를 포함하고, 제 1 인버터(IV1)의 출력신호, 제 1 낸드게이트(ND1)의 출력신호 및 제 2 제어신호(ACTPCG)를 논리 연산하여 제 1 뱅크 그룹 디코딩 신호(BGD1)를 출력하는 제 3 낸드게이트(ND3), 제 1 뱅크 그룹 신호(BG1), 제 1 낸드게이트(ND1)의 출력신호 및 제 2 제어신호(ACTPCG)를 논리 연산하여 제 2 뱅크 그룹 디코딩 신호(BGD2)를 출력하는 제 4 낸드게이트(ND4), 제 1 인버터(IV1)의 출력신호, 제 2 뱅크 그룹 신호(BG2) 및 제 2 제어신호(ACTPCG)를 논리연산하여 제 3 뱅크 그룹 디코딩 신호(BGD3)를 출력하는 제 5 낸드게이트(ND5) 및 제 1 뱅크 그룹 신호(BG1), 제 2 뱅크 그룹 신호(BG2) 및 제 2 제어신호(ACTPCG)를 논리 연산하여 제 4 뱅크 그룹 디코딩 신호(BGD4)를 출력하는 제 6 낸드게이트(ND6)를 포함한다.
본 발명의 다른 실시예에서, 제 2 제어신호 생성부(111)는 액티브 신호(ACT)를 반전하는 제 11 인버터(IV11), 프리차지 신호(PCG)를 반전하는 제 12 인버터(IV12), 제 11 인버터(IV11)의 출력신호 및 제 12 인버터(IV12)의 출력신호를 논리 연산하여 제 2 제어신호(ACTPCG)를 출력하는 제 2 낸드게이트(ND2)를 포함한다.
제 2 디코딩부(120)는 제 1 뱅크 어드레스 신호(BK1)를 반전하는 제 3 인버터(IV3), 제 2 뱅크 어드레스 신호(BK2)를 반전하는 제 4 인버터(IV4), 제 1 제어신호(TPARA)를 반전하는 제 5 인버터(IV5)를 포함하고, 제 3 인버터(IV3)의 출력신호, 제 4 인버터(IV4)의 출력신호 및 제 5 인버터(IV5)의 출력신호를 논리 연산하여 제 1 뱅크 어드레스 디코딩 신호(BKD1)를 출력하는 제 7 낸드게이트(ND7), 제 1 뱅크 어드레스 신호(BK1), 제 4 인버터(IV4)의 출력신호 및 제 5 인버터(IV5)의 출력신호를 논리 연산하는 제 8 낸드게이트(ND8), 제 3 인버터(IV3)의 출력신호, 제 2 뱅크 어드레스 신호(BK2) 및 제 5 인버터(IV5)의 출력신호를 논리 연산하는 제 9 낸드게이트(ND9) 및 제 1 뱅크 어드레스 신호(BK1), 제 2 뱅크 어드레스 신호(BK2) 및 제 5 인버터(IV5)의 출력신호를 논리 연산하는 제 10 낸드게이트(ND10)를 포함한다.
디코딩 신호 출력부(130)는 제 1 뱅크 그룹 디코딩 신호(BGD1) 및 제 1 뱅크 어드레스 디코딩 신호(BKD1)를 논리 연산하여 제 1 디코딩신호(BAI<0>)를 출력하는 제 2 노아게이트(NR2), 제 1 뱅크 그룹 디코딩 신호(BGD1) 및 제 2 뱅크 어드레스 디코딩 신호(BKD2)를 논리 연산하여 제 2 디코딩 신호(BAI<1>)를 출력하는 제 3 노아게이트(NR3), 제 1 뱅크 그룹 디코딩 신호(BGD1) 및 제 3 뱅크 어드레스 디코딩 신호(BKD3)를 논리 연산하여 제 3 디코딩 신호(BAI<2>)를 출력하는 제 4 노아게이트(NR4), 제 1 뱅크 그룹 디코딩 신호(BGD1) 및 제 4 뱅크 어드레스 디코딩 신호(BKD4)를 논리 연산하여 제 4 디코딩 신호(BAI<3>)를 출력하는 제 5 노아게이트(NR5), 제 2 뱅크 그룹 디코딩 신호(BGD2) 및 제 1 뱅크 어드레스 디코딩 신호(BKD1)를 논리 연산하여 제 5 디코딩 신호(BAI<4>)를 출력하는 제 6 노아게이트(NR6), 제 2 뱅크 그룹 디코딩 신호(BGD2) 및 제 2 뱅크 어드레스 디코딩 신호(BKD2)를 논리 연산하여 제 6 디코딩 신호(BAI<5>)를 출력하는 제 7 노아게이트(NR7), 제 2 뱅크 그룹 디코딩 신호(BGD2) 및 제 3 뱅크 어드레스 디코딩 신호(BKD3)를 논리 연산하여 제 7 디코딩 신호(BAI<6>)를 출력하는 제 8 노아게이트(NR8), 제 2 뱅크 그룹 디코딩 신호(BGD2) 및 제 4 뱅크 어드레스 디코딩 신호(BKD4)를 논리 연산하여 제 8 디코딩 신호(BAI<7>)를 출력하는 제 9 노아게이트(NR9), 제 3 뱅크 그룹 디코딩 신호(BGD3) 및 제 1 뱅크 어드레스 디코딩 신호(BKD1)를 논리 연산하여 제 9 디코딩 신호(BAI<8>)를 출력하는 제 10 노아게이트(NR10), 제 3 뱅크 그룹 디코딩 신호(BGD3) 및 제 2 뱅크 어드레스 디코딩 신호(BKD2)를 논리 연산하여 제 10 디코딩 신호(BAI<9>)를 출력하는 제 11 노아게이트(NR11), 제 3 뱅크 그룹 디코딩 신호(BGD3) 및 제 3 뱅크 어드레스 디코딩 신호(BKD3)를 논리 연산하여 제 11 디코딩 신호(BAI<10>)를 출력하는 제 12 노아게이트(NR12), 제 3 뱅크 그룹 디코딩 신호(BGD3) 및 제 4 뱅크 어드레스 디코딩 신호(BKD4)를 논리 연산하여 제 12 디코딩 신호(BAI<11>)를 출력하는 제 13 노아게이트(NR13), 제 4 뱅크 그룹 디코딩 신호(BGD4) 및 제 1 뱅크 어드레스 디코딩 신호(BKD1)를 논리 연산하여 제 13 디코딩 신호(BAI<12>)를 출력하는 제 14 노아게이트(NR14), 제 4 뱅크 그룹 디코딩 신호(BGD4) 및 제 2 뱅크 어드레스 디코딩 신호(BKD2)를 논리 연산하여 제 14 디코딩 신호(BAI<13>)를 출력하는 제 15 노아게이트(NR15), 제 4 뱅크 그룹 디코딩 신호(BGD4) 및 제 3 뱅크 어드레스 디코딩 신호(BKD3)를 논리 연산하여 제 15 디코딩 신호(BAI<14>)를 출력하는 제 16 노아게이트(NR16) 및 제 4 뱅크 그룹 디코딩 신호(BGD4) 및 제 4 뱅크 어드레스 디코딩 신호(BKD2)를 논리 연산하여 제 16 디코딩 신호(BAI<15>)를 출력하는 제 17 노아게이트(NR17)를 포함한다.
제 1 디코딩부(110)는 제 2 제어신호(ACTPCG)에 응답하여 제 1 뱅크 그룹 신호(BG 1) 및 제 2 뱅크 그룹 신호(BG2)를 디코딩하여 제 1 내지 제 4 뱅크 그룹 디코딩 신호(BGD 1:4)를 생성한다.
일반적으로 반도체 메모리 장치는 복수의 뱅크 그룹(Bank Group)을 포함하고, 각각의 뱅크 그룹은 복수의 뱅크(Bank)를 포함한다.
제 1 내지 2 뱅크 그룹 신호(BG 1:2)는 반도체 메모리 장치 내의 뱅크 그룹을 선택하고, 제 1 내지 2 뱅크 어드레스 신호(BK 1:2)는 뱅크 그룹 내의 뱅크를 선택하는 신호이다. 따라서, 디코딩 신호 생성부(100)는 제 1 내지 2 뱅크 그룹 신호(BG 1:2) 및 제 1 내지 2 뱅크 어드레스 신호(BK 1:2)에 응답하여 반도체 메모리 장치의 뱅크(Bank)를 선택한다.
반도체 메모리 장치가 한 번의 리드 및 라이트 동작에서 동시에 몇 개의 데이터를 처리하는지 여부에 따라 X4 및 X8 입출력 모드가 사용된다. 즉, X4 입출력 모드는 한 번의 리드 및 라이트 동작에서 4개의 데이터를 동시에 입출력하는 모드를 의미하고, X8 입출력 모드는 한 번의 리드 및 라이트 동작에서 8개의 데이터를 동시에 입출력하는 모드를 의미한다.
따라서, 제 1 데이터 출력 라인 선택 신호(X4)가 인에이블 되면, 반도체 메모리 장치는 리드 및 라이트 동작에서 4개의 데이터를 동시에 입출력한다. 제 2 데이터 출력 라인 선택 신호(X8)가 인에이블 되면, 반도체 메모리 장치는 리드 및 라이트 동작에서 8개의 데이터를 동시에 입출력한다.
본 발명의 실시예에서, 디코딩 신호 생성부(100)는 제 1 데이터 출력 라인 선택 신호(X4) 및 제 2 데이터 출력 라인 선택 신호(X8)를 제 1 노아게이트(NR1)에서 논리 연산하고, 제 1 노아게이트(NR1)의 출력신호를 제 2 인버터(IV2)에서 반전하여 출력한다. 디코딩 신호 생성부(100)는 제 1 데이터 출력 라인 선택 신호(X4) 또는 제 2 데이터 출력 라인 선택 신호(X8) 중 어느 한 신호가 인에이블 상태로 입력되면 제 1 내지 16 디코딩 신호(BAI<0:15>)를 출력한다.
디코딩 신호 생성부(100)는 액티브 신호(ACT) 또는 프리차지 신호(PCG)가 인에이블되면 제 2 제어신호(ACTPCG)를 인에이블시킨다. 디코딩 신호 생성부(100)는 제 1 내지 제 2 뱅크 그룹 신호(BG 1:2) 및 제 1 내지 2 뱅크 어드레스 신호(BK 1:2)를 입력받고 인에이블 상태의 제 1 제어신호(TPARA) 및 제 2 제어신호(ACTPCG)에 응답하여 활성화 상태의 제 1 내지 16 디코딩 신호(BAI<0:15>)를 생성한다. 또한, 디코딩 신호 생성부(100)의 제 1 제어신호(TPARA)는 테스트모드(Testmode) 신호이다.
도 4를 참조하면, 액티브 신호 생성부(200)는 구동부(210), 제 1 래치부(220) 및 로우 액티브 신호 출력부(230)를 포함한다.
구동부(210)는 전압출력부(211), 인에이블 신호 출력부(212) 및 리프레쉬부(213)를 포함한다. 로우 액티브 신호 출력부(230)는 제 2 래치부(231), 전압인가부(232) 및 풀다운구동부(233)를 포함한다.
구동부(210)는 드레인(Drain), 소오스(Source) 및 벌크(Bulk)단자에 구동전압(VDD)이 입력되고 게이트(Gate)로 오토 리프레쉬 신호(AREF)를 입력받는 제 1 PMOS 트랜지스터(P1), 제 1 노드(n1)와 제 1 PMOS 트랜지스터(P1)의 드레인단 사이에 연결되어 제 1 내지 16 디코딩 신호(BAI<0:15>)를 입력받는 제 2 PMOS 트랜지스터(P2), 제 1 노드(n1)와 접지전압(VSS) 사이에 연결되어 벌크단에 접지전압(VSS)을 입력받고 게이트에 제 1 내지 16 디코딩 신호(BAI<0:15>)를 입력받는 제 1 NMOS 트랜지스터(N1), 제 1 노드(n1)와 접지전압(VSS) 사이에 연결되어 벌크단에 접지전압(VSS)을 입력받고 게이트에 뱅크 그룹별 액티브 신호(PBA)를 입력받는 제 2 NMOS 트랜지스터(N2), 제 1 노드(n1)와 제 2 노드(n2) 사이에 연결되어 벌크단에 접지전압(VSS)을 입력받고 게이트에 오토 리프레쉬 신호(AREF)를 입력받는 제 3 NMOS 트랜지스터(N3), 부분 어레이 셀프 리프레쉬 신호(PASR)를 반전하는 제 13 인버터(IV13), 제 12 인버터(IV13)의 출력신호 및 셀프 리프레쉬 신호(SREF)를 논리 연산하는 제 11 낸드게이트(ND11), 제 2 노드(n2)와 접지전압(VSS) 사이에 연결되어 벌크단에 접지전압(VSS)을 입력받고 게이트에 제 11 낸드게이트(ND11)의 출력신호를 입력받는 제 4 NMOS 트랜지스터(N4)를 포함한다.
본 발명의 다른 실시예에서, 전압출력부(211)는 드레인(Drain), 소오스(Source) 및 벌크(Bulk)단자에 구동전압(VDD)이 입력되고 게이트(Gate)로 오토 리프레쉬 신호(AREF)를 입력받는 제 1 PMOS 트랜지스터(P1)를 포함한다.
인에이블 신호 출력부(212)는 제 1 노드(n1)와 제 1 PMOS 트랜지스터(P1)의 드레인단 사이에 연결되어 제 1 내지 16 디코딩 신호(BAI<0:15>)를 입력받는 제 2 PMOS 트랜지스터(P2), 제 1 노드(n1)와 접지전압(VSS) 사이에 연결되어 벌크단에 접지전압(VSS)을 입력받고 게이트에 제 1 내지 16 디코딩 신호(BAI<0:15>)를 입력받는 제 1 NMOS 트랜지스터(N1)를 포함한다.
리프레쉬부(213)는 제 1 노드(n1)와 접지전압(VSS) 사이에 연결되어 벌크단에 접지전압(VSS)을 입력받고 게이트에 뱅크 그룹별 액티브 신호(PBA)를 입력받는 제 2 NMOS 트랜지스터(N2), 제 1 노드(n1)와 제 2 노드(n2) 사이에 연결되어 벌크단에 접지전압(VSS)을 입력받고 게이트에 오토 리프레쉬 신호(AREF)를 입력받는 제 3 NMOS 트랜지스터(N3), 부분 어레이 셀프 리프레쉬 신호(PASR)를 반전하는 제 13 인버터(IV13), 제 13 인버터(IV13)의 출력신호 및 셀프 리프레쉬 신호(SREF)를 논리 연산하는 제 11 낸드게이트(ND11), 제 2 노드(n2)와 접지전압(VSS) 사이에 연결되어 벌크단에 접지전압(VSS)을 입력받고 게이트에 제 11 낸드게이트(ND11)의 출력신호를 입력받는 제 4 NMOS 트랜지스터(N4)를 포함한다.
일반적으로, 반도체 메모리 장치에 저장되는 데이터는 고립된 셀 커패시터에 셀 캐패시터에 전하 형태로 저장되는데 캐패시터가 완벽하지 않기 때문에 저장된 전하는 누설 전류에 의해 외부로 유실된다. 따라서 데이터가 완전히 소멸되기 전에 저장된 데이터를 꺼내서 증폭시켜 다시 써넣는 반복된 과정이 필요하며, 이를 리프레쉬(Refresh) 동작이라 한다. 이러한 리프레쉬 동작은 크게 셀프 리프레쉬(Self Refresh)와 오토 리프레쉬(Auto Refresh) 두 가지로 나눌 수 있는데,
노말 동작 중에 특정 조합의 커맨드 신호를 주기적으로 띄워 내부적으로 어드레스를 생성하여 해당 셀에 대한 리프레쉬를 수행하는 오토 리프레쉬 모드와 노말 동작을 하지 않을 때, 내부적으로 커맨드를 생성하여 리프레쉬 동작을 수행하는 셀프 리프레쉬 모드가 있다.
이러한, 반도체 장치의 셀프 리프레쉬 동작에서 의미 있는 데이터가 존재하는 부분의 메모리 셀 어레이만 셀프 리프레쉬 동작을 수행하는 것을 부분 어레이 셀프 리프레쉬(Patial Array Self Refresh; 이하, PASR)이라고 한다.
뱅크 그룹별 액티브 신호(Per Bank Group Active; 이하, PBA)는 반도체 메모리 장치가 리프레쉬 동작을 수행할 때, 반도체 메모리 장치 내의 복수의 뱅크 그룹 중에 선택된 뱅크 그룹 내의 모든 뱅크를 활성화시키는 신호이다.
제 1 래치부(220)는 제 1 노드(n1)의 출력신호를 반전하는 제 6 인버터(IV6) 및 제 6 인버터(IV6)의 출력신호를 반전하여 제 1 노드(n1)에 출력하는 제 7 인버터(IV7)를 포함한다.
로우 액티브 신호 출력부(230)는 구동전압(VDD)과 제 3 노드(n3) 사이에 연결되어 벌크단에 구동전압(VDD)을 입력받고 게이트에 제 1 노드(n1)의 출력신호를 입력받는 제 3 PMOS 트랜지스터(P3), 제 3 노드(n3)와 접지전압(VSS) 사이에 연결되어 벌크단에 접지전압(VSS)을 입력받고 게이트에 프리차지 신호(PCG)를 입력받는 제 5 NMOS 트랜지스터(N5), 제 3 노드(n3)와 접지전압(VSS) 사이에 연결되어 벌크단에 접지전압(VSS)을 입력받고 게이트에 리셋 신호(RST)를 입력받는 제 6 NMOS 트랜지스터(N6), 제 3 노드(n3)의 출력신호를 래치하여 제 4 노드(n4)에 출력하는 제 2 래치부(231) 및 제 4 노드(n4)의 출력신호를 반전하여 로우 액티브 신호(RACT)로 출력하는 제 10 인버터(IV10)를 포함한다. 제 2 래치부(231)는 제 3 노드(n3)의 출력신호를 반전하여 제 4 노드(n4)에 출력하는 제 8 인버터(IV8) 및 제 4 노드(n4)의 출력신호를 반전하여 제 3 노드(n3)에 출력하는 제 9 인버터(IV9)를 포함한다.
일반적으로, 반도체 메모리 장치를 구성하는 메모리 셀들 각각에 데이터를 기록하거나 메모리 셀들로부터 데이터를 독출하기 위해서 메모리 셀들에 연결된 워드라인들을 활성화시킨다. 워드라인들은 액티브 신호(ACT)에 응답하여 인에이블 되고, 프리차지 신호(PCG)에 응답하여 디스에이블 된다.
본 발명의 다른 실시예에서, 전압인가부(232)는 구동전압(VDD)과 제 3 노드(n3) 사이에 연결되어 벌크단에 구동전압(VDD)을 입력받고 게이트에 제 1 노드(n1)의 출력신호를 입력받는 제 3 PMOS 트랜지스터(P3)를 포함한다.
풀다운구동부(233)는 제 3 노드(n3)와 접지전압(VSS) 사이에 연결되어 벌크단에 접지전압(VSS)을 입력받고 게이트에 프리차지 신호(PCG)를 입력받는 제 5 NMOS 트랜지스터(N5), 제 3 노드(n3)와 접지전압(VSS) 사이에 연결되어 벌크단에 접지전압(VSS)을 입력받고 게이트에 리셋 신호(RST)를 입력받는 제 6 NMOS 트랜지스터(N6)를 포함한다.
도 2 내지 도 4를 참조하여 본 발명의 실시예에 따른 액티브 신호 생성부(200)의 동작을 설명하면 다음과 같다.
오토 리프레쉬 신호(AREF), 셀프 리프레쉬 신호(SREF), 뱅크 그룹별 액티브 신호(PBA) 및 부분 어레이 셀프 리프레쉬 신호(PASR)가 인에이블되면 반도체 메모리 장치는 리프레쉬 동작을 수행한다. 따라서, 본 발명의 실시예에서는 오토 리프레쉬 신호(AREF), 셀프 리프레쉬 신호(SREF), 뱅크 그룹별 액티브 신호(PBA) 및 부분 어레이 셀프 리프레쉬 신호(PASR)가 디스에이블 상태에 있어 리프레쉬 동작이 아닐 때의 액티브 신호 생성부(200)의 동작이다.
제 1 내지 16 디코딩 신호(BAI<0:15>)가 비활성화 상태로 입력되면, 구동부(210)는 제 1 노드(n1)에서 출력되는 인에이블 신호(EN)를 비활성화시킨다. 이때, 제 1 래치부(220)는 제 1 노드(n1)에서 출력되는 인에이블 신호(EN)의 논리레벨을 래치한다.
로우 액티브 신호 출력부(230)에 비활성화 상태의 인에이블 신호(EN)가 입력되고, 프리차지 신호(PCG) 또는 리셋 신호(RST)가 인에이블되면 제 3 노드(n3)의 출력신호는 비활성화된다. 이때, 제 2 래치부(231)는 제 3 노드(n3)에서 출력되는 신호의 논리레벨을 래치한다. 비활성화 상태의 제 3 노드(n3)의 출력신호는 제 8 인버터(IV8)에서 반전되고, 제 8 인버터(IV8)의 출력신호는 제 9 인버터(IV9)에서 반전되어 출력된다. 다시 말해서, 로우 액티브 신호 출력부(230)에 비활성화 상태의 인에이블 신호(EN)가 입력되고, 프리차지 신호(PCG) 또는 리셋 신호(RST)가 인에이블되면 비활성화 상태의 로우 액티브 신호(RACT)가 출력된다.
즉, 액티브 신호 생성부(200)는 비활성화 상태의 제 1 내지 16 디코딩 신호(BAI<0:15>)가 입력되고, 활성화 상태의 프리차지 신호(PCG) 또는 활성화 상태의 리셋 신호(RST)가 입력되면 로우 액티브 신호(RACT)를 비활성화한다.
다음으로, 제 1 내지 16 디코딩 신호(BAI<0:15>)가 활성화 상태로 입력되면, 구동부(210)는 제 1 노드(n1)에서 출력되는 인에이블 신호(EN)를 활성화시킨다. 이때, 제 1 래치부(220)는 제 1 노드(n1)에서 출력되는 인에이블 신호(EN)의 논리레벨을 래치한다.
로우 액티브 신호 출력부(230)에 활성화 상태의 인에이블 신호(EN)가 입력되고, 프리차지 신호(PCG) 및 리셋 신호(RST)가 디스에이블되면 제 3 노드(n3)의 출력신호는 활성화된다. 이때, 제 2 래치부(231)는 제 3 노드(n3)에서 출력되는 신호의 논리레벨을 래치한다. 활성화 상태의 제 3 노드(n3)의 출력신호는 제 8 인버터(IV8)에서 반전되고, 제 8 인버터(IV8)의 출력신호는 제 9 인버터(IV9)에서 반전되어 출력된다. 다시 말해서, 로우 액티브 신호 출력부(230)에 활성화 상태의 인에이블 신호가 입력되고, 프리차지 신호(PCG) 및 리셋 신호(RST)가 디스에이블되면 활성화 상태의 로우 액티브 신호(RACT)가 출력된다.
즉, 액티브 신호 생성부(200)는 활성화 상태의 제 1 내지 16 디코딩 신호(BAI<0:15>)가 입력되고, 비활성화 상태의 프리차지 신호(PCG) 및 비활성화 상태의 리셋 신호(RST)가 입력되면 로우 액티브 신호(RACT)를 활성화한다.
도 2 내지 도 4를 참조하여 본 발명의 다른 실시예에 따른 액티브 신호 생성부(200)의 동작을 설명하면 다음과 같다.
오토 리프레쉬 신호(AREF), 셀프 리프레쉬 신호(SREF), 뱅크 그룹별 액티브 신호(PBA) 및 부분 어레이 셀프 리프레쉬 신호(PASR)가 인에이블되면 반도체 메모리 장치는 리프레쉬 동작을 수행한다. 따라서, 본 발명의 실시예에서는 오토 리프레쉬 신호(AREF), 셀프 리프레쉬 신호(SREF), 뱅크 그룹별 액티브 신호(PBA) 및 부분 어레이 셀프 리프레쉬 신호(PASR)가 디스에이블 상태에 있어 리프레쉬 동작이 아닐 때의 액티브 신호 생성부(200)의 동작을 설명한다.
본 발명의 실시예에서는 오토 리프레쉬 신호(AREF), 셀프 리프레쉬 신호(SREF), 뱅크 그룹별 액티브 신호(PBA) 및 부분 어레이 셀프 리프레쉬 신호(PASR)가 로우레벨(Low Level)이면, 오토 리프레쉬 신호(AREF), 셀프 리프레쉬 신호(SREF), 뱅크 그룹별 액티브 신호(PBA) 및 부분 어레이 셀프 리프레쉬 신호(PASR)가 디스에이블 상태에 있다.
구동부(210)의 제 1 PMOS 트랜지스터(P1)는 로우레벨의 오토 리프레쉬 신호(AREF)를 입력받아 턴온되어 제 2 PMOS 트랜지스터(P2)의 소오스단에 구동전압(VDD)을 인가한다. 이때, 제 1 내지 16 디코딩 신호(BAI<0:15>)가 디스에이블 상태에 있을 때 즉, 제 1 내지 16 디코딩 신호(BAI<0:15>)가 로우레벨이면, 제 2 PMOS 트랜지스터(P2)는 로우레벨의 제 1 내지 16 디코딩 신호(BAI<0:15>에 응답하여 턴온된다. 제 1 NMOS 트랜지스터(N1)는 로우레벨의 제 1 내지 16 디코딩 신호(BAI<0:15>)에 응답하여 턴오프된다. 또한, 제 2 NMOS 트랜지스터(N2)는 로우레벨의 뱅크 그룹별 액티브 신호(PBA)에 응답하여 턴오프되고, 제 3 NMOS 트랜지스터(N3)는 로우레벨의 오토 리프레쉬 신호(AREF)에 응답하여 턴오프된다. 따라서, 인에이블 신호(EN)의 논리레벨은 하이레벨(High Level)이 된다.
다만, 제 12 인버터(IV12)는 로우레벨의 부분 어레이 셀프 리프레쉬 신호(PASR)를 반전한다. 로우레벨의 셀프 리프레쉬 신호(SREF) 및 하이레벨의 제 12 인버터(IV12) 출력신호를 입력받은 제 11 낸드게이트(ND11)는 하이레벨의 신호가 출력된다. 하이레벨을 갖는 제 11 낸드게이트(ND11)의 출력신호를 입력받은 제 4 NMOS 트랜지스터(N4)는 턴온되지만, 제 4 NMOS 트랜지스터(N4)와 제 2 노드(n2)에서 연결되는 제 3 NMOS 트랜지스터가 턴오프된 상태이므로 제 4 NMOS 트랜지스터(N4)는 제 1 노드(n1)의 출력신호를 접지전압(VSS) 방향으로 풀다운 할 수 없다.
제 1 래치부(220)는 하이레벨을 갖는 인에이블 신호(EN)를 래치한다.
로우 액티브 신호 출력부(230)의 제 3 PMOS 트랜지스터(P3)는 하이레벨을 갖는 인에이블 신호(EN)를 입력받아 턴오프된다. 이때, 프리차지 신호(PCG) 또는 리셋 신호(RST)가 하이레벨이 되면, 하이레벨의 프리차지 신호(PCG)를 입력받는 제 5 NMOS 트랜지스터(N5) 또는 하이레벨의 리셋 신호(RST)를 입력받는 제 6 NMOS 트랜지스터(N6)는 턴온되어 제 3 노드(n3)의 출력신호를 접지전압(VSS) 방향으로 풀다운한다. 제 5 NMOS 트랜지스터(N5) 또는 제 6 NMOS 트랜지스터(N6)가 턴온되어 제 3 노드(n3)의 출력신호를 접지전압(VSS) 방향으로 풀다운하면, 제 3 노드(n3)의 논리레벨은 로우레벨이 된다. 제 2 래치부(231)는 로우레벨의 제 3 노드(n3) 출력신호를 래치한다. 제 8 인버터(IV8)는 로우레벨의 제 3 노드(n3) 출력신호를 반전하고, 제 10 인버터(IV10)는 제 8 인버터(IV8)의 출력신호를 반전하여 로우레벨의 로우 액티브 신호(RACT)를 출력한다. 다시 말해서, 로우 액티브 신호 출력부(230)에 하이레벨의 인에이블 신호(EN)가 입력되고, 프리차지 신호(PCG) 또는 리셋 신호(RST)가 하이레벨로 입력되면 로우레벨의 로우 액티브 신호(RACT)가 출력된다.
즉, 액티브 신호 생성부(200)는 로우레벨의 제 1 내지 16 디코딩 신호(BAI<0:15>)가 입력되고, 하이레벨의 프리차지 신호(PCG) 또는 하이레벨의 리셋 신호(RST)가 입력되면 로우 액티브 신호(RACT)를 로우레벨로 출력한다.
다음으로, 구동부(210)의 제 1 PMOS 트랜지스터(P1)는 로우레벨의 오토 리프레쉬 신호(AREF)를 입력받아 턴온되어 제 2 PMOS 트랜지스터(P2)의 소오스단에 구동전압(VDD)을 인가한다. 이때, 제 1 내지 16 디코딩 신호(BAI<0:15>)가 하이레벨이면, 제 2 PMOS 트랜지스터(P2)는 하이레벨의 제 1 내지 16 디코딩 신호(BAI<0:15>에 응답하여 턴오프된다. 제 1 NMOS 트랜지스터(N1)는 하이레벨의 제 1 내지 16 디코딩 신호(BAI<0:15>)에 응답하여 턴온된다. 또한, 제 2 NMOS 트랜지스터(N2)는 로우레벨의 뱅크 그룹별 액티브 신호(PBA)에 응답하여 턴오프되고, 제 3 NMOS 트랜지스터(N3)는 로우레벨의 오토 리프레쉬 신호(AREF)에 응답하여 턴오프된다. 따라서, 인에이블 신호(EN)의 논리레벨은 로우레벨이 된다.
다만, 제 12 인버터(IV12)는 로우레벨의 부분 어레이 셀프 리프레쉬 신호(PASR)를 반전한다. 로우레벨의 셀프 리프레쉬 신호(SREF) 및 하이레벨의 제 12 인버터(IV12) 출력신호를 입력받은 제 11 낸드게이트(ND11)는 하이레벨의 신호가 출력된다. 하이레벨을 갖는 제 11 낸드게이트(ND11)의 출력신호를 입력받은 제 4 NMOS 트랜지스터(N4)는 턴온되지만, 제 4 NMOS 트랜지스터(N4)와 제 2 노드(n2)에서 연결되는 제 3 NMOS 트랜지스터가 턴오프된 상태이므로 제 4 NMOS 트랜지스터(N4)는 제 1 노드(n1)의 출력신호를 접지전압(VSS) 방향으로 풀다운 할 수 없다.
제 1 래치부(220)는 로우레벨을 갖는 인에이블 신호(EN)를 래치한다.
로우 액티브 신호 출력부(230)의 제 3 PMOS 트랜지스터(P3)는 로우레벨을 갖는 인에이블 신호(EN)를 입력받아 턴오프된다. 이때, 프리차지 신호(PCG) 및 리셋 신호(RST)가 로우레벨이 되면, 로우레벨의 프리차지 신호(PCG)를 입력받는 제 5 NMOS 트랜지스터(N5) 및 로우레벨의 리셋 신호(RST)를 입력받는 제 6 NMOS 트랜지스터(N6)는 턴오프되고 제 3 노드(n3)의 논리레벨은 하이레벨이 된다. 제 2 래치부(231)는 하이레벨의 제 3 노드(n3) 출력신호를 래치한다. 제 8 인버터(IV8)는 하이레벨의 제 3 노드(n3) 출력신호를 반전하고, 제 10 인버터(IV10)는 제 8 인버터(IV8)의 출력신호를 반전하여 하이레벨의 로우 액티브 신호(RACT)를 출력한다. 다시 말해서, 로우 액티브 신호 출력부(230)에 로우레벨의 인에이블 신호(EN)가 입력되고, 프리차지 신호(PCG) 및 리셋 신호(RST)가 로우레벨로 입력되면 하이레벨의 로우 액티브 신호(RACT)가 출력된다.
즉, 액티브 신호 생성부(200)는 하이레벨의 제 1 내지 16 디코딩 신호(BAI<0:15>)가 입력되고, 로우레벨의 프리차지 신호(PCG) 및 로우레벨의 리셋 신호(RST)가 입력되면 로우 액티브 신호(RACT)를 하이레벨로 출력한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 디코딩 신호 생성부 20: 액티브 신호 생성부
100: 디코딩 신호 생성부 110: 제 1 디코딩부
111: 제 2 제어신호 생성부 120: 제 2 디코딩부
130: 디코딩 신호 출력부 200: 액티브 신호 생성부
210: 구동부 211: 전압출력부
212: 인에이블 신호 출력부 213: 리프레쉬부
220: 제 1 래치부 230: 로우 액티브 신호 출력부
231: 제 2 래치부 232: 전압인가부
233: 풀다운구동부

Claims (16)

  1. 테스트모드 신호, 액티브 신호 및 프리차지 신호에 응답하여, 뱅크 그룹을 선택하는 뱅크 그룹 신호 및 상기 뱅크 그룹의 뱅크를 선택하는 뱅크 어드레스 신호를 디코딩하여 로우 액티브 동작이 수행되는 뱅크를 선택하는 디코딩 신호를 생성하는 디코딩 신호 생성부; 및
    상기 디코딩 신호를 입력받고, 상기 디코딩 신호가 인에이블되면 인에이블된 로우 액티브 신호를 생성하고 상기 디코딩 신호가 디스에이블되면 디스에이블된 상기 로우 액티브 신호를 생성하는 액티브 신호 생성부를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 디코딩 신호 생성부는
    상기 액티브 신호 및 상기 프리차지 신호에 응답하여, 상기 뱅크 그룹 신호를 디코딩하여 뱅크 그룹 디코딩 신호를 생성하는 제 1 디코딩부;
    상기 테스트모드 신호에 응답하여, 상기 뱅크 어드레스 신호를 디코딩하여 뱅크 어드레스 디코딩 신호를 생성하는 제 2 디코딩부;
    상기 뱅크 그룹 디코딩 신호 및 상기 뱅크 어드레스 디코딩 신호를 논리 연산하여 상기 디코딩 신호를 생성하는 디코딩 신호 출력부를 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제 1 디코딩부는,
    상기 액티브 신호 및 상기 프리차지 신호를 논리 연산하여 상기 뱅크 그룹 신호의 디코딩을 제어하는 제어신호를 생성하는 제어신호 생성부를 포함하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 제어신호 생성부는
    상기 액티브 신호 또는 상기 프리차지 신호 중 한 신호가 인에이블되면 인에이블된 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 제 1 디코딩부는
    상기 제어신호가 인에이블되면 상기 뱅크별 그룹 신호를 디코딩하여 상기 뱅크 그룹 디코딩 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3항에 있어서,
    상기 제어신호 생성부는
    상기 액티브 신호를 반전한 신호와 상기 프리차지 신호를 반전한 신호를 논리 연산하는 낸드게이트인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 2항에 있어서,
    상기 제 2 디코딩부는
    상기 테스트모드 신호가 인에이블되면 상기 뱅크 어드레스 신호를 디코딩하여 상기 뱅크 어드레스 디코딩 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1항에 있어서,
    상기 액티브 신호 생성부는
    뱅크별 액티브 신호, 부분 어레이 셀프 리프레쉬 신호, 오토 리프레쉬 신호 및 셀프 리프레쉬 신호가 디스에이블되면 상기 디코딩 신호에 응답하여 인에이블 신호를 생성하는 구동부;
    상기 인에이블 신호를 래치하는 제 1 래치부; 및
    상기 인에이블 신호, 상기 프리차지 신호 및 리셋 신호에 응답하여 로우 액티브 신호를 생성하는 로우 액티브 신호 출력부를 포함하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 구동부는
    상기 오토 리프레쉬 신호에 응답하여 구동전압을 출력하는 전압출력부;
    상기 구동전압을 입력받고 상기 디코딩 신호에 응답하여 상기 인에이블 신호의 논리레벨을 결정하는 인에이블 신호 출력부; 및
    상기 뱅크별 액티브 신호, 상기 부분 어레이 셀프 리프레쉬 신호, 상기 오토 리프레쉬 신호 및 상기 셀프 리프레쉬 신호에 응답하여 상기 인에이블 신호의 전류경로를 형성하는 리프레쉬부를 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 리프레쉬부는
    상기 뱅크별 액티브 신호, 상기 부분 어레이 셀프 리프레쉬 신호, 상기 오토 리프레쉬 신호 및 상기 셀프 리프레쉬 신호가 인에이블되어 반도체 메모리 장치가 리프레쉬 동작을 수행하면 상기 인에이블 신호를 접지전압으로 풀다운하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9항에 있어서,
    상기 리프레쉬부는
    상기 뱅크별 액티브 신호, 상기 부분 어레이 셀프 리프레쉬 신호, 상기 오토 리프레쉬 신호 및 상기 셀프 리프레쉬 신호가 디스에이블되면 상기 인에이블 신호의 누설전류를 차단하여 플로팅을 방지하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 8항에 있어서,
    상기 로우 액티브 신호 출력부는
    상기 인에이블 신호가 인에이블되고 상기 프리차지 신호 및 상기 리셋 신호가 디스에이블되면 인에이블된 로우 액티브 신호를 생성하고, 상기 인에이블 신호가 디스에이블되고 상기 프리차지 신호 또는 상기 리셋 신호 중 어느 한 신호가 인에이블되면 디스에이블된 로우 액티브 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 8항에 있어서,
    상기 로우 액티브 신호 출력부는
    상기 인에이블 신호에 응답하여 상기 구동전압을 상기 로우 액티브 신호 출력부에 인가하는 전압인가부;
    상기 프리차지 신호 및 상기 리셋 신호에 응답하여 상기 구동전압을 접지전압 방향으로 풀다운하는 풀다운구동부; 및
    상기 전압인가부 및 풀다운구동부의 출력신호를 래치하는 제 2 래치부를 포함하는 반도체 메모리 장치.
  14. 액티브 신호 및 프리차지 신호를 논리 연산하여 생성된 신호를 제어신호로 입력받아 반도체 메모리 장치의 뱅크를 선택하는 디코딩 신호를 생성하는 디코딩 신호 생성부; 및
    상기 뱅크 디코딩 신호에 응답하여 로우 액티브 신호를 생성하는 액티브 신호 생성부를 포함하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 액티브 신호 생성부는
    상기 디코딩 신호가 인에이블되면 인에이블된 로우 액티브 신호를 생성하고, 상기 디코딩 신호가 디스에이블되면 디스에이블된 로우 액티부 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15항에 있어서,
    상기 액티브 신호 생성부는
    반도체 메모리 장치가 리프레쉬 동작을 수행할 때에는, 상기 로우 액티브 신호를 생성하지 않고 반도체 메모리 장치가 리프레쉬 동작을 수행하지 않을 때, 상기 로우 액티브 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020120095164A 2012-08-29 2012-08-29 반도체 메모리 장치 KR20140028598A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120095164A KR20140028598A (ko) 2012-08-29 2012-08-29 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120095164A KR20140028598A (ko) 2012-08-29 2012-08-29 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20140028598A true KR20140028598A (ko) 2014-03-10

Family

ID=50641974

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120095164A KR20140028598A (ko) 2012-08-29 2012-08-29 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20140028598A (ko)

Similar Documents

Publication Publication Date Title
US9548099B2 (en) Memory device with advanced refresh scheme
KR100682174B1 (ko) 반도체 메모리 장치의 페이지 액세스 회로
JP4758228B2 (ja) 半導体メモリ装置のレイテンシ制御回路
US8854910B2 (en) Semiconductor memory device and refresh method thereof
US10916327B1 (en) Apparatuses and methods for fuse latch and match circuits
US8300491B2 (en) Multiple bitcells tracking scheme for semiconductor memories
KR20170112786A (ko) 리프레쉬 제어 장치 및 이를 포함하는 반도체 장치
US7301843B2 (en) Semiconductor memory device having complete hidden refresh function
TW201413733A (zh) 記憶體胞陣列、記憶體及包含其之記憶體系統
JP6501688B2 (ja) 半導体記憶装置およびそのテスト方法
US20150121030A1 (en) High density memory structure
JP2006324007A (ja) Ｄｒａｍアレイ用ビット線プリチャージ手法
US9076504B2 (en) Semiconductor memory device and refresh method thereof
KR20150080261A (ko) 액티브 제어 장치 및 이를 포함하는 반도체 장치
KR20170098540A (ko) 리프레쉬 제어 장치
KR20150089539A (ko) 프리차지 회로 및 이를 이용하는 반도체 메모리 장치
KR100845774B1 (ko) 반도체 메모리 장치 및 이를 이용한 전압 제어 방법
KR100294450B1 (ko) 반도체메모리장치의어레이내부전원전압발생회로
KR20070036598A (ko) 프리차지 제어 장치
US10734060B2 (en) Input buffer circuit
KR20140028598A (ko) 반도체 메모리 장치
CN111312311A (zh) 用于减少写入上拉时间的设备和使用方法
KR102159119B1 (ko) 반도체 메모리 장치
US8009497B2 (en) Auto-refresh control circuit and a semiconductor memory device using the same
KR100854456B1 (ko) 리프레쉬 제어회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination