JP3189147B2 - 均等化信号発生器 - Google Patents
均等化信号発生器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、均等化信号発生器
に係るもので、特に、チップの動作速度を向上させるた
め均等化信号のパルス幅を減らす場合、一つのアドレス
遷移検出信号だけが入力するとき発生する均等化信号の
パルス幅の不足と、複数のアドレス遷移検出信号が重畳
入力するとき発生する均等化信号の不必要なパルス幅の
拡大現象とを防止し、常に所定パルス幅の均等化信号を
発生し得る均等化信号発生器に関する。
に係るもので、特に、チップの動作速度を向上させるた
め均等化信号のパルス幅を減らす場合、一つのアドレス
遷移検出信号だけが入力するとき発生する均等化信号の
パルス幅の不足と、複数のアドレス遷移検出信号が重畳
入力するとき発生する均等化信号の不必要なパルス幅の
拡大現象とを防止し、常に所定パルス幅の均等化信号を
発生し得る均等化信号発生器に関する。
【０００２】
【従来の技術】従来の均等化信号発生器を図４に示す。
図４において、複数のアドレス信号ＡＤＤ０〜ＡＤＤｎ
がそれぞれ印加する複数のアドレスバッファＡＢ０〜Ａ
Ｂｎと、それらアドレスバッファＡＢ０〜ＡＢｎの出力
を受けてアドレス遷移検出信号ＡＴＤ０〜ＡＴＤｎを発
生する複数のアドレス遷移検出部ＡＤ０〜ＡＤｎと、そ
れらアドレス遷移検出部ＡＤ０〜ＡＤｎのアドレス遷移
検出信号ＡＴＤ０〜ＡＴＤｎを受けて加算するアドレス
遷移検出信号加算部１０と、該アドレス遷移検出信号加
算部１０の加算信号ＡＴＤＳを受けて均等化信号ＥＱを
発生する均等化信号発生部２０と、から構成されてい
た。
図４において、複数のアドレス信号ＡＤＤ０〜ＡＤＤｎ
がそれぞれ印加する複数のアドレスバッファＡＢ０〜Ａ
Ｂｎと、それらアドレスバッファＡＢ０〜ＡＢｎの出力
を受けてアドレス遷移検出信号ＡＴＤ０〜ＡＴＤｎを発
生する複数のアドレス遷移検出部ＡＤ０〜ＡＤｎと、そ
れらアドレス遷移検出部ＡＤ０〜ＡＤｎのアドレス遷移
検出信号ＡＴＤ０〜ＡＴＤｎを受けて加算するアドレス
遷移検出信号加算部１０と、該アドレス遷移検出信号加
算部１０の加算信号ＡＴＤＳを受けて均等化信号ＥＱを
発生する均等化信号発生部２０と、から構成されてい
た。
【０００３】前記アドレス遷移検出信号加算部１０と均
等化信号発生部２０の具体的な構成を図５に示す。尚、
便宜上、アドレス信号が３つの場合を仮定して説明する
が、これに限るものではない。図５に示すように、アド
レス遷移検出信号加算部１０は、前記アドレス遷移検出
部ＡＤ０〜ＡＤ２から出力されたアドレス遷移検出信号
ＡＴＤ０，ＡＴＤ１，ＡＴＤ２が入力して加算信号ＡＴ
ＤＳを発生するＮＯＲゲートＮＯＲを備えている。
等化信号発生部２０の具体的な構成を図５に示す。尚、
便宜上、アドレス信号が３つの場合を仮定して説明する
が、これに限るものではない。図５に示すように、アド
レス遷移検出信号加算部１０は、前記アドレス遷移検出
部ＡＤ０〜ＡＤ２から出力されたアドレス遷移検出信号
ＡＴＤ０，ＡＴＤ１，ＡＴＤ２が入力して加算信号ＡＴ
ＤＳを発生するＮＯＲゲートＮＯＲを備えている。
【０００４】前記均等化発生部２０においては、前記ア
ドレス遷移検出加算部１０から出力された加算信号ＡＴ
ＤＳが印加するように直列連結された偶数個のインバー
ターＩ１〜Ｉ４を有する遅延部３０と、該遅延部３０か
ら出力された遅延信号ＤＥＬと前記アドレス遷移検出信
号加算部１０から出力された加算信号ＡＴＤＳとを受け
て均等化信号ＥＱを発生するＮＡＮＤゲートＮＡＮＤ
と、を備えていた。尚、前記遅延部３０のインバーター
は、便宜上４個のインバーターＩ１，Ｉ２，Ｉ３，Ｉ４
を備えた場合を仮定して説明したが、インバーター数
は、これに限らず偶数個であればよい。
ドレス遷移検出加算部１０から出力された加算信号ＡＴ
ＤＳが印加するように直列連結された偶数個のインバー
ターＩ１〜Ｉ４を有する遅延部３０と、該遅延部３０か
ら出力された遅延信号ＤＥＬと前記アドレス遷移検出信
号加算部１０から出力された加算信号ＡＴＤＳとを受け
て均等化信号ＥＱを発生するＮＡＮＤゲートＮＡＮＤ
と、を備えていた。尚、前記遅延部３０のインバーター
は、便宜上４個のインバーターＩ１，Ｉ２，Ｉ３，Ｉ４
を備えた場合を仮定して説明したが、インバーター数
は、これに限らず偶数個であればよい。
【０００５】このように構成された従来の均等化信号発
生器の動作を説明する。先ず、図６の（Ａ）〜（Ｃ）に
示すようなアドレス遷移検出信号ＡＴＤ０，ＡＴＤ１，
ＡＴＤ２がＮＯＲゲートＮＯＲに入力し、図６（Ｄ）に
示すような加算信号ＡＴＤＳを出力する。このとき、前
記アドレス遷移検出信号ＡＴＤ０，ＡＴＤ１，ＡＴＤ２
の何れか一つでも高電位であると、前記加算信号ＡＴＤ
Ｓは低電位になり、入力した全てのアドレス遷移検出信
号ＡＴＤ０，ＡＴＤ１，ＡＴＤ２が低電位であると、前
記加算信号ＡＴＤＳは高電位になる。
生器の動作を説明する。先ず、図６の（Ａ）〜（Ｃ）に
示すようなアドレス遷移検出信号ＡＴＤ０，ＡＴＤ１，
ＡＴＤ２がＮＯＲゲートＮＯＲに入力し、図６（Ｄ）に
示すような加算信号ＡＴＤＳを出力する。このとき、前
記アドレス遷移検出信号ＡＴＤ０，ＡＴＤ１，ＡＴＤ２
の何れか一つでも高電位であると、前記加算信号ＡＴＤ
Ｓは低電位になり、入力した全てのアドレス遷移検出信
号ＡＴＤ０，ＡＴＤ１，ＡＴＤ２が低電位であると、前
記加算信号ＡＴＤＳは高電位になる。
【０００６】次いで、前記加算信号ＡＴＤＳが均等化信
号発生部２０の遅延部３０及びＮＡＮＤゲートＮＡＮＤ
に夫々入力して、図６（Ｆ）に示すような均等化信号Ｅ
Ｑが出力される。この場合、前記遅延部３０の奇数番目
のインバーターＩ１，Ｉ３はＮＭＯＳトランジスタ（図
示されず）の大きさを小さい比にし、偶数番目のインバ
ーターＩ２，Ｉ４はＰＭＯＳトランジスタ（図示され
ず）の大きさを大きい比に設定してあり、前記遅延部３
０からの遅延信号ＤＥＬは、遅延部３０に入力された加
算信号ＡＴＤＳが高電位から低電位に遷移されるときよ
りも、低電位から高電位に遷移するとき一層大きく遅延
される。
号発生部２０の遅延部３０及びＮＡＮＤゲートＮＡＮＤ
に夫々入力して、図６（Ｆ）に示すような均等化信号Ｅ
Ｑが出力される。この場合、前記遅延部３０の奇数番目
のインバーターＩ１，Ｉ３はＮＭＯＳトランジスタ（図
示されず）の大きさを小さい比にし、偶数番目のインバ
ーターＩ２，Ｉ４はＰＭＯＳトランジスタ（図示され
ず）の大きさを大きい比に設定してあり、前記遅延部３
０からの遅延信号ＤＥＬは、遅延部３０に入力された加
算信号ＡＴＤＳが高電位から低電位に遷移されるときよ
りも、低電位から高電位に遷移するとき一層大きく遅延
される。
【０００７】従って、前記加算信号ＡＴＤＳが高電位か
ら低電位に遷移されると、前記遅延信号ＤＥＬは図６
（Ｅ）に示すように短い遅れ時間で低電位になり、前記
加算信号ＡＴＤＳが低電位から高電位に遷移されると、
前記遅延信号ＤＥＬが長い時間遅延されて低電位を維持
する。そして、遅延信号ＤＥＬが低電位を維持する間、
均等化信号ＥＱは高電位を維持して均等化動作が行われ
る。
ら低電位に遷移されると、前記遅延信号ＤＥＬは図６
（Ｅ）に示すように短い遅れ時間で低電位になり、前記
加算信号ＡＴＤＳが低電位から高電位に遷移されると、
前記遅延信号ＤＥＬが長い時間遅延されて低電位を維持
する。そして、遅延信号ＤＥＬが低電位を維持する間、
均等化信号ＥＱは高電位を維持して均等化動作が行われ
る。
【０００８】
【発明が解決しようとする課題】然るに、このような従
来の均等化信号発生器においては、チップを高速に動作
させるため均等化信号ＥＱのパルス幅を減らす過程で、
図６の（Ａ）〜（Ｃ）に示すように、複数のアドレス遷
移検出信号が入力する場合は、加算信号ＡＴＤＳのパル
ス幅が大きくなり、必要以上に均等化信号ＥＱのパルス
幅が大きくなって、チップは正常動作を行うことができ
ない。また、図７の（Ａ）〜（Ｃ）に示すように一つの
アドレス遷移検出信号のみが入力する場合は、加算信号
ＡＴＤＳのパルス幅が小さくなるため、図７（Ｆ）に示
すように、十分なパルス幅ＴＤを有することができない
ため、均等化動作が正常に行われないという問題点があ
った。
来の均等化信号発生器においては、チップを高速に動作
させるため均等化信号ＥＱのパルス幅を減らす過程で、
図６の（Ａ）〜（Ｃ）に示すように、複数のアドレス遷
移検出信号が入力する場合は、加算信号ＡＴＤＳのパル
ス幅が大きくなり、必要以上に均等化信号ＥＱのパルス
幅が大きくなって、チップは正常動作を行うことができ
ない。また、図７の（Ａ）〜（Ｃ）に示すように一つの
アドレス遷移検出信号のみが入力する場合は、加算信号
ＡＴＤＳのパルス幅が小さくなるため、図７（Ｆ）に示
すように、十分なパルス幅ＴＤを有することができない
ため、均等化動作が正常に行われないという問題点があ
った。
【０００９】そこで、このような問題点を解決するため
本発明の目的は、入力するアドレス遷移検出信号数に関
係なく、所定のパルス幅を維持させてチップの正常動作
を行い得るようにした均等化信号発生器を提供しようと
するものである。
本発明の目的は、入力するアドレス遷移検出信号数に関
係なく、所定のパルス幅を維持させてチップの正常動作
を行い得るようにした均等化信号発生器を提供しようと
するものである。
【００１０】
【課題を解決するための手段】このため、本発明の請求
項１に係る均等化信号発生器においては、各アドレス信
号が入力する複数のアドレスバッファと、各アドレスバ
ッファの出力をそれぞれ受けてアドレス遷移検出信号を
出力する複数のアドレス遷移検出部と、各アドレス遷移
検出部のアドレス遷移検出信号を受けて加算するアドレ
ス遷移検出信号加算部と、該アドレス遷移検出信号加算
部から出力された加算信号を受けて均等化信号を発生
し、加算信号の入力が停止してから予め設定した時間経
過後に均等化信号の発生を停止すると共に、前記発生し
た均等化信号をアドレス遷移検出信号加算部にフィード
バックする均等化信号発生部と、を備え、前記アドレス
遷移検出信号加算部が、入力する各アドレス遷移検出信
号の伝送／遮断をそれぞれ制御すると共に前記均等化信
号の入力によりアドレス遷移検出信号を遮断する複数の
伝送部と、該複数の伝送部の各出力を加算して前記加算
信号を出力する加算信号出力部とを有し、前記均等化信
号の入力により前記複数の伝送部の出力が停止して前記
加算信号の出力が停止される構成であり、前記各伝送部
を、他の伝送部の出力信号及び前記均等化信号が印加す
るＮＯＲゲートと、該ＮＯＲゲートの出力を反転するイ
ンバーターと、前記ＮＯＲゲート及びインバーターの出
力に基づいて前記アドレス遷移検出信号の伝送／遮断を
制御する伝送ゲートと、前記インバーターの出力がゲー
トに、前記伝送ゲートの出力がドレインに、接地電圧端
子がソースに連結されたＮＭＯＳトランジスタと、を備
えて構成したことを特徴とする。
項１に係る均等化信号発生器においては、各アドレス信
号が入力する複数のアドレスバッファと、各アドレスバ
ッファの出力をそれぞれ受けてアドレス遷移検出信号を
出力する複数のアドレス遷移検出部と、各アドレス遷移
検出部のアドレス遷移検出信号を受けて加算するアドレ
ス遷移検出信号加算部と、該アドレス遷移検出信号加算
部から出力された加算信号を受けて均等化信号を発生
し、加算信号の入力が停止してから予め設定した時間経
過後に均等化信号の発生を停止すると共に、前記発生し
た均等化信号をアドレス遷移検出信号加算部にフィード
バックする均等化信号発生部と、を備え、前記アドレス
遷移検出信号加算部が、入力する各アドレス遷移検出信
号の伝送／遮断をそれぞれ制御すると共に前記均等化信
号の入力によりアドレス遷移検出信号を遮断する複数の
伝送部と、該複数の伝送部の各出力を加算して前記加算
信号を出力する加算信号出力部とを有し、前記均等化信
号の入力により前記複数の伝送部の出力が停止して前記
加算信号の出力が停止される構成であり、前記各伝送部
を、他の伝送部の出力信号及び前記均等化信号が印加す
るＮＯＲゲートと、該ＮＯＲゲートの出力を反転するイ
ンバーターと、前記ＮＯＲゲート及びインバーターの出
力に基づいて前記アドレス遷移検出信号の伝送／遮断を
制御する伝送ゲートと、前記インバーターの出力がゲー
トに、前記伝送ゲートの出力がドレインに、接地電圧端
子がソースに連結されたＮＭＯＳトランジスタと、を備
えて構成したことを特徴とする。
【００１１】かかる構成では、アドレス遷移検出部は、
アドレスバッファからのアドレス信号に基づく出力によ
りアドレス遷移検出信号を発生する。アドレス遷移検出
信号加算部は、入力する各アドレス遷移検出信号を各伝
送部の伝送ゲートで伝送／遮断制御し、各伝送ゲートか
らの出力信号を加算信号出力部で加算し、その加算信号
を出力する。均等化信号発生部は、入力する加算信号に
基づいて均等化信号を発生する。この均等化信号は、ア
ドレス遷移検出信号加算部の各伝送部にフィードバック
され、各伝送部は他の伝送部の出力信号と均等化信号の
入力によりＮＯＲゲートとインバーターの両出力で伝送
ゲートを制御してアドレス遷移検出信号の伝送を停止し
て加算信号出力部からの加算信号の出力を停止する。均
等化信号発生部は、加算信号が停止すると予め設定した
時間経過後に均等化信号の発生を停止するようになる。
アドレスバッファからのアドレス信号に基づく出力によ
りアドレス遷移検出信号を発生する。アドレス遷移検出
信号加算部は、入力する各アドレス遷移検出信号を各伝
送部の伝送ゲートで伝送／遮断制御し、各伝送ゲートか
らの出力信号を加算信号出力部で加算し、その加算信号
を出力する。均等化信号発生部は、入力する加算信号に
基づいて均等化信号を発生する。この均等化信号は、ア
ドレス遷移検出信号加算部の各伝送部にフィードバック
され、各伝送部は他の伝送部の出力信号と均等化信号の
入力によりＮＯＲゲートとインバーターの両出力で伝送
ゲートを制御してアドレス遷移検出信号の伝送を停止し
て加算信号出力部からの加算信号の出力を停止する。均
等化信号発生部は、加算信号が停止すると予め設定した
時間経過後に均等化信号の発生を停止するようになる。
【００１２】前記加算信号出力部は、請求項２に記載の
ように、前記各伝送部の各伝送ゲートからの各出力を否
定論理和演算して前記加算信号を出力するＮＯＲゲート
を備えて構成される。
ように、前記各伝送部の各伝送ゲートからの各出力を否
定論理和演算して前記加算信号を出力するＮＯＲゲート
を備えて構成される。
【００１３】前記均等化信号発生部は、請求項３に記載
のように、前記アドレス遷移検出信号加算部から出力さ
れた加算信号を遅延するように直列連結された偶数個の
インバーターを有する遅延部と、該遅延部の出力信号及
び前記加算信号を夫々受けて前記均等化信号を発生する
ＮＡＮＤゲートとを備えて構成される。請求項４に記載
のように、前記均等化信号のパルス幅は、前記遅延部の
遅延率により決定される。
のように、前記アドレス遷移検出信号加算部から出力さ
れた加算信号を遅延するように直列連結された偶数個の
インバーターを有する遅延部と、該遅延部の出力信号及
び前記加算信号を夫々受けて前記均等化信号を発生する
ＮＡＮＤゲートとを備えて構成される。請求項４に記載
のように、前記均等化信号のパルス幅は、前記遅延部の
遅延率により決定される。
【００１４】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１に、本発明に係る均等化信号発生器の一
実施形態を示す。尚、従来と同一部分には同一符号を付
してある。図１において、複数のアドレス信号ＡＤＤ０
〜ＡＤＤｎが入力する複数のアドレスバッファＡＢ０〜
ＡＢｎと、それらアドレスバッファＡＢ０〜ＡＢｎの出
力を受けてアドレス遷移検出信号ＡＴＤ０〜ＡＴＤｎを
出力する複数のアドレス遷移検出部ＡＤ０〜ＡＤｎと、
それらアドレス遷移検出部ＡＤ０〜ＡＤｎのアドレス遷
移検出信号ＡＴＤ０〜ＡＴＤｎを受けて加算するアドレ
ス遷移検出信号加算部４０と、該アドレス遷移検出信号
加算部４０から出力された加算信号ＡＴＤＳを受けて均
等化信号ＥＱを外部に出力すると共に、該均等化信号Ｅ
Ｑをアドレス遷移検出信号加算部４０にフィードバック
する均等化信号発生部２０と、から構成されている。
説明する。図１に、本発明に係る均等化信号発生器の一
実施形態を示す。尚、従来と同一部分には同一符号を付
してある。図１において、複数のアドレス信号ＡＤＤ０
〜ＡＤＤｎが入力する複数のアドレスバッファＡＢ０〜
ＡＢｎと、それらアドレスバッファＡＢ０〜ＡＢｎの出
力を受けてアドレス遷移検出信号ＡＴＤ０〜ＡＴＤｎを
出力する複数のアドレス遷移検出部ＡＤ０〜ＡＤｎと、
それらアドレス遷移検出部ＡＤ０〜ＡＤｎのアドレス遷
移検出信号ＡＴＤ０〜ＡＴＤｎを受けて加算するアドレ
ス遷移検出信号加算部４０と、該アドレス遷移検出信号
加算部４０から出力された加算信号ＡＴＤＳを受けて均
等化信号ＥＱを外部に出力すると共に、該均等化信号Ｅ
Ｑをアドレス遷移検出信号加算部４０にフィードバック
する均等化信号発生部２０と、から構成されている。
【００１５】本実施形態の前記アドレス遷移検出信号加
算部４０は、図２に示すように構成されている。尚、便
宜上、アドレス信号が３つの場合を仮定して説明する
が、アドレス信号数はこれに限るものではない。図２に
おいて、各アドレス遷移検出信号ＡＴＤ０〜ＡＴＤ２を
それぞれ受けて伝送する伝送部１１、１２、１３と、そ
れら伝送部１１、１２、１３の各出力を否定論理和演算
するＮＯＲゲートＮＯＲ４と、を備えている。
算部４０は、図２に示すように構成されている。尚、便
宜上、アドレス信号が３つの場合を仮定して説明する
が、アドレス信号数はこれに限るものではない。図２に
おいて、各アドレス遷移検出信号ＡＴＤ０〜ＡＴＤ２を
それぞれ受けて伝送する伝送部１１、１２、１３と、そ
れら伝送部１１、１２、１３の各出力を否定論理和演算
するＮＯＲゲートＮＯＲ４と、を備えている。
【００１６】アドレス遷移検出信号ＡＴＤ０の入力する
前記伝送部１１においては、他の各伝送部１２、１３の
各出力及び前記均等化信号発生部２０の均等化信号ＥＱ
を受けて否定論理和演算するＮＯＲゲートＮＯＲ１と、
該ＮＯＲゲートＮＯＲ１の出力を反転するインバーター
ＩＮ１と、前記アドレス遷移検出信号ＡＴＤ０を受け、
前記ＮＯＲゲートＮＯＲ１及びインバーターＩＮ１の出
力によりアドレス遷移検出信号ＡＴＤ０の伝送／遮断を
制御する伝送ゲートＴＭ１と、前記インバーターＩＮ１
の出力がゲートに、前記伝送ゲートＴＭ１の出力がドレ
インに、接地電圧（ＶＳＳ）端子がソースに夫々連結さ
れたＮＭＯＳトランジスタＮＭ１と、を備えている。
前記伝送部１１においては、他の各伝送部１２、１３の
各出力及び前記均等化信号発生部２０の均等化信号ＥＱ
を受けて否定論理和演算するＮＯＲゲートＮＯＲ１と、
該ＮＯＲゲートＮＯＲ１の出力を反転するインバーター
ＩＮ１と、前記アドレス遷移検出信号ＡＴＤ０を受け、
前記ＮＯＲゲートＮＯＲ１及びインバーターＩＮ１の出
力によりアドレス遷移検出信号ＡＴＤ０の伝送／遮断を
制御する伝送ゲートＴＭ１と、前記インバーターＩＮ１
の出力がゲートに、前記伝送ゲートＴＭ１の出力がドレ
インに、接地電圧（ＶＳＳ）端子がソースに夫々連結さ
れたＮＭＯＳトランジスタＮＭ１と、を備えている。
【００１７】尚、他の各伝送部１２、１３は、伝送部１
１と同様に構成され、それぞれＮＯＲゲートＮＯＲ２，
ＮＯＲ３と、インバーターＩＮ２，ＩＮ３と、伝送ゲー
トＴＭ２，ＴＭ３と、ＮＭＯＳトランジスタＮＭ２，Ｎ
Ｍ３とを備えている。前記均等化信号発生部２０におい
ては、図２に示したように、従来と同様に構成され、前
記アドレス遷移検出信号加算部４０の加算信号ＡＴＤＳ
を遅延するように直列連結された各インバーターＩ１，
Ｉ２，Ｉ３，Ｉ４を有する遅延部３０と、該遅延部３０
の出力及び前記加算信号ＡＴＤＳを受けて均等化信号Ｅ
Ｑを発生するＮＡＮＤゲートＮＡＮＤと、を備えてい
る。尚、前記遅延部３０のインバーターは、図５と同様
に、便宜上４個のインバーターＩ１，Ｉ２，Ｉ３，Ｉ４
を備えた場合を仮定して説明したが、これに限らず偶数
個であればよい。
１と同様に構成され、それぞれＮＯＲゲートＮＯＲ２，
ＮＯＲ３と、インバーターＩＮ２，ＩＮ３と、伝送ゲー
トＴＭ２，ＴＭ３と、ＮＭＯＳトランジスタＮＭ２，Ｎ
Ｍ３とを備えている。前記均等化信号発生部２０におい
ては、図２に示したように、従来と同様に構成され、前
記アドレス遷移検出信号加算部４０の加算信号ＡＴＤＳ
を遅延するように直列連結された各インバーターＩ１，
Ｉ２，Ｉ３，Ｉ４を有する遅延部３０と、該遅延部３０
の出力及び前記加算信号ＡＴＤＳを受けて均等化信号Ｅ
Ｑを発生するＮＡＮＤゲートＮＡＮＤと、を備えてい
る。尚、前記遅延部３０のインバーターは、図５と同様
に、便宜上４個のインバーターＩ１，Ｉ２，Ｉ３，Ｉ４
を備えた場合を仮定して説明したが、これに限らず偶数
個であればよい。
【００１８】このように構成された本発明の均等化信号
発生器の実施形態の動作ついて図１〜図３を用いて説明
する。尚、動作を説明するにおいて、図１及び図２に従
い、３個のアドレス信号ＡＤＤ０，ＡＤＤ１，ＡＤＤ２
が入力し、遅延部３０の４個のインバーターＩ１，Ｉ
２，Ｉ３，Ｉ４が作動する場合を仮定して説明する。
発生器の実施形態の動作ついて図１〜図３を用いて説明
する。尚、動作を説明するにおいて、図１及び図２に従
い、３個のアドレス信号ＡＤＤ０，ＡＤＤ１，ＡＤＤ２
が入力し、遅延部３０の４個のインバーターＩ１，Ｉ
２，Ｉ３，Ｉ４が作動する場合を仮定して説明する。
【００１９】先ず、図３の（Ａ）〜（Ｃ）に示すような
アドレス遷移検出信号ＡＴＤ０，ＡＴＤ１，ＡＴＤ２中
一つのアドレス遷移検出信号ＡＴＤ０が入力すると、図
２に示す伝送部１１の出力端のノードＡが図３（Ｄ）に
示すように高電位になって、各ＮＯＲゲートＮＯＲ２，
ＮＯＲ３及び各インバーターＩＮ２，ＩＮ３を経て他の
伝送部１２，１３内のノードＥ，Ｆが夫々高電位にな
る。よって、他のアドレス遷移検出信号ＡＴＤ１，ＡＴ
Ｄ２が入力する伝送部１２，１３の伝送ゲートＴＭ２、
ＴＭ３はオフされてアドレス遷移検出信号ＡＴＤ１，Ａ
ＴＤ２が遮断され、ＮＭＯＳトランジスタＮＭ２，ＮＭ
３がオンして図３（Ｅ）、（Ｆ）に示すようにノード
Ｂ、Ｃは低電位になる。即ち、ノードＡが高電位になる
と、ノードＢ、Ｃは低電位になって、図３（Ｊ）に示す
ように、ＮＯＲゲートＮＯＲ４から出力される加算信号
ＡＴＤＳは低電位になる。
アドレス遷移検出信号ＡＴＤ０，ＡＴＤ１，ＡＴＤ２中
一つのアドレス遷移検出信号ＡＴＤ０が入力すると、図
２に示す伝送部１１の出力端のノードＡが図３（Ｄ）に
示すように高電位になって、各ＮＯＲゲートＮＯＲ２，
ＮＯＲ３及び各インバーターＩＮ２，ＩＮ３を経て他の
伝送部１２，１３内のノードＥ，Ｆが夫々高電位にな
る。よって、他のアドレス遷移検出信号ＡＴＤ１，ＡＴ
Ｄ２が入力する伝送部１２，１３の伝送ゲートＴＭ２、
ＴＭ３はオフされてアドレス遷移検出信号ＡＴＤ１，Ａ
ＴＤ２が遮断され、ＮＭＯＳトランジスタＮＭ２，ＮＭ
３がオンして図３（Ｅ）、（Ｆ）に示すようにノード
Ｂ、Ｃは低電位になる。即ち、ノードＡが高電位になる
と、ノードＢ、Ｃは低電位になって、図３（Ｊ）に示す
ように、ＮＯＲゲートＮＯＲ４から出力される加算信号
ＡＴＤＳは低電位になる。
【００２０】次いで、低電位の前記加算信号ＡＴＤＳは
遅延回路３０により遅延されて図３（Ｋ）に示すように
低電位の遅延信号ＤＥＬが出力し、前記加算信号ＡＴＤ
Ｓと遅延信号ＤＥＬとはＮＡＮＤゲートＮＡＮＤで否定
論理積演算されて、図３（Ｌ）に示すような高電位の均
等化信号ＥＱが出力される。次いで、高電位の前記均等
化信号ＥＱは、前記アドレス遷移検出信号加算部４０に
フィードバックされて伝送部１１内のノードＤが高電位
となり、伝送部１１の伝送ゲートＴＭ１がオフされアド
レス遷移検出信号ＡＴＤ０が遮断され、ＮＭＯＳトラン
ジスタＮＭ１がオンされてゲート出力端のノードＡが低
電位になる。これにより、伝送部１１，１２，１３の出
力端の各ノードＡ，Ｂ，Ｃが全て低電位になるので、加
算信号ＡＴＤＳが高電位になる。このとき、前記遅延信
号ＤＥＬは、遅延部３０のインバーターの特性上加算信
号ＡＴＤＳが低電位に遷移する時は短い遅れ時間で低電
位になり、加算信号ＡＴＤＳが高電位に遷移する時は長
い時間遅延された後に高電位になる。よって、遅延部３
０の遅延時間により均等化信号ＥＱのパルス幅が決定さ
れる。即ち、均等化信号ＥＱのパルス幅は、加算信号Ａ
ＴＤＳが低電位になった後、遅延信号ＤＥＬが高電位に
変化するまでの期間である。
遅延回路３０により遅延されて図３（Ｋ）に示すように
低電位の遅延信号ＤＥＬが出力し、前記加算信号ＡＴＤ
Ｓと遅延信号ＤＥＬとはＮＡＮＤゲートＮＡＮＤで否定
論理積演算されて、図３（Ｌ）に示すような高電位の均
等化信号ＥＱが出力される。次いで、高電位の前記均等
化信号ＥＱは、前記アドレス遷移検出信号加算部４０に
フィードバックされて伝送部１１内のノードＤが高電位
となり、伝送部１１の伝送ゲートＴＭ１がオフされアド
レス遷移検出信号ＡＴＤ０が遮断され、ＮＭＯＳトラン
ジスタＮＭ１がオンされてゲート出力端のノードＡが低
電位になる。これにより、伝送部１１，１２，１３の出
力端の各ノードＡ，Ｂ，Ｃが全て低電位になるので、加
算信号ＡＴＤＳが高電位になる。このとき、前記遅延信
号ＤＥＬは、遅延部３０のインバーターの特性上加算信
号ＡＴＤＳが低電位に遷移する時は短い遅れ時間で低電
位になり、加算信号ＡＴＤＳが高電位に遷移する時は長
い時間遅延された後に高電位になる。よって、遅延部３
０の遅延時間により均等化信号ＥＱのパルス幅が決定さ
れる。即ち、均等化信号ＥＱのパルス幅は、加算信号Ａ
ＴＤＳが低電位になった後、遅延信号ＤＥＬが高電位に
変化するまでの期間である。
【００２１】かかる構成によれば、１つのアドレス遷移
検出信号が入力する場合も複数重畳して入力する場合
も、均等化信号ＥＱのパルス幅は均等化信号発生部２０
内の遅延部３０の遅延時間によって決定されるので、常
に同じ所定のパルス幅の均等化信号ＥＱを発生させるこ
とができる。
検出信号が入力する場合も複数重畳して入力する場合
も、均等化信号ＥＱのパルス幅は均等化信号発生部２０
内の遅延部３０の遅延時間によって決定されるので、常
に同じ所定のパルス幅の均等化信号ＥＱを発生させるこ
とができる。
【００２２】
【発明の効果】以上説明したように本発明に係る均等化
信号発生器においては、アドレス遷移検出信号の入力数
に関係なく、常に所定のパルス幅の均等化信号を発生す
ることができるため、チップの動作速度を向上するため
均等化信号のパルス幅を減らす場合、従来のような、一
つのアドレス遷移検出信号のみが発生するときの均等化
信号のパルス幅不足、及び複数のアドレス遷移検出信号
の重畳入力により発生する均等化信号のパルス幅の拡大
現象を防止でき、チップの正常な動作を図り得るという
効果がある。
信号発生器においては、アドレス遷移検出信号の入力数
に関係なく、常に所定のパルス幅の均等化信号を発生す
ることができるため、チップの動作速度を向上するため
均等化信号のパルス幅を減らす場合、従来のような、一
つのアドレス遷移検出信号のみが発生するときの均等化
信号のパルス幅不足、及び複数のアドレス遷移検出信号
の重畳入力により発生する均等化信号のパルス幅の拡大
現象を防止でき、チップの正常な動作を図り得るという
効果がある。
【図１】本発明に係る均等化信号発生器の一実施形態を
示したブロック図である。
示したブロック図である。
【図２】同上実施形態のアドレス遷移検出信号加算部及
び均等化信号発生部の回路図である。
び均等化信号発生部の回路図である。
【図３】同上実施形態の均等化信号発生器の動作波形図
である。
である。
【図４】従来の均等化信号発生器のブロック図である。
【図５】従来のアドレス遷移検出信号加算部及び均等化
信号発生部の回路図である。
信号発生部の回路図である。
【図６】従来の複数のアドレス遷移検出信号が重畳入力
する場合の均等化信号発生器の動作波形図である。
する場合の均等化信号発生器の動作波形図である。
【図７】従来の一つのアドレス遷移検出信号のみが入力
する場合の均等化信号発生器の動作波形図である。
する場合の均等化信号発生器の動作波形図である。
ＡＢ０〜ＡＢｎ：アドレスバッファＡＤ０〜ＡＤｎ ：アドレス遷移検出部４０ ：アドレス遷移検出信号加算部 ２０：均等化信号発生部 ３０：遅延部 １１、１２、１３：伝送部 ＩＮ１〜ＩＮ３：インバーター ＴＭ１〜ＴＭ３：伝送ゲート ＮＯＲ１〜ＮＯＲ４：ＮＯＲゲート ＮＭ１〜ＮＭ３：ＮＭＯＳトランジスタ ＮＡＮＤ：ＮＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41
Claims (4)
- 【請求項１】各アドレス信号が入力する複数のアドレス
バッファと、 該各アドレスバッファの出力をそれぞれ受けてアドレス
遷移検出信号を出力する複数のアドレス遷移検出部と、 該各アドレス遷移検出部のアドレス遷移検出信号を受け
て加算するアドレス遷移検出信号加算部と、 該アドレス遷移検出信号加算部から出力された加算信号
を受けて均等化信号を発生し、加算信号の入力が停止し
てから予め設定した時間経過後に均等化信号の発生を停
止すると共に、前記発生した均等化信号を前記アドレス
遷移検出信号加算部にフィードバックする均等化信号発
生部と、を備え、 前記アドレス遷移検出信号加算部が、入力する各アドレ
ス遷移検出信号の伝送／遮断をそれぞれ制御すると共に
前記均等化信号の入力によりアドレス遷移検出信号を遮
断する複数の伝送部と、該複数の伝送部の各出力を加算
して前記加算信号を出力する加算信号出力部とを有し、
前記均等化信号の入力により前記複数の伝送部の出力が
停止して前記加算信号の出力が停止される構成であり、 前記各伝送部を、他の伝送部の出力信号及び前記均等化
信号が印加するＮＯＲゲートと、該ＮＯＲゲートの出力
を反転するインバーターと、前記ＮＯＲゲート及びイン
バーターの出力に基づいて前記アドレス遷移検出信号の
伝送／遮断を制御する伝送ゲートと、前記インバーター
の出力がゲートに、前記伝送ゲートの出力がドレイン
に、接地電圧端子がソースに連結されたＮＭＯＳトラン
ジスタと、を備えて構成した ことを特徴とする均等化信
号発生器。 - 【請求項２】前記加算信号出力部は、前記各伝送部の各
伝送ゲートからの各出力を否定論理和演算して前記加算
信号を出力するＮＯＲゲートであることを特徴とする請
求項１記載の均等化信号発生器。 - 【請求項３】 前記均等化信号発生部は、前記アドレス遷
移検出信号加算部から出力された加算信号を遅延するよ
うに直列連結された偶数個のインバーターを有する遅延
部と、該遅延部の出力信号及び前記加算信号を夫々受け
て前記均等化信号を発生するＮＡＮＤゲートと、を備え
たことを特徴とする請求項１又は２に記載の均等化信号
発生器。 - 【請求項４】 前記均等化信号のパルス幅は、前記遅延部
の遅延率により決定されることを特徴とする請求項３記
載の均等化信号発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970013546A KR100214564B1 (ko) | 1997-04-12 | 1997-04-12 | 균등화 신호 발생기 |
| KR13546/1997 | 1997-04-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10320978A JPH10320978A (ja) | 1998-12-04 |
| JP3189147B2 true JP3189147B2 (ja) | 2001-07-16 |
Family
ID=19502649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09938998A Expired - Fee Related JP3189147B2 (ja) | 1997-04-12 | 1998-04-10 | 均等化信号発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5894449A (ja) |
| JP (1) | JP3189147B2 (ja) |
| KR (1) | KR100214564B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1294367B1 (it) * | 1997-08-29 | 1999-03-24 | Sgs Thomson Microelectronics | Circuiteria atd immune nei confronti di impulsi spuri |
| KR100259358B1 (ko) * | 1998-02-09 | 2000-06-15 | 김영환 | 균등화 펄스폭 제어회로 |
| US6353566B1 (en) * | 2000-04-25 | 2002-03-05 | Advanced Micro Devices | System and method for tracking sensing speed by an equalization pulse for a high density flash memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4630239A (en) * | 1985-07-01 | 1986-12-16 | Motorola, Inc. | Chip select speed-up circuit for a memory |
| US5374894A (en) * | 1992-08-19 | 1994-12-20 | Hyundai Electronics America | Transition detection circuit |
| KR970003810B1 (ko) * | 1993-04-14 | 1997-03-22 | 삼성전자 주식회사 | 어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로 |
-
1997
- 1997-04-12 KR KR1019970013546A patent/KR100214564B1/ko not_active IP Right Cessation
- 1997-08-21 US US08/915,567 patent/US5894449A/en not_active Expired - Lifetime
-
1998
- 1998-04-10 JP JP09938998A patent/JP3189147B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100214564B1 (ko) | 1999-08-02 |
| US5894449A (en) | 1999-04-13 |
| KR19980076718A (ko) | 1998-11-16 |
| JPH10320978A (ja) | 1998-12-04 |
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